CN112687663B - 晶圆监控结构及监控方法 - Google Patents

Abstract

本发明提供一种晶圆监控结构，用于晶圆制造过程中的监控，所述晶圆监控结构包括N个MOS管，其中N≥17，N为奇数；N个所述MOS管从左到右依次连接；N个所述MOS管的源极并联连接形成第一源极，N个所述MOS管的漏极并联连接形成第一漏极，N个所述MOS管的栅极并联连接形成第一栅极，位于第(N+1)/2位的所述MOS管的衬底单独引出形成第一衬底，其余所述MOS管的衬底并联形成第二衬底。该晶圆监控结构兼容了目前传统的单MOS管器件的测试监控方法，且增加了测试结果的准确性，更能表征晶圆的芯片内的同类器件的平均性能，更准确地排查不合格的晶圆。

Description

晶圆监控结构及监控方法

技术领域

本发明涉及晶圆测试领域，特别是涉及一种晶圆监控结构及监控方法。

背景技术

半导体集成电路工业对国家经济和安全具有重要的战略意义，其广泛应用在国防、通讯、医疗、交通等领域，如计算机、手机、军事工程、医疗设备等电子设备中。近年来，晶圆和芯片的发展异常迅速，由于晶圆的集成密度日益增加，对晶圆的设计和制造的要求越来越高。同时由于晶圆器件的特征尺寸变小，不可避免地导致器件的变异大大增加，器件的内在波动和制造产生的波动会更加明显。晶圆监控结构是和芯片内部结构同时发展的，用于反映芯片内部工艺的稳定性。目前监控结构主要是单器件构成，比如单个MOS管(NMOS或者PMOS)等。在300nm芯片的生产过程中，晶圆出货前只需保证一片晶圆上9个或者13个测试点的单个器件参数满足要求，即可出货。但是当制造工艺发展到40nm以下，因为器件特征尺寸变小以及工艺波动，目前单器件的监控结构不能准确地表征一个芯片内所有同种器件的平均性能，也就不能表征一片晶圆上不同位置的芯片内部的同种器件的平均性能。

鉴于此，本领域亟需一种新的晶圆监控结构和监控方法来解决上述问题，更准确地测试并表征晶圆的芯片内部器件的平均性能，以满足更小特征尺寸的晶圆。

发明内容

基于此，本发明提供一种晶圆监控结构和监控方法，以满足更小特征尺寸的晶圆的监控要求。

为达到上述目的，本发明提供了一种晶圆监控结构，用于晶圆制造过程中的监控，其特征在于，所述晶圆监控结构包括N个MOS管，其中N≥17，N为奇数；N个所述MOS管从左到右依次连接；N个所述MOS管的源极并联连接形成第一源极，N个所述MOS管的漏极并联连接形成第一漏极，N个所述MOS管的栅极并联连接形成第一栅极，位于第(N+1)/2位的所述MOS管的衬底单独引出形成第一衬底，其余所述MOS管的衬底并联形成第二衬底。

优选地，所述MOS管为NMOS管或PMOS管。

优选地，一个所述晶圆包括多个所述晶圆监控结构，多个所述晶圆监控结构设于所述晶圆上。

优选地，所述晶圆监控结构数量为9个或13个。

本发明还提供一种晶圆监控方法，用于上述的晶圆监控结构，包括以下步骤：

S10、测试所述晶圆监控结构位于第(N+1)/2位的所述MOS管的电特性；

S20、测试所述晶圆监控结构其余所述MOS管的电特性；

S30、根据所述晶圆监控结构的测试结果判断所述晶圆是否合格。

优选地，所述MOS管电特性的测试包括饱和电流测试和/或漏电电流测试。

优选地，其特征在于，所述步骤S10包括：

连接所述第一源极、第一漏极、第一栅极、第一衬底与测试机，所述第二衬底浮空；

施加测试电压至所述晶圆监控结构位于第(N+1)/2位的所述MOS管；

测试位于第(N+1)/2位的所述MOS管的电特性。

优选地，所述步骤S20包括：

连接所述第一源极、第一漏极、第一栅极、第二衬底与测试机，所述第一衬底浮空；

施加测试电压至所述晶圆监控结构的除第(N+1)/2位的所述MOS管；

测试除第(N+1)/2位的所述MOS管的电特性。

优选地，所述S30步骤包括：

根据所述晶圆监控结构饱和电流的测试结果与所述晶圆监控结构的位置的相关性曲线分析所述晶圆的饱和电流均匀性；

判断所述饱和电流均匀性是否满足第一预设阈值，若满足则判定所述晶圆合格。

优选地，所述S30步骤还包括：

判断所述晶圆监控结构的漏电电流的测试结果是否满足第二预设阈值，若满足则判定所述晶圆合格。

本发明的有益效果在于：提供了一种晶圆监控结构，该晶圆监控结构通过采用多个且为奇数MOS管依次连接，兼容了目前传统的单MOS管器件的测试监控方法，且两侧的MOS管使得正中间一个MOS管周围的环境是对称的，起到保护作用，受到制造工艺等波动的影响减小，增加了测试结果的准确性，更能表征晶圆的芯片内的同类器件的平均性能，更准确地排查不合格的晶圆。

附图说明

图1为本发明实施例的晶圆监控结构中的单个MOS结构示意图；

图2为本发明实施例的晶圆监控结构的结构示意图；

图3为本发明实施例的晶圆监控方法的流程图；

图4为本发明实施例的测试第(N+1)/2位的MOS管的电特性的流程图；

图5为本发明实施例的测试除第(N+1)/2位的MOS管的电特性的流程图；

图6为本发明实施例的判断晶圆合格的流程图；

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。

在本文中描述的任何实施方式未必理解为相对于其它实施方式是优选的或有利的。下文所描述的所有实施方式是示例性实施方式，提供这些示例性实施方式是为了使得本领域技术人员做出和使用本发明的实施例并且预期并不限制本发明的范围，本发明的范围由权利要求限定。在其它实施方式中，详细地描述了熟知的特征和方法以便不混淆本发明。本发明的术语“第一”、“第二”等是用于区别不同对象，而非用于描述特定顺序。

请参照图1，为单个MOS管的结构示意图，其电极包括：源极(Source)、漏极(Drain)、衬底(Sub)、栅极(Gate)。

请参照图2，为本发明的晶圆监控结构的示意图。本发明的晶圆监控结构用于晶圆制造过程中的监控，测试并监控一片晶圆上不同位置的芯片内部的所有同种器件的平均性能。该晶圆监控结构包括N个MOS管，N个MOS管从左到右依次连接。可选地，MOS管可以为NMOS管或者PMOS管，根据实际情况选择。其中，N为大于等于17的自然数，N为奇数，数量为奇数的原因能保证位于第(N+1)/2位的MOS管两侧的环境是对称的，受到两侧对称的MOS管的保护作用，从而晶圆制造中的波动影响减小，进一步增加测试的准确性，同时也能兼容传统的单器件监控结构的测试方法。N个MOS管的源极并联连接形成第一源极(Source1)，N个MOS管的漏极并联连接形成第一漏极(Drain1)，N个MOS管的栅极并联连接形成第一栅极(Gate1)，位于第(N+1)/2位的MOS管的衬底单独引出形成第一衬底(Sub1)，其余MOS管的衬底并联形成第二衬底(Sub2)。具体地，本实施例中N＝17，17个MOS管是抗工艺波动影响明显的较少的数量。17个MOS管的源极并联连接形成第一源极，17个MOS管的漏极并联连接形成第一漏极，17个MOS管的栅极并联连接形成第一栅极，位于第9位的MOS管的衬底单独引出形成第一衬底，其余16个MOS管的衬底并联形成第二衬底。随着芯片器件特征尺寸的缩小，器件受到制造过程中和内在波动的影响增加，在安装面积足够的情况下，可以通过增加一定数量的并联器件来进一步增强晶圆监控结构的抗干扰能力，增加测试的准确性。

进一步地，本发明实施例的晶圆监控结构数量为多个，即一个晶圆上设有多个晶圆监控结构，分别设于晶圆的不同位置。优选地，本发明实施例的晶圆监控结构的数量为9个或13个，这样更能表征晶圆上不同位置的芯片内部的所有同种器件的平均性能。当然其他数量也是可以的，比如10个，这里只是举例说明。

请参见图3至图6，本发明还提供了一种用于上述的晶圆监控结构的晶圆监控方法，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参见图3，本发明实施例的晶圆监控方法主要包括以下步骤：

步骤S10、测试晶圆监控结构位于第(N+1)/2位的MOS管的电特性；具体地，本发明实施例的晶圆监控结构N＝17，则，S10步骤为测试晶圆监控结构位于第9位的MOS管的电特性；测试电特性包括：饱和电流测试、漏电电流测试或者其他可以表征晶圆上不同位置的芯片内部的所有同种器件的平均性能或是否合格的电特性数据；

其中，请参见图4，步骤S10具体包括：

S11、连接第一源极、第一漏极、第一栅极、第一衬底与测试机，第二衬底浮空；

S12、施加测试电压至晶圆监控结构位于第(N+1)/2位的MOS管；

S13、测试位于第(N+1)/2位的MOS管的电特性。

步骤S20、测试晶圆监控结构其余MOS管的电特性；测试电特性包括：饱和电流测试、漏电电流测试或者其他可以表征晶圆上不同位置的芯片内部的所有同种器件的平均性能或是否合格的电特性数据；

其中，请参见图5，步骤S20具体包括：

S21、连接第一源极、第一漏极、第一栅极、第二衬底与测试机，第一衬底浮空；

S22、施加测试电压至晶圆监控结构除第(N+1)/2位的MOS管；

S23、测试除第(N+1)/2位的MOS管的电特性。

步骤S30、根据晶圆监控结构的测试结果判断晶圆是否合格。

其中，请参见图6，步骤S30具体包括：

S31、根据晶圆监控结构饱和电流的测试结果与晶圆监控结构的位置的相关性曲线分析晶圆的饱和电流均匀性；通过分析此相关性曲线可以准确地表征晶圆上不同位置的芯片内部的所有同种器件的平均性能；

S32、判断饱和电流均匀性是否满足第一预设阈值，若满足则判定晶圆合格；通过比较标准曲线和根据测试结果绘制的曲线，计算出被测晶圆的偏差值判断饱和电流均匀性是否满足第一预设阈值。

进一步地，请参见图6，在上述基础上，S30步骤还包括：

S33、判断晶圆监控结构的漏电电流的测试结果是否满足第二预设阈值，若满足则判定所述晶圆合格。

上述只说明了根据饱和电流均匀性和漏电电流来判断晶圆是否合格，在不脱离本发明构思的前提下，也可以测试其他电特性指标来表征晶圆上不同位置的芯片内部的所有同种器件的平均性能和判断是否合格。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。

以上实施例仅表达了本发明的优选的实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种晶圆监控方法，用于晶圆监控结构，其特征在于，所述晶圆监控结构包括N个MOS管，其中N≥17，N为奇数；N个所述MOS管从左到右依次连接；N个所述MOS管的源极并联连接形成第一源极，N个所述MOS管的漏极并联连接形成第一漏极，N个所述MOS管的栅极并联连接形成第一栅极，位于第(N+1)/2位的所述MOS管的衬底单独引出形成第一衬底，其余所述MOS管的衬底并联形成第二衬底，所述晶圆监控方法包括以下步骤：

S10、测试所述晶圆监控结构位于第(N+1)/2位的所述MOS管的电特性；

S20、测试所述晶圆监控结构其余的所述MOS管的电特性；

S30、根据所述晶圆监控结构的测试结果判断所述晶圆是否合格。

2.根据权利要求1所述的晶圆监控方法，所述MOS管电特性的测试包括饱和电流测试和/或漏电电流测试。

3.根据权利要求2所述的晶圆监控方法，其特征在于，所述步骤S10包括：

连接所述第一源极、第一漏极、第一栅极、第一衬底与测试机，所述第二衬底浮空；

施加测试电压至所述晶圆监控结构位于第(N+1)/2位的所述MOS管；

测试位于第(N+1)/2位的所述MOS管的电特性。

4.根据权利要求3所述的晶圆监控方法，其特征在于，所述步骤S20包括：

连接所述第一源极、第一漏极、第一栅极、第二衬底与测试机，所述第一衬底浮空；

施加测试电压至所述晶圆监控结构的除第(N+1)/2位的所述MOS管；

测试除第(N+1)/2位的所述MOS管的电特性。

5.根据权利要求4所述的晶圆监控方法，其特征在于，所述S30步骤包括：

根据所述晶圆监控结构饱和电流的测试结果与所述晶圆监控结构的位置的相关性曲线分析所述晶圆的饱和电流均匀性；

判断所述饱和电流均匀性是否满足第一预设阈值，若满足则判定所述晶圆合格。

6.根据权利要求5所述的晶圆监控方法，其特征在于，所述S30步骤还包括：

判断所述晶圆监控结构的漏电电流的测试结果是否满足第二预设阈值，若满足则判定所述晶圆合格。

7.根据权利要求1所述的晶圆监控方法，其特征在于，所述MOS管为NMOS管或PMOS管。

8.根据权利要求1所述的晶圆监控方法，其特征在于，一个所述晶圆包括多个所述晶圆监控结构，多个所述晶圆监控结构设于所述晶圆上。

9.根据权利要求8所述的晶圆监控方法，所述晶圆监控结构数量为9个或13个。

Images