CN106597246A - 一种偏压温度不稳定性测试结构及测试方法 - Google Patents

一种偏压温度不稳定性测试结构及测试方法 Download PDF

Info

Publication number
CN106597246A
CN106597246A CN201611085832.3A CN201611085832A CN106597246A CN 106597246 A CN106597246 A CN 106597246A CN 201611085832 A CN201611085832 A CN 201611085832A CN 106597246 A CN106597246 A CN 106597246A
Authority
CN
China
Prior art keywords
phase inverter
pmos
nmos tube
pad
bias temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611085832.3A
Other languages
English (en)
Inventor
郑仲馗
曹巍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201611085832.3A priority Critical patent/CN106597246A/zh
Publication of CN106597246A publication Critical patent/CN106597246A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2637—Circuits therefor for testing other individual devices
    • G01R31/2639—Circuits therefor for testing other individual devices for testing field-effect devices, e.g. of MOS-capacitors

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

本发明公开了一种偏压温度不稳定性测试结构，包括奇数个串联的反相器，每一所述反相器包括一个PMOS管和一个NMOS管，其中，每一所述PMOS管和NMOS管的栅极、源极、漏极和体区均通过焊盘引出。本发明还提供了一种利用上述测试结构的偏压温度不稳定性测试方法，能够准确地测量出每个待测器件的偏压温度不稳定性。

Description

一种偏压温度不稳定性测试结构及测试方法
技术领域
本发明涉及半导体测试领域，特别涉及一种偏压温度不稳定性测试结构及测试方法。
背景技术
在现代集成电路的设计和制造中，MOS器件具有非常重要的地位，与MOS器件退化有关的可靠性问题也备受关注，其中偏压温度不稳定性(Bias Temperature Instability：BIT)效应是影响MOS器件可靠性的重要因素。BTI效应包括负偏压温度不稳定性效应和正偏压温度不稳定性效应，分别指在温度应力下对器件施加负或正偏压应力所引发的一系列退化现象。对于MOS器件来说，PMOS管的NBTI效应和NMOS管的PBTI效应都是影响器件可靠性的重要原因。
现行的偏压温度不稳定性测试中，只在单一器件的栅极和漏极施加直流电压，量测时使漏极和栅极电压等于工作电压，量测漏极电流的变化率。然而，这种方法只能反映器件直流电压条件下的退化情况，计算直流电压条件下的工作寿命，即最差工作寿命，并不能真实反映在实际电路中器件的退化情况。
发明内容
本发明的主要目的在于克服现有技术的缺陷，提供一种能够反映任意器件实际退化情况的偏压温度不稳定性测试装置及测试方法。
为达成上述目的，本发明提供一种偏压温度不稳定性测试结构，包括N个串联的反相器，每一所述反相器包括一个PMOS管和一个NMOS管，其中，每一所述PMOS管和NMOS管的栅极、源极、漏极和体区均通过焊盘引出，N为大于1的奇数。
优选地，第一个反相器的输入端和最后一个反相器的输出端相连。
优选地，第i个反相器的PMOS管和NMOS管的漏极与第i+1个反相器的PMOS管和NMOS管的栅极由同一个焊盘引出，其中i为大于等于1且小于等于N-1的正整数。
优选地，包括以下步骤：提供一种偏压温度不稳定性测试结构，其包括奇数个串联的反相器，每一所述反相器包括一个PMOS管和一个NMOS管，其中每一所述PMOS管和NMOS管的栅极、源极、漏极和体区均通过焊盘引出；通过所述焊盘向第一个反相器中PMOS管或NMOS管的栅极施加应力电压，向每一所述反相器中PMOS管的源极和体区施加高电平，同时向每一所述反相器中NMOS管的源极和体区施加低电平；停止施加所述应力电压、高电平和低电平，通过所述焊盘向任意一个所述反相器中的PMOS管或NMOS管的栅极施加工作电压、源极和体区施加接地电平，同时通过所述焊盘测量所述PMOS管或NMOS管的漏极饱和电流。
优选地，第一个反相器的输入端和最后一个反相器的输出端相连。
优选地，相连的两个所述反相器中，前一个反相器的PMOS管和NMOS管的漏极与后一个反相器的PMOS管和NMOS管的栅极由同一个焊盘引出。
本发明通过将待测PMOS管和NMOS管设计为级联的反相器结构，并在待测MOS管栅极、源极、漏极和体区每个端均通过焊盘引出，能够准确得到每一个待测MOS管的偏压温度不稳定性。
附图说明
图1所示为本发明一实施例的偏压温度不稳定性测试结构的示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
请参见图1，本发明的偏压温度不稳定性测试结构包括N个串联的反相器，每个反相器包括一个PMOS管和一个NMOS管，N为大于1的奇数。每个反相器中，NMOS管的栅极和PMOS管的栅极连接作为该反相器的输入端，NMOS管的漏极和PMOS管的漏极连接作为该反相器的输出端、同时耦接下一个反相器的输入端。优选地，第一个反相器的输入端和最后一个反相器的输出端相连，由此形成环形振荡器结构，仅需要在第一个反相器的输入端输入一个频率的信号即可产生频率振荡，从而通过检测振荡频率下MOS管的漏极饱和电流退化来判断MOS管在温度偏压不稳定性应力下的工作寿命。在其它实施例中，第一个反相器的输入端和最后一个反相器的输出端之间也可以是开路状态，此时机台需提供振荡频率至第一个反相器的输入端，从而形成类环形振荡器结构。通过调节奇数个反相器的个数，可以获得不同的振荡频率，从而满足不同产品的设计要求。请继续参考图1，本发明中，每一个反相器的PMOS管和NMOS管的栅极、源极、漏极和体区四端分别通过焊盘引出，因此可以针对任意一个器件都进行偏压温度不稳定性测试。在前后相连的两个反相器中(不包括最后一个反相器与第一个反相器相连的情况)，前一个反相器的PMOS管和NMOS管的漏极与后一个反相器的PMOS管和NMOS管的栅极由同一个焊盘引出。
接下来，将对本发明的偏压温度不稳定性测试方法进行说明：
在提供上述的测试结构之后，首先，通过将焊盘PAD G向第一个反相器的栅极施加应力电压，通过焊盘PAD S1-1～PAD SN-1和焊盘PAD B1-1～PAD BN-1向每一个反相器中PMOS管的源极和体区施加高电平，同时通过焊盘PAD S1-2～PAD SN-2和焊盘PAD B1-2～PAD BN-2向每一个反相器中NMOS管的源极和体区施加低电平。由于上述测试结构中待测MOS管的偏压温度不稳定性的影响，漏极饱和电流会产生变化，因此接下来要进行电流测量的步骤。
进行测量步骤时，撤去通过焊盘施加在测试结构上的上述应力电压、高电平和低电平。对于待测的任意一个反相器的PMOS管或NMOS管，通过焊盘PAD G/PAD D-1/…/PAD D(N-1)可以向其栅极施加工作电压Vop，通过焊盘PAD S1-1/…/PAD SN-1或PAD S1-2/…/PAD SN-2、焊盘PAD B1-1/…/PAD BN-1或PAD B1-2/…/PAD BN-2可以向其源极和体区施加接地电平，同时通过焊盘PAD D-1/…/PAD D-N测量其漏极饱和电流。其中，应力电压应大于工作电压。此外需要说明的是，上述测试方法可以通过检测PMOS管的漏极饱和电流测量负偏压温度不稳定性，或通过检测NMOS管的漏极饱和电流测量正偏压温度不稳定性，本发明不加以限制。举例来说，如果想要测量第i个反相器PMOS管的负偏压温度不稳定性，那么在撤去施加在测试结构上的上述应力电压、高电平和低电平之后，通过焊盘PAD D(i-1)向第i个反相器的PMOS管的栅极施加工作电压Vop，通过焊盘PAD Si-1、焊盘PAD Bi-1向这个PMOS管的源极和体区施加接地电平，同时通过焊盘PAD D-i测量其漏极饱和电流。
本发明通过将待测PMOS管和NMOS管设计为级联的反相器结构，并在待测MOS管栅极、源极、漏极和体区每个端均通过焊盘引出，能够准确得到每一个待测MOS管的偏压温度不稳定性。
虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (6)

1.一种偏压温度不稳定性测试结构，其特征在于，包括：
N个串联的反相器，每一所述反相器包括一个PMOS管和一个NMOS管，其中，每一所述PMOS管和NMOS管的栅极、源极、漏极和体区均通过焊盘引出，N为大于1的奇数。
2.根据权利要求1所述的偏压温度不稳定性测试结构，其特征在于，第一个反相器的输入端和最后一个反相器的输出端相连。
3.根据权利要求1所述的偏压温度不稳定性测试结构，其特征在于，第i个反相器的PMOS管和NMOS管的漏极与第i+1个反相器的PMOS管和NMOS管的栅极由同一个焊盘引出，其中i为大于等于1且小于等于N-1的正整数。
4.一种偏压温度不稳定性测试方法，其特征在于，包括以下步骤：
S1：提供一种偏压温度不稳定性测试结构，其包括N个串联的反相器，每一所述反相器包括一个PMOS管和一个NMOS管，其中每一所述PMOS管和NMOS管的栅极、源极、漏极和体区均通过焊盘引出，N为大于1的奇数；
S2：通过所述焊盘向第一个反相器中PMOS管或NMOS管的的栅极施加应力电压，向每一所述反相器中PMOS管的源极和体区施加高电平，同时向每一所述反相器中NMOS管的源极和体区施加低电平；
S3：停止施加所述应力电压、高电平和低电平，通过所述焊盘向任意一个反相器中PMOS管或NMOS管的栅极施加工作电压、源极和体区施加接地电平，同时通过所述焊盘测量所述PMOS管或NMOS管的漏极饱和电流。
5.根据权利要求4所述的偏压温度不稳定性测试方法，其特征在于，第一个反相器的输入端和最后一个反相器的输出端相连。
6.根据权利要求4所述的偏压温度不稳定性测试方法，其特征在于，所述第i个反相器的PMOS管和NMOS管的漏极与第i+1个反相器的PMOS管和NMOS管的栅极由同一个焊盘引出，其中i为大于等于1且小于等于N-1的正整数。
CN201611085832.3A 2016-11-30 2016-11-30 一种偏压温度不稳定性测试结构及测试方法 Pending CN106597246A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611085832.3A CN106597246A (zh) 2016-11-30 2016-11-30 一种偏压温度不稳定性测试结构及测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611085832.3A CN106597246A (zh) 2016-11-30 2016-11-30 一种偏压温度不稳定性测试结构及测试方法

Publications (1)

Publication Number Publication Date
CN106597246A true CN106597246A (zh) 2017-04-26

Family

ID=58594163

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611085832.3A Pending CN106597246A (zh) 2016-11-30 2016-11-30 一种偏压温度不稳定性测试结构及测试方法

Country Status (1)

Country Link
CN (1) CN106597246A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109975679A (zh) * 2017-12-14 2019-07-05 中芯国际集成电路制造(上海)有限公司 Mosfet的bti性能测试电路及基于其的测试方法
CN111381139A (zh) * 2018-12-29 2020-07-07 长鑫存储技术有限公司 半导体元件测试方法与半导体元件测试系统
CN112687663A (zh) * 2020-12-16 2021-04-20 深圳市紫光同创电子有限公司 晶圆监控结构及监控方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101865971A (zh) * 2009-04-14 2010-10-20 中芯国际集成电路制造(北京)有限公司 半导体场效应晶体管的测试方法及测试结构
CN102495352A (zh) * 2011-12-27 2012-06-13 复旦大学 一种集成电路应力退化的多功能测试电路和测试方法
CN102590735A (zh) * 2012-02-16 2012-07-18 复旦大学 一种集成电路可靠性测试电路与测试方法
CN103424684A (zh) * 2012-05-24 2013-12-04 中芯国际集成电路制造(上海)有限公司 偏压温度不稳定性的检测电路及检测方法
CN103792475A (zh) * 2012-11-02 2014-05-14 中芯国际集成电路制造(上海)有限公司 负偏压温度不稳定性检测电路及其检测方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101865971A (zh) * 2009-04-14 2010-10-20 中芯国际集成电路制造(北京)有限公司 半导体场效应晶体管的测试方法及测试结构
CN102495352A (zh) * 2011-12-27 2012-06-13 复旦大学 一种集成电路应力退化的多功能测试电路和测试方法
CN102590735A (zh) * 2012-02-16 2012-07-18 复旦大学 一种集成电路可靠性测试电路与测试方法
CN103424684A (zh) * 2012-05-24 2013-12-04 中芯国际集成电路制造(上海)有限公司 偏压温度不稳定性的检测电路及检测方法
CN103792475A (zh) * 2012-11-02 2014-05-14 中芯国际集成电路制造(上海)有限公司 负偏压温度不稳定性检测电路及其检测方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109975679A (zh) * 2017-12-14 2019-07-05 中芯国际集成电路制造(上海)有限公司 Mosfet的bti性能测试电路及基于其的测试方法
CN109975679B (zh) * 2017-12-14 2021-06-08 中芯国际集成电路制造(上海)有限公司 Mosfet的bti性能测试电路及基于其的测试方法
CN111381139A (zh) * 2018-12-29 2020-07-07 长鑫存储技术有限公司 半导体元件测试方法与半导体元件测试系统
CN111381139B (zh) * 2018-12-29 2022-04-26 长鑫存储技术有限公司 半导体元件测试方法与半导体元件测试系统
CN112687663A (zh) * 2020-12-16 2021-04-20 深圳市紫光同创电子有限公司 晶圆监控结构及监控方法
CN112687663B (zh) * 2020-12-16 2023-03-14 深圳市紫光同创电子有限公司 晶圆监控结构及监控方法

Similar Documents

Publication Publication Date Title
US7404157B2 (en) Evaluation device and circuit design method used for the same
US5587665A (en) Testing hot carrier induced degradation to fall and rise time of CMOS inverter circuits
CN106597246A (zh) 一种偏压温度不稳定性测试结构及测试方法
US20090224794A1 (en) Semiconductor integrated circuit and method for inspecting same
KR101970131B1 (ko) 회로의 소정의 물리 특성의 변동을 판정하는 장치 및 방법
CN104020407A (zh) 一种集成电路静电防护性能的测试方法
US20150042369A1 (en) Method and an apparatus of determining performance of an integrated circuit
Dutertre et al. Sensitivity tuning of a bulk built-in current sensor for optimal transient-fault detection
CN103941068B (zh) 一种用于测量阈值电压漂移的芯片上传感器
US10126354B1 (en) Assessment of HCI in logic circuits based on AC stress in discrete FETs
US10629618B2 (en) Semiconductor device, operation method of semiconductor device, and manufacturing method of semiconductor device
CN110707014B (zh) 一种测试芯片工艺角偏移的方法
Diaz-Fortuny et al. Improving the Tamper-Aware Odometer Concept by Enhancing Dynamic Stress Operation
Rashidzadeh et al. A DLL-based test solution for through silicon via (TSV) in 3D-stacked ICs
US7471102B2 (en) Measuring threshold voltage of transistors in a circuit
Rossi et al. Recycled IC detection through aging sensor
US20200049757A1 (en) Sensor for gate leakage detection
US8689168B1 (en) Reliability determination taking into account effect of component failures on circuit operation
Kerkhoff et al. Detection of intermittent resistive faults in electronic systems based on the mixed-signal boundary-scan standard
US10145896B2 (en) Electronic device, performance binning system and method, voltage automatic calibration system
US6333680B1 (en) Method and system for characterizing coupling capacitance between integrated circuit interconnects
Aryan et al. Reliability monitoring of digital circuits by in situ timing measurement
KR100311489B1 (ko) 크로스토크(Crosstalk)측정회로
JP2014163851A (ja) オープン検出端子付き半導体集積回路
CA2734476C (en) Methods and devices for detecting single-event transients

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170426

RJ01 Rejection of invention patent application after publication