JPH06295944A - 半導体装置とそれを用いたｔｄｄｂ試験方法およびｔｄｄｂ試験装置 - Google Patents
半導体装置とそれを用いたｔｄｄｂ試験方法およびｔｄｄｂ試験装置Info
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- JPH06295944A JPH06295944A JP8220093A JP8220093A JPH06295944A JP H06295944 A JPH06295944 A JP H06295944A JP 8220093 A JP8220093 A JP 8220093A JP 8220093 A JP8220093 A JP 8220093A JP H06295944 A JPH06295944 A JP H06295944A
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Abstract
(57)【要約】
【目的】半導体装置のＴＤＤＢ試験に費やす時間を短く
し効率的なＴＤＤＢ試験を可能にする半導体装置、ＴＤ
ＤＢ試験方法およびＴＤＤＢ試験装置を提供する。 【構成】半導体基板上に形成された複数のＭＯＳキャパ
シタを直列に接続した半導体装置と上記半導体装置の複
数のＭＯＳキャパシタに同時に、電流を流し、ＭＯＳキ
ャパシタ間の電圧値を観測するＴＤＤＢ試験方法。ま
た、複数のＭＯＳキャパシタ間の電圧値を観測するＴＤ
ＤＢ試験装置において、接続したＭＯＳキャパシタの数
だけ破壊判定電圧値を設けたＴＤＤＢ試験装置。 【効果】ＭＯＳキャパシタが、直列に接続されているた
めに、ふたつの端子間に電流を流すことにより、一度に
多くのＭＯＳキャパシタへのストレス印加ができる。破
壊電圧基準を複数設けることによって、一度に多くのＭ
ＯＳキャパシタの破壊判定ができる。このためＴＤＤＢ
試験において、時間短縮が図れる。
し効率的なＴＤＤＢ試験を可能にする半導体装置、ＴＤ
ＤＢ試験方法およびＴＤＤＢ試験装置を提供する。 【構成】半導体基板上に形成された複数のＭＯＳキャパ
シタを直列に接続した半導体装置と上記半導体装置の複
数のＭＯＳキャパシタに同時に、電流を流し、ＭＯＳキ
ャパシタ間の電圧値を観測するＴＤＤＢ試験方法。ま
た、複数のＭＯＳキャパシタ間の電圧値を観測するＴＤ
ＤＢ試験装置において、接続したＭＯＳキャパシタの数
だけ破壊判定電圧値を設けたＴＤＤＢ試験装置。 【効果】ＭＯＳキャパシタが、直列に接続されているた
めに、ふたつの端子間に電流を流すことにより、一度に
多くのＭＯＳキャパシタへのストレス印加ができる。破
壊電圧基準を複数設けることによって、一度に多くのＭ
ＯＳキャパシタの破壊判定ができる。このためＴＤＤＢ
試験において、時間短縮が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置および、そ
れを用いたＴＤＤＢ試験方法に関する。
れを用いたＴＤＤＢ試験方法に関する。
【０００２】
【従来の技術】従来の半導体装置および、それを用いた
ＴＤＤＢ試験方法においては大別して、ふたつの測定方
法がある。そのひとつは、ＭＯＳキャパシタを用い、Ｍ
ＯＳキャパシタの電極間にストレスとして電圧を印加し
て、その特性を評価するものである。この方法では、一
度に複数のＭＯＳキャパシタを測定することができる
が、ひとつひとつのＭＯＳキャパシタの絶縁膜の膜厚の
違いにより同じ電圧を印加しても異なる電界となるた
め、厳密な意味で異なった測定を行ったことになるとい
う欠点がある。
ＴＤＤＢ試験方法においては大別して、ふたつの測定方
法がある。そのひとつは、ＭＯＳキャパシタを用い、Ｍ
ＯＳキャパシタの電極間にストレスとして電圧を印加し
て、その特性を評価するものである。この方法では、一
度に複数のＭＯＳキャパシタを測定することができる
が、ひとつひとつのＭＯＳキャパシタの絶縁膜の膜厚の
違いにより同じ電圧を印加しても異なる電界となるた
め、厳密な意味で異なった測定を行ったことになるとい
う欠点がある。
【０００３】これに対して、もうひとつの測定方法は、
ＭＯＳキャパシタを用い、ＭＯＳキャパシタの電極間に
ストレスとして電流を流して、その特性を評価するもの
である。この方法は、ひとつひとつのＭＯＳキャパシタ
の絶縁膜の膜厚が違っていても同じ電流を流すため同等
の測定を行ったことになる。
ＭＯＳキャパシタを用い、ＭＯＳキャパシタの電極間に
ストレスとして電流を流して、その特性を評価するもの
である。この方法は、ひとつひとつのＭＯＳキャパシタ
の絶縁膜の膜厚が違っていても同じ電流を流すため同等
の測定を行ったことになる。
【０００４】
【発明が解決しようとする課題】しかし、このように電
流を流すＴＤＤＢ試験においては、一度の複数のＭＯＳ
キャパシタにストレスをかけられず、ひとつひとつのＭ
ＯＳキャパシタを順次、測定していた。
流を流すＴＤＤＢ試験においては、一度の複数のＭＯＳ
キャパシタにストレスをかけられず、ひとつひとつのＭ
ＯＳキャパシタを順次、測定していた。
【０００５】そのため、ひとつのＴＤＤＢ試験に費やす
時間が多いという課題を有していた。
時間が多いという課題を有していた。
【０００６】本発明の目的は、半導体装置のＴＤＤＢ試
験に費やす時間を短くし効率的なＴＤＤＢ試験を可能に
する半導体装置、ＴＤＤＢ試験方法およびＴＤＤＢ試験
装置を提供することである。
験に費やす時間を短くし効率的なＴＤＤＢ試験を可能に
する半導体装置、ＴＤＤＢ試験方法およびＴＤＤＢ試験
装置を提供することである。
【０００７】
【課題を解決するための手段】本発明は、半導体基板上
に形成された複数のＭＯＳキャパシタを直列に接続した
ことを特徴とし、複数のＭＯＳキャパシタに同時に、電
流を流し、ＭＯＳキャパシタ間の電圧値を観測すること
を特徴とする。また、複数のＭＯＳキャパシタ間の電圧
値を観測するＴＤＤＢ試験装置において、破壊判定電圧
値を接続したＭＯＳキャパシタの数だけ設けることを特
徴とする。
に形成された複数のＭＯＳキャパシタを直列に接続した
ことを特徴とし、複数のＭＯＳキャパシタに同時に、電
流を流し、ＭＯＳキャパシタ間の電圧値を観測すること
を特徴とする。また、複数のＭＯＳキャパシタ間の電圧
値を観測するＴＤＤＢ試験装置において、破壊判定電圧
値を接続したＭＯＳキャパシタの数だけ設けることを特
徴とする。
【０００８】
【作用】本発明の半導体装置および、それを用いたＴＤ
ＤＢ試験方法では、半導体装置であるＭＯＳキャパシタ
が、直列に接続されているために、ふたつの端子間に電
流を流すことにより、一度に多くのＭＯＳキャパシタへ
のストレス印加ができる。そして、そのＭＯＳキャパシ
タの数に応じて、ふたつの端子間の電圧降下がある。そ
こで、破壊電圧基準を複数設けることによって、一度に
多くのＭＯＳキャパシタの破壊判定ができる。
ＤＢ試験方法では、半導体装置であるＭＯＳキャパシタ
が、直列に接続されているために、ふたつの端子間に電
流を流すことにより、一度に多くのＭＯＳキャパシタへ
のストレス印加ができる。そして、そのＭＯＳキャパシ
タの数に応じて、ふたつの端子間の電圧降下がある。そ
こで、破壊電圧基準を複数設けることによって、一度に
多くのＭＯＳキャパシタの破壊判定ができる。
【０００９】
【実施例】図１と図２は、本発明の実施例により、製造
されたＭＯＳキャパシタの平面図と断面図であり、１０
１，２０１はＭＯＳキャパシタのポリシコン電極、１０
２，２０２はＭＯＳキャパシタの誘電膜形成領域、１０
３，２０３はＭＯＳキャパシタのポリシコン電極と配線
のコンタクト領域、１０４はＭＯＳキャパシタの基板電
極と配線のコンタクト領域、１０５，１１５はアルミニ
ウム配線、１０６，２０４はＭＯＳキャパシタの端子、
１０７，２０５ ＭＯＳキャパシタの端子、１０８，２
０６は半導体基板、１０９，２０７はウェル領域、１１
０，２０９はＬＯＣＯＳ、１１１，２０８はＭＯＳキャ
パシタのポリシリコン電極と接続されるシリコン基板の
不純物拡散層領域、１１２，２１０ ＭＯＳキャパシタ
の誘電膜、１１３，２１１はＭＯＳキャパシタのポリシ
コン電極、１１４は層間絶縁膜である。図３は、本発明
の試験方法を示す等価回路であり、３０１はＴＤＤＢ試
験装置、３０２はＭＯＳキャパシタ試験装置、３０３は
定電流源、３０４は電圧測定器である。図４は従来のＭ
ＯＳキャパシタの平面図と断面図および電圧ストレスの
試験方法を示す等価回路であり、４０１はＭＯＳキャパ
シタのポリシコン電極、４０２はＭＯＳキャパシタの誘
電膜形成領域、４０３はＭＯＳキャパシタのポリシコン
電極のパッド領域、４０４はＭＯＳキャパシタの端子、
４０５は半導体基板、４０６はウェル領域、４０７はＬ
ＯＣＯＳ、４０８はＭＯＳキャパシタの誘電膜、４０９
はＭＯＳキャパシタのポリシコン電極、４１０は層間絶
縁膜である。図５は従来のＭＯＳキャパシタの平面図と
断面図および電流ストレスの試験方法を示す等価回路で
あり、５０１はＴＤＤＢ試験装置、５０２はＭＯＳキャ
パシタ試験装置、５０３はスイッチング素子、５０４は
電流測定器、５０５は定電圧源である。これらについ
て、以下に詳細に説明する。
されたＭＯＳキャパシタの平面図と断面図であり、１０
１，２０１はＭＯＳキャパシタのポリシコン電極、１０
２，２０２はＭＯＳキャパシタの誘電膜形成領域、１０
３，２０３はＭＯＳキャパシタのポリシコン電極と配線
のコンタクト領域、１０４はＭＯＳキャパシタの基板電
極と配線のコンタクト領域、１０５，１１５はアルミニ
ウム配線、１０６，２０４はＭＯＳキャパシタの端子、
１０７，２０５ ＭＯＳキャパシタの端子、１０８，２
０６は半導体基板、１０９，２０７はウェル領域、１１
０，２０９はＬＯＣＯＳ、１１１，２０８はＭＯＳキャ
パシタのポリシリコン電極と接続されるシリコン基板の
不純物拡散層領域、１１２，２１０ ＭＯＳキャパシタ
の誘電膜、１１３，２１１はＭＯＳキャパシタのポリシ
コン電極、１１４は層間絶縁膜である。図３は、本発明
の試験方法を示す等価回路であり、３０１はＴＤＤＢ試
験装置、３０２はＭＯＳキャパシタ試験装置、３０３は
定電流源、３０４は電圧測定器である。図４は従来のＭ
ＯＳキャパシタの平面図と断面図および電圧ストレスの
試験方法を示す等価回路であり、４０１はＭＯＳキャパ
シタのポリシコン電極、４０２はＭＯＳキャパシタの誘
電膜形成領域、４０３はＭＯＳキャパシタのポリシコン
電極のパッド領域、４０４はＭＯＳキャパシタの端子、
４０５は半導体基板、４０６はウェル領域、４０７はＬ
ＯＣＯＳ、４０８はＭＯＳキャパシタの誘電膜、４０９
はＭＯＳキャパシタのポリシコン電極、４１０は層間絶
縁膜である。図５は従来のＭＯＳキャパシタの平面図と
断面図および電流ストレスの試験方法を示す等価回路で
あり、５０１はＴＤＤＢ試験装置、５０２はＭＯＳキャ
パシタ試験装置、５０３はスイッチング素子、５０４は
電流測定器、５０５は定電圧源である。これらについ
て、以下に詳細に説明する。
【００１０】まず、図１の実施例は、Ｎ型半導体基板上
にＰウェル形成領域を開孔しＢ（ボロン）イオンを注入
し、Ｐウェル１０９を形成する。
にＰウェル形成領域を開孔しＢ（ボロン）イオンを注入
し、Ｐウェル１０９を形成する。
【００１１】その後、１０００℃から１２００℃の熱処
理を行いＢ（ボロン）の不純物を拡散させる。
理を行いＢ（ボロン）の不純物を拡散させる。
【００１２】次に、シリコン基板上に１００ｎｍ程度の
膜厚の二酸化シリコン膜を形成し、さらに前記二酸化シ
リコン膜上にＣＶＤ法によりシリコン窒化膜を１５０ｎ
ｍ程度堆積した後、写真食刻法により素子形成領域にの
み前記シリコン窒化膜を残す。
膜厚の二酸化シリコン膜を形成し、さらに前記二酸化シ
リコン膜上にＣＶＤ法によりシリコン窒化膜を１５０ｎ
ｍ程度堆積した後、写真食刻法により素子形成領域にの
み前記シリコン窒化膜を残す。
【００１３】次に、前記シリコン窒化膜をマスクとし
て、水蒸気酸化により選択的にフィールド酸化膜として
厚さ４００ｎｍ以上の二酸化シリコン膜１１０（以降、
ＬＯＣＯＳ酸化膜と称する）を形成した後、前記シリコ
ン窒化膜を除去する。
て、水蒸気酸化により選択的にフィールド酸化膜として
厚さ４００ｎｍ以上の二酸化シリコン膜１１０（以降、
ＬＯＣＯＳ酸化膜と称する）を形成した後、前記シリコ
ン窒化膜を除去する。
【００１４】つぎに、写真食刻法により、ひとつのＭＯ
Ｓキャパシタの電極と他のＭＯＳキャパシタの電極を接
続するための領域を開孔し、エネルギー６０ｋｅＶから
１２０ｋｅＶ、ドーズ量１×１０15ｃｍー2以上の条件下
でＢＦ2または、Ｂ（ボロン）のイオン注入を行った
後、レジスト表面をＯ2 のプラズマ中で剥離し、更に、
Ｈ2ＳＯ4によりレジストを剥離する。
Ｓキャパシタの電極と他のＭＯＳキャパシタの電極を接
続するための領域を開孔し、エネルギー６０ｋｅＶから
１２０ｋｅＶ、ドーズ量１×１０15ｃｍー2以上の条件下
でＢＦ2または、Ｂ（ボロン）のイオン注入を行った
後、レジスト表面をＯ2 のプラズマ中で剥離し、更に、
Ｈ2ＳＯ4によりレジストを剥離する。
【００１５】次に、犠牲酸化として素子形成領域に膜厚
約２０ｎｍ〜４０ｎｍの二酸化シリコン膜を形成した
後、弗酸を含む溶液中で前記二酸化シリコン膜をエッチ
ングする。
約２０ｎｍ〜４０ｎｍの二酸化シリコン膜を形成した
後、弗酸を含む溶液中で前記二酸化シリコン膜をエッチ
ングする。
【００１６】ついで、各種の酸化を行い、素子形成領域
上にＭＯＳキャパシタの誘電膜としての二酸化シリコン
膜１１２を形成する。
上にＭＯＳキャパシタの誘電膜としての二酸化シリコン
膜１１２を形成する。
【００１７】ついで、多結晶シリコン膜をＣＶＤ法によ
りウェハー全面に約１００ｎｍから４５０ｎｍ堆積さ
せ、ＰＯＣｌ3 を用いて９００℃前後で数１０分の熱処
理により多結晶シリコン膜中にＰ（リン）イオンを拡散
させ、前記多結晶シリコンを高濃度不純物電極材とす
る。
りウェハー全面に約１００ｎｍから４５０ｎｍ堆積さ
せ、ＰＯＣｌ3 を用いて９００℃前後で数１０分の熱処
理により多結晶シリコン膜中にＰ（リン）イオンを拡散
させ、前記多結晶シリコンを高濃度不純物電極材とす
る。
【００１８】そして、写真食刻法により、パターニング
を行った後、Ｏ2 及びＳＦ6 の混合ガスを用い、数ｍＴ
ｏｒｒの圧力下でゲート電極材のエッチングを行い、ゲ
ート電極１１３を形成する。
を行った後、Ｏ2 及びＳＦ6 の混合ガスを用い、数ｍＴ
ｏｒｒの圧力下でゲート電極材のエッチングを行い、ゲ
ート電極１１３を形成する。
【００１９】つぎに、ウェハー全面にＣＶＤ法により二
酸化シリコン膜を１０ｎｍ〜３０ｎｍ程度堆積した後、
写真食刻法により、ＭＯＳキャパシタの電極の一部を開
孔し層間絶縁膜１１４を弗酸を含む溶液によりエッチン
グを行い、コンタクト・ホール１０３，１０４を形成し
たのち、電極配線用のアルミニウムをスパッタして、写
真食刻法によりアルミニウム配線のパターニングを行
い、アルミニウム配線１０５，１１５とＭＯＳキャパシ
タの電極引出し部を形成する。
酸化シリコン膜を１０ｎｍ〜３０ｎｍ程度堆積した後、
写真食刻法により、ＭＯＳキャパシタの電極の一部を開
孔し層間絶縁膜１１４を弗酸を含む溶液によりエッチン
グを行い、コンタクト・ホール１０３，１０４を形成し
たのち、電極配線用のアルミニウムをスパッタして、写
真食刻法によりアルミニウム配線のパターニングを行
い、アルミニウム配線１０５，１１５とＭＯＳキャパシ
タの電極引出し部を形成する。
【００２０】つぎに、図２の実施例は、図１と同様に半
導体装置である。Ｎ型半導体基板上にＰウェル形成領域
を開孔しＢ（ボロン）イオンを注入し、Ｐウェル２０７
を形成する。
導体装置である。Ｎ型半導体基板上にＰウェル形成領域
を開孔しＢ（ボロン）イオンを注入し、Ｐウェル２０７
を形成する。
【００２１】その後、１０００℃から１２００℃の熱処
理を行いＢ（ボロン）の不純物を拡散させる。
理を行いＢ（ボロン）の不純物を拡散させる。
【００２２】次に、シリコン基板上に１００ｎｍ程度の
膜厚の二酸化シリコン膜を形成し、さらに前記二酸化シ
リコン膜上にＣＶＤ法によりシリコン窒化膜を１５０ｎ
ｍ程度堆積した後、写真食刻法により素子形成領域にの
み前記シリコン窒化膜を残す。
膜厚の二酸化シリコン膜を形成し、さらに前記二酸化シ
リコン膜上にＣＶＤ法によりシリコン窒化膜を１５０ｎ
ｍ程度堆積した後、写真食刻法により素子形成領域にの
み前記シリコン窒化膜を残す。
【００２３】次に、前記シリコン窒化膜をマスクとし
て、水蒸気酸化により選択的にフィールド酸化膜として
厚さ４００ｎｍ以上のＬＯＣＯＳ膜２０９を形成した
後、前記シリコン窒化膜を除去する。
て、水蒸気酸化により選択的にフィールド酸化膜として
厚さ４００ｎｍ以上のＬＯＣＯＳ膜２０９を形成した
後、前記シリコン窒化膜を除去する。
【００２４】つぎに、写真食刻法により、ひとつのＭＯ
Ｓキャパシタの電極と他のＭＯＳキャパシタの電極を接
続するための領域を開孔し、エネルギー６０ｋｅＶから
１２０ｋｅＶ、ドーズ量１×１０15ｃｍー2以上の条件下
でＢＦ2または、Ｂ（ボロン）のイオン注入を行った
後、レジスト表面をＯ2 のプラズマ中で剥離し、更に、
Ｈ2ＳＯ4によりレジストを剥離する。
Ｓキャパシタの電極と他のＭＯＳキャパシタの電極を接
続するための領域を開孔し、エネルギー６０ｋｅＶから
１２０ｋｅＶ、ドーズ量１×１０15ｃｍー2以上の条件下
でＢＦ2または、Ｂ（ボロン）のイオン注入を行った
後、レジスト表面をＯ2 のプラズマ中で剥離し、更に、
Ｈ2ＳＯ4によりレジストを剥離する。
【００２５】次に、犠牲酸化として素子形成領域に膜厚
約２０ｎｍ〜４０ｎｍの二酸化シリコン膜を形成した
後、弗酸を含む溶液中で前記二酸化シリコン膜をエッチ
ングする。
約２０ｎｍ〜４０ｎｍの二酸化シリコン膜を形成した
後、弗酸を含む溶液中で前記二酸化シリコン膜をエッチ
ングする。
【００２６】ついで、各種の酸化を行い、素子形成領域
上にＭＯＳキャパシタの誘電膜としての二酸化シリコン
膜２１０を形成する。
上にＭＯＳキャパシタの誘電膜としての二酸化シリコン
膜２１０を形成する。
【００２７】ついで、多結晶シリコン膜をＣＶＤ法によ
りウェハー全面に約１００ｎｍから４５０ｎｍ堆積さ
せ、ＰＯＣｌ3 を用いて９００℃前後で数１０分の熱処
理により多結晶シリコン膜中にＰ（リン）イオンを拡散
させ、前記多結晶シリコンを高濃度不純物電極材とす
る。
りウェハー全面に約１００ｎｍから４５０ｎｍ堆積さ
せ、ＰＯＣｌ3 を用いて９００℃前後で数１０分の熱処
理により多結晶シリコン膜中にＰ（リン）イオンを拡散
させ、前記多結晶シリコンを高濃度不純物電極材とす
る。
【００２８】そして、写真食刻法により、パターニング
を行った後、Ｏ2 及びＳＦ6 の混合ガスを用い、数ｍＴ
ｏｒｒの圧力下でゲート電極材のエッチングを行い、ゲ
ート電極２１１を形成する。
を行った後、Ｏ2 及びＳＦ6 の混合ガスを用い、数ｍＴ
ｏｒｒの圧力下でゲート電極材のエッチングを行い、ゲ
ート電極２１１を形成する。
【００２９】つぎに、ウェハー全面にＣＶＤ法により二
酸化シリコン膜を１０ｎｍ〜３０ｎｍ程度堆積した後、
写真食刻法により、直列に接続されているＭＯＳキャパ
シタの両端子に当たる電極の一部を開孔し、絶縁膜２１
２を弗酸を含む溶液によりエッチングを行い、コンタク
ト・ホール２０３を形成する。そして、直列に接続され
ているＭＯＳキャパシタの両端子に当たる電極の引出し
口を形成する。
酸化シリコン膜を１０ｎｍ〜３０ｎｍ程度堆積した後、
写真食刻法により、直列に接続されているＭＯＳキャパ
シタの両端子に当たる電極の一部を開孔し、絶縁膜２１
２を弗酸を含む溶液によりエッチングを行い、コンタク
ト・ホール２０３を形成する。そして、直列に接続され
ているＭＯＳキャパシタの両端子に当たる電極の引出し
口を形成する。
【００３０】このように形成された、本発明の半導体装
置および、それを用いたＴＤＤＢ試験の等価回路は、図
３に示される。
置および、それを用いたＴＤＤＢ試験の等価回路は、図
３に示される。
【００３１】ここで、ＴＤＤＢ試験について説明する
と、まずストレスとして、ＭＯＳキャパシタの両端子間
に電流を流す。ＭＯＳキャパシタの破壊判定は、随時電
圧をモニターすることによって、行なう。ＭＯＳキャパ
シタの破壊により電圧降下が生じるため、その判定は容
易に可能となる。
と、まずストレスとして、ＭＯＳキャパシタの両端子間
に電流を流す。ＭＯＳキャパシタの破壊判定は、随時電
圧をモニターすることによって、行なう。ＭＯＳキャパ
シタの破壊により電圧降下が生じるため、その判定は容
易に可能となる。
【００３２】例えば、直列に５個接続されたＭＯＳキャ
パシタを測定する場合、ストレスとして端子と端子の間
に単位面積あたり、１ｍＡの電流を流し、随時電圧をモ
ニターする。そして、端子と端子の間の電圧がいずれの
ＭＯＳキャパシタも絶縁破していない初期状態で５０Ｖ
の電圧あるとすると、ひとつＭＯＳキャパシタが絶縁破
壊により１０Ｖの電圧降下がある。すると、破壊判定電
圧と破壊したＭＯＳキャパシタの個数の関係は下記の表
１のようになる。
パシタを測定する場合、ストレスとして端子と端子の間
に単位面積あたり、１ｍＡの電流を流し、随時電圧をモ
ニターする。そして、端子と端子の間の電圧がいずれの
ＭＯＳキャパシタも絶縁破していない初期状態で５０Ｖ
の電圧あるとすると、ひとつＭＯＳキャパシタが絶縁破
壊により１０Ｖの電圧降下がある。すると、破壊判定電
圧と破壊したＭＯＳキャパシタの個数の関係は下記の表
１のようになる。
【００３３】
【表１】
【００３４】このように、ひとつの測定において、複数
のＭＯＳキャパシタのＴＤＤＢ測定が可能な半導体装置
および、それを用いたＴＤＤＢ試験方法を提供できる。
のＭＯＳキャパシタのＴＤＤＢ測定が可能な半導体装置
および、それを用いたＴＤＤＢ試験方法を提供できる。
【００３５】
【発明の効果】以上、述べたように本発明の半導体装置
では、定電流をＭＯＳキャパシタに流すＴＤＤＢ試験に
おいて、ＭＯＳキャパシタを直列に接続することによ
り、従来、一回のストレスによってひとつのＭＯＳキャ
パシタを測定することしか出来なかったが、複数のＭＯ
Ｓキャパシタにストレスを加えることが可能となり、Ｔ
ＤＤＢ試験において、時間短縮が図れる。
では、定電流をＭＯＳキャパシタに流すＴＤＤＢ試験に
おいて、ＭＯＳキャパシタを直列に接続することによ
り、従来、一回のストレスによってひとつのＭＯＳキャ
パシタを測定することしか出来なかったが、複数のＭＯ
Ｓキャパシタにストレスを加えることが可能となり、Ｔ
ＤＤＢ試験において、時間短縮が図れる。
【００３６】また、本発明のＴＤＤＢ試験方法およびＴ
ＤＤＢ試験装置においては、複数のＭＯＳキャパシタに
同時に、電流を流し、ＭＯＳキャパシタ間の電圧値を観
測し、複数のＭＯＳキャパシタ間の電圧値を観測時に、
破壊判定電圧値を接続したＭＯＳキャパシタの数だけ設
けることにより複数のＭＯＳキャパシタの同時測定を可
能とし、効率的なＴＤＤＢ試験を可能とする。
ＤＤＢ試験装置においては、複数のＭＯＳキャパシタに
同時に、電流を流し、ＭＯＳキャパシタ間の電圧値を観
測し、複数のＭＯＳキャパシタ間の電圧値を観測時に、
破壊判定電圧値を接続したＭＯＳキャパシタの数だけ設
けることにより複数のＭＯＳキャパシタの同時測定を可
能とし、効率的なＴＤＤＢ試験を可能とする。
【図１】 本発明の実施例の半導体装置の平面図及び、
断面図である。
断面図である。
【図２】 本発明の実施例の半導体装置の平面図及び、
断面図である。
断面図である。
【図３】 本発明の実施例のＴＤＤＢ評価装置のブロッ
ク図である。
ク図である。
【図４】 従来の半導体装置の平面図及び、断面図であ
る。
る。
【図５】 従来のＴＤＤＢ評価装置のブロック図であ
る。
る。
１０１，２０１ ＭＯＳキャパシタのポリシコン電極 １０２，２０２ ＭＯＳキャパシタの誘電膜形成領域 １０３，２０３ ＭＯＳキャパシタのポリシコン電極と
配線のコンタクト領域 １０４， ＭＯＳキャパシタの基板電極と配線の
コンタクト領域 １０５，１１５ アルミニウム配線 １０６，２０４ ＭＯＳキャパシタの端子 １０７，２０５ ＭＯＳキャパシタの端子 １０８，２０６ 半導体基板 １０９，２０７ ウェル領域 １１０，２０９ ＬＯＣＯＳ １１１，２０８ ＭＯＳキャパシタのポリシリコン電極
と接続されるシリコン基板の不純物拡散層領域 １１２，２１０ ＭＯＳキャパシタの誘電膜 １１３，２１１ ＭＯＳキャパシタのポリシコン電極 １１４ 層間絶縁膜 ３０１ ＴＤＤＢ試験装置 ３０２ ＭＯＳキャパシタ試験装置 ３０３ 定電流源 ３０４ 電圧測定器 ４０１ ＭＯＳキャパシタのポリシコン電極 ４０２ ＭＯＳキャパシタの誘電膜形成領域 ４０３ ＭＯＳキャパシタのポリシコン電極の
パッド領域 ４０４ ＭＯＳキャパシタの端子 ４０５ 半導体基板 ４０６ ウェル領域 ４０７ ＬＯＣＯＳ ４０８ ＭＯＳキャパシタの誘電膜 ４０９ ＭＯＳキャパシタのポリシコン電極 ４１０ 層間絶縁膜 ５０１ ＴＤＤＢ試験装置 ５０２ ＭＯＳキャパシタ試験装置 ５０３ スイッチング素子 ５０４ 電流測定器 ５０５ 定電圧源
配線のコンタクト領域 １０４， ＭＯＳキャパシタの基板電極と配線の
コンタクト領域 １０５，１１５ アルミニウム配線 １０６，２０４ ＭＯＳキャパシタの端子 １０７，２０５ ＭＯＳキャパシタの端子 １０８，２０６ 半導体基板 １０９，２０７ ウェル領域 １１０，２０９ ＬＯＣＯＳ １１１，２０８ ＭＯＳキャパシタのポリシリコン電極
と接続されるシリコン基板の不純物拡散層領域 １１２，２１０ ＭＯＳキャパシタの誘電膜 １１３，２１１ ＭＯＳキャパシタのポリシコン電極 １１４ 層間絶縁膜 ３０１ ＴＤＤＢ試験装置 ３０２ ＭＯＳキャパシタ試験装置 ３０３ 定電流源 ３０４ 電圧測定器 ４０１ ＭＯＳキャパシタのポリシコン電極 ４０２ ＭＯＳキャパシタの誘電膜形成領域 ４０３ ＭＯＳキャパシタのポリシコン電極の
パッド領域 ４０４ ＭＯＳキャパシタの端子 ４０５ 半導体基板 ４０６ ウェル領域 ４０７ ＬＯＣＯＳ ４０８ ＭＯＳキャパシタの誘電膜 ４０９ ＭＯＳキャパシタのポリシコン電極 ４１０ 層間絶縁膜 ５０１ ＴＤＤＢ試験装置 ５０２ ＭＯＳキャパシタ試験装置 ５０３ スイッチング素子 ５０４ 電流測定器 ５０５ 定電圧源
Claims (3)
- 【請求項１】半導体基板上に形成された複数のＭＯＳキ
ャパシタを直列に接続したことを特徴とする半導体装
置。 - 【請求項２】複数のＭＯＳキャパシタに同時に、電流を
流し、ＭＯＳキャパシタ間の電圧値を観測することを特
徴とするＴＤＤＢ試験方法。 - 【請求項３】複数のＭＯＳキャパシタ間の電圧値を観測
するＴＤＤＢ試験装置において、破壊判定電圧値を接続
したＭＯＳキャパシタの数だけ設けることを特徴とする
ＴＤＤＢ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220093A JPH06295944A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置とそれを用いたｔｄｄｂ試験方法およびｔｄｄｂ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220093A JPH06295944A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置とそれを用いたｔｄｄｂ試験方法およびｔｄｄｂ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295944A true JPH06295944A (ja) | 1994-10-21 |
Family
ID=13767790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8220093A Pending JPH06295944A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置とそれを用いたｔｄｄｂ試験方法およびｔｄｄｂ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103941171A (zh) * | 2013-01-22 | 2014-07-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体测试结构及测试方法 |
-
1993
- 1993-04-08 JP JP8220093A patent/JPH06295944A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103941171A (zh) * | 2013-01-22 | 2014-07-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体测试结构及测试方法 |
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