KR930005509B1 - Mos형 집적회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 MOS형 집적회로의 요부단면도.
제2도는 고내압출력회로를 종래예와 본 발명에 있어 비교한 도면.
제3도는 본 발명의 MOS형 집적회로용 제조공정의 공정별 단면도.
제4도는 종래의 MOS형 집적회로의 요부단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1,50 : 반도체기판 2,5 : 산화막
3,52 : 매립영역 4,51 : N성장층
6,7,10 : 포토레지스트층 8,54 : 디프(deep)N층
9,53 : 분리층 11,16,56,62 : P영역
12 : 선택산화물층 13 : 게이트산화막
14,15 : 다결정규소 17,59 : N영역
18,19,20,21,55,57,61 : N영역 22,23,24,58,60,63 : P영역
25 : 산화규소층 26 : 전극
[산업상의 이용분야]
본 발명은 고내압집적회로의 출력회로용 소자로 사용되는 MOS형 집적회로에 관한 것이다.
[종래의 기술 및 문제점]
종래, 고내압집적회로용 출력회로는 고내압P채널(이하, 채널을 Ch로 기재한다) MOSFET로 이루어진 레벨쉬프터 및 고내압 Nch D-MOSFET를 실리콘반도체기판에 형성한 별개의 섬영역에 모놀리식으로 형성하는 것이 일반적이다. 그 주요부의 구조를 제4도의 단면도를 이용해서 설명한다. 즉, B를 5×1014/㎤정도 보유하는 P실리콘반도체기판(50)의 표면에 산화물(도시하지 않음)을 피복한 후 소정위치를 포토리소그래피법으로 개구하고 Sb를 도입한다. 이어서 P를 1×1018/㎤정도 함유하는 에피택셜성장층(51)을 퇴적해서 Sb를 1018/㎤정도 함유하는 매립영역(52)을 완성한다. 상기 N-에피택셜성장층(51)에는 섬영역을 설치하기 위해 표면농도가 1×1019/㎤정도인 P형 분리영역(53)을 설치하고, 매립영역(52)의 양단에는 표면농도가 1×1018/㎤정도인 디프 N영역(54)을 형성한다. 그런데, 한쪽의 매립영역(52)에 형성하는 디프 N영역(54)의 표면부근에는 전극과의 오믹접촉을 확보하기 위한 As의 표면농도가 1×1020/㎤정도인 N영역(55)을 확보한다. 디프 N영역(54) 및 매립영역(52)에 의해 형성된 섬영역의 한쪽에는 N 및 P형 불순물영역을 형성한다.
즉 한쪽의 N-에피택셜성장층(51)에는 B를 표면농도로 1×1017/㎤함유하는 P-도전형 영역(56)을 설치하고 그 내부에 As를 표면농도로 약 1×1020/㎤도입한 N+영역(57)을 형성하며, 그 중간에는 표면농도로 약 1×1020/㎤ B를 도입한 P+영역(58)을 연속적으로 형성한다. 다른쪽의 N-에피택셜성장층(51)에도 소자를 형성한다. 하나의 디프 N영역(54)에 접촉한 상태에서 P가 1×1017/㎤정도 함유된 N-영역(59)을 설치하고, 그 내부에는 P+영역(60)과 N+영역(61)을 연속적으로 형성한다. 양자의 표면농도는 전자가 1×1020/㎤의 B를, 후자도 1×1020/㎤의 As를 도입해서 얻는다. 더욱이 이 N-영역(59)에 접촉되면서 Xj가 큰 P-영역(62)을 5×1016/㎤정도의 B를 도입해서 형성하고, 그 내부에는 B의 표면농도가 약 1×1020/㎤인 P+영역(63)을 형성한다.
이와같이 각종의 불순물영역이 형성됨에 따라 얻어진 PN접합단부는 N-에피택셜성장층(51)의 표면으로 노출되는데 이는 절연물층(64)에 의해 보호된다. 이 절연물층(64)은 이른바 선택산화물층과 열산화막으로 형성되지만 도면에서는 편의상 1층으로 나타내었다. 또, 이 절연물층(64)에는 다결정규소층(65)을 매설하고, 나아가 여기에 대응되는 절연물층(64)을 제거해서 얻어진 창을 매개로 Al 또는 Al합금으로 이루어진 게이트전극(66)을 형성하며, 이후 소오스, 드레인전극(67, 68)을 같은 공정으로 형성한다. 더욱이 절연물층(64)의 일부에 다결정규소로 이루어진 저항(69)을 설치하여 소오스, 드레인전극(67, 68)간을 접속하는 구조가 MOS형 집적회로에 채용되고 있다.
이와같이, 종래의 MOS형 집적회로는 Pch MOSFET와 Nch MOSFET를 별개의 섬에 나누어 형성하는 구조로 되어 있는바, 이 경우 P기판과 각 소자간에 생기는 기생용량은 소자면적에 비례하므로 2개분이 발생된다. 이 기생용량이 증가되면 회로동작시에 이 기생용량으로도 여분의 전류가 충방전되어 회로전체의 소비전력이 증대됨은 물론 충방전에 걸리는 시간이 커지기 때문에 회로동작속도도 지연된다고 하는 문제점이 있었다.
[발명의 목적]
본 발명은 상기 문제점을 해결하기 위해 발명된 것으로, 특히 MOS형 집적회로인 고내압출력회로의 소비전력을 억제하고, 동작속도의 향상을 도모함에 그 목적이 있다.
[발명의 구상]
상기 목적을 달성하기 위한 본 발명의 MOS형 집적회로는 제1도전형의 반도체기판(1)과, 여기에 접해서 형성된 제2도전형의 반도체층(4), 양자의 경계부분에 형성되는 고농도의 제2도전형의 매립영역(3), 매립영역(3)과 접하면서 동시에 제2도전형의 반도체표면에 닿은 고농도의 제2도전형의 환상추출영역(8), 제2도전형의 제1영역(17), 그 내부에 상호간에 연속적으로 형성된 고농도의 제1도전형의 제1영역(24) 및 제2도전형의 제1영역(21), 저농도의 제2도전형의 제1영역(17)에 접속되게 형성되는 저농도의 제1도전형의 제1영역(11), 그 내부에 형성되는 고농도의 제1도전형의 제2영역(23), 환상추출영역(8)으로 둘러싸인 제2도전형의 반도체층(4)의 표면부분으로부터 내부에 걸쳐서 형성되는 저농도의 제1도전형의 제2영역(16), 그 내부에 상호간에 연속적으로 형성되는 고농도의 제2도전형의 제2영역(19), 제1도전형의 제2영역(22) 및 제2도전형의 제3영역(20), 접속된 도전형이 다른 각 영역에 의해 형성되는 절연물층(25), 고농도의 제1도전형의 제2영역(22) 및 제2도전형의 제2영역(19)을 둘러싸는 저농도의 제1도전형의 제2영역(16)에 대응되는 절연물층(25)에 매립된 제1다결정규소층(14), 저농도의 제2도전형의 제1영역(17)에 대응되는 절연물층(25)에 매립된 제2결정규소층(15), 상기 고농도의 제1도전형의 제1영역(24) 및 제2도전형의 제1영역(21)에 전기적으로 접속된 절연물층의 표면부분으로 도출되는 드레인전극(D), 상기 고농도의 제1도전형의 제2영역(22) 및 제2도전형의 제2영역(19)에 전기적으로 접속된 절연물층의 표면부분으로 도출되는 소오스전극(S), 제1 및 제2다결정규소층(14, 15)에 전기적으로 접속되고 절연물층의 표면부분으로 도출되는 제1및 제2게이트전극(G1, G2)을 구비하여 구성된다.
[작용]
상기와 같이 구성된 본 발명에서는 1개의 섬안에 Nch형 2중확산 MOSFET의 소오스ㆍ게이트 및 Pch형 이중확산 MOSFET의 드레인ㆍ게이트를 형성하고, 각 섬영역에 형성하는 N에피택셜층을 양쪽의 MOSFET의 소오스ㆍ드레인이 공용함과 더불어 제1도전형, 즉 Pch형 2중확산 MOSFET의 드레인전극과 제2도전형, 즉 Nch형 2중확산 MOSFET의 게이트전극을 접속하는 구조를 채택함에 따라 동작속도의 향상ㆍ소비전력의 개선이 이루어진다.
[실시예]
본 발명에 따른 1실시예를 제1도 내지 제3도를 참조해서 설명한다. 즉, 제1도에 요부단면도를 나타내는 한편, 이 구조를 얻는데 필요한 공정마다의 단면도를 명확히 나타낸 제3a도 내지 제3m도를 참조해서 설명한다.
B를 5×1014/㎤함유한 P형 실리콘반도체기판(1)에 1100℃정도의 습식산화로 1μm의 산화막(2)을 퇴적한 후 [제3a도 참조], 소정의 위치를 포토엣칭법으로 제거해서 창을 형성하고[제3b도 참조], 노출된 P형 실리콘 반도체기판(1)내에 Sb를 1018/㎤정도 도입ㆍ확산시켜 매립영역(3)의 기반을 제3도(c)와 같이 형성한다. 다음으로, 제3d도에 나타낸 바와 같이 에피택셜성장법으로 P가 약 1×1015/㎝정도 함유된 제2도전형의 반도체층, 즉 N-성장층(4)을 두께 1.5μm로 퇴적하고, 또 약 1000℃의 습식산화로 0.1μm의 산화막(5)을 후술한 이온주입공정시의 마스크용으로 형성한다. 그 결과, P형 실리콘반도체기판(1)과 N-성장층(4)의 경계에 상기한 표면농도를 갖고 두께가 3μm정도인 매립영역(3)이 형성된다.
여기서, 산화막(5)에는 매립영역(3)의 추출용으로 기능하는 디프확산층의 위치에 창을 형성하는 포토레지스트패턴(6)을 퇴적하고 나서 P를 이온주입법으로 N-성장층(4)내에 도입한다[제3e도 참조]. 나아가 이 포토레지스트패턴(6)을 제거하고 나서 분리확산영역용의 창을 형성할 포토레지스트패턴(7)을 다시 퇴적한 후, 제3f도에 나타낸 바와 같이 B를 이온주입하고[제3f도참조], 이 포토레지스트패턴(7)을 제거하며 1200℃의 질소 분위기중에 1시간동안 유지시키는 확산공정으로 제3f도에 나타낸 바와 같이 P형 실리콘반도체기판(1)과 N-성장층(4)의 경계 및 매립영역(3)에 이온주입층을 도달시켜 확산추출영역, 즉 디프 N층(8)과 분리영역(9)을 형성한다. 이들의 표면농도는 디프 N층(8)이 약 1×1019/㎤, 후자가 1×1018/㎤정도이다.
제3g도에 나타낸 바와 같이, Pch MOSFET의 드레인고저항영역용 개구를 설치한 새로운 포토레지스트패턴(10)을 설치하고 B를 이온주입하며, 통상의 방법으로 포토레지스트패턴(10)을 제거하고 나서 1200℃로 유지시키는 질소분위중에서 1시간동안 유지하는 확산공정을 행한다. 그에 따라 제3h도에 나타낸 바와 같이 표면 농도가 5×1016/㎤인 저농도의 제2도전형의 제1영역, 즉 드레인고저항영역(11)을 두께 4μm로 형성한 후, 산화막(5)을 박리시키고 이른바 선택산화막(12)을 통상의 방법으로 약 10,000Å 성장시켜 제3h도의 단면도를 얻는다.
이 선택산화막(12)에 새로운 포토레지스트패턴을 피복한 후 소정의 장소를 등방성 또는 이방성식각공정으로 제거해서 N-성장층(4)을 노출시키고[제3i도 참조], 1000℃의 습식산화를 행하여 노출된 N-성장층(4)에 두께 0.1μm의 게이트산화막(13)을 다시 한번 형성한다. 여기서 표면에는 0.5μm두께의 제1 및 제2다결정규소층(14, 15)을 CVD(Chemical Vapour Deposition)법으로 퇴적한 후 패터닝한다.
이 다결정규소층(14)은 제3j도에 나타낸 바와 같이 저농도의 제1도전형의 제2영역, 즉 후술할 P도전형 영역(16)의 형성예정위치에 대응해서 설치되도록 엣칭공정으로 패터닝되고, B를 1020/㎤정도 함유하는 이른바 도프드(Doped) 다결정규소층이다. 따라서, 게이트산화막(13)에 접촉되는 길이는 N-성장층(4)에 B를 도입ㆍ확산시켜 두께 1.5μm로 형성된 P도전형 영역(16)의 지름에 상당한다. 여기에 대해서 다른쪽의 다결정규소층(15)은 N도전형 영역의 형성예정위치에 대응되게 설치되도록 포토엣칭공정으로 패터닝되고, P를 1020/㎤정도 함유하는 이른바 도프드 다결정규소층이다. 따라서, 게이트산화막(13)에 접촉되는 길이는 N-성장층(4)에 B를 도입확산해서 백게이트로서 기능함과 동시에 드레인고저항영역(11)보다 Xj가 적고 나아가 접촉되면서 두께 1.5μm로 형성된 N-영역(17)의 지름에 상당한다. 또, 도프드 다결정규소층(14)이 그 안쪽에 N+형 영역등을 형성하기 위해 환상으로 형성되어 있는 것은 제3j도에 나타낸 그대로이다. 이 다결정규소층(14)으로부터의 함유불순물 B의 도입은 제3j도에 나타낸 A부분만이 개구된 포토레지스트패턴의 피복후 행하고, 다결정규소층(15)로부터의 P의 도입은 B부분만이 개구된 포토레지스트패턴의 피복후 실시하며, 이러한 불순물의 도입후 1000℃로 유지되는 질소분위기에서 확산을 행한다[제3k도 참조].
다음으로, 이 포토레지스트패턴을 제거하고, 제3l도에 나타낸 바와 같이 두께가 0.5μm인 제2도전형, 즉 N+영역(18), 제2영역(19), 제3영역(20) 및 제2영역(21)의 형성예정위치인 B부분[제3j도 참조]을 개구한 새로운 포토레지스트패턴을 피복하고 As를 이온주입법으로 도입한 후 1000℃로 유지되는 질소분위기중에서 30분간 슬럼핑(Slumping)공정을 행한다.
또, 두께가 0.5μm인 제1도전형, 즉 P+영역의 제3영역(22), 제2영역(23), 제1영역(24)은 상기 포토레지스트패턴을 제거하고 나서 이 각 영역에 대응되는 창이 설치된 새로운 포토레지스트패턴을 피복하고 B를 이온주입법으로 도입하여 형성하며, 1000℃로 유지되는 질소분위기중에서 30분간 슬럼핑해서 제3l도의 단면구조를 얻는다.
또, 제3m도에 나타낸 바와 같이 산화규소, 예컨대 이산화규소층(25)을 CVD법으로 두께 1μm정도로 퇴적한 후 포토엣칭법으로 접속구멍을 형성하고 이어 약 2μm의 Al 또는 Al합금(Al-Si, Al-Si-Cu)을 증착법 또는 스피터링법으로 퇴적한 후, 포토엣칭법으로 패터닝해서 전극(26)을 형성하면, 제1도의 완성도가 얻어진다. 물론 신터(sinter)처리로서 450℃로 유지되는 질소분위기에서 30분간 가열을 행한다. 도시하지는 않았지만, 최종공정으로 PSG(Phosphor ; Silicate Glass), 질화규소등의 단독 또는 복수층으로 이루어진 보호층을 피복해서 MOS형 집적회로를 완성한다. 이러한 MOS형 집적회로에는 설명이 생략되어 있는 그 밖의 섬영역에 전자회로에 필요한 다른 반도체소자가 형성되어 있음은 물론이다.
이러한 구조의 MOS형 집적회로는 제2도에 나타낸 바와 같이 종래의 필요하였던 저항(26)이 생략됨과 더불어 레벨쉬프터 고내압 Pch MOSFET와 고내압 Nch MOSFET를 동일섬영역에 형성한 것이다.
[발명의 효과]
이상에서 설명한 바와 같이, 본 발명에 따른 MOS형 집적회로에서는 소자의 PN접합면적이 단순계산으로 2/3이하로 되기 때문에 회로전체의 소비전력이 약 1할정도 개선된다. 또, 배선층의 축소에 따라 소자의 동작속도가 30%정도 향상된다. 또, 본 발명에 따른 MOS형 집적회로의 전체길이도 종래의 200μm에 비해 절반인 100μm로 축소된다.
Claims (1)
- 제1도전형의 반도체기판(1)과, 여기에 접해서 형성된 제2도전형의 반도체층(4), 양자의 경계부분에 형성되는 고농도의 제2도전형의 매립영역(3), 이 매립영역(3)과 접하면서 동시에 제2도전형의 반도체표면에 닿은 고농도의 제2도전형의 환상추출영역(8), 제2도전형의 환상추출영역(8)에 접속해서 형성되는 저농도의 제2도전형의 제1영역(17), 그 내부에 상호간에 연속적으로 형성되는 고농도의 제1도전형의 제1영역(24) 및 제2도전형의 제1영역(21), 저농도의 제2도전형의 제1영역(17)에 접속되게 형성되는 저농도의 제1도전형의 제1영역(11), 그 내부에 형성되는 고농도의 제1도전형의 제2영역(23), 환상추출영역(8)으로 둘러싸인 제2도전형의 반도체층(4)의 표면부분으로부터 내부에 걸쳐서 형성되는 저농도의 제1도전형의 제2영역(16), 그 내부에 상호간에 연속적으로 형성되는 고농도의 제2도전형의 제2영역(19), 제1도전형의 제2영역(22) 및 제2도전형의 제3영역(20), 접속된 도전형이 다른 각 영역에 의해 형성되고 제2도전형의 반도체층(4)의 표면에 노출된 접합단부를 덮으면서 형성되는 절연물층(25), 고농도의 제1도전형의 제2영역(22) 및 제2도전형의 제2영역(19)을 둘러싸는 저농도의 제1도전형의 제2영역(16)에 대응되는 절연물층(25)에 매립된 제1다결정규소층(14), 저농도의 제2도전형의 제1영역(17)에 대응되는 절연물층(25)에 매립된 제2다결정규소층(15), 상기 고농도의 제1도전형의 제1영역(24) 및 제2도전형의 제1영역(21)에 전기적으로 접속된 절연물층의 표면부분으로 도출되는 드레인전극(D), 상기 고농도의 제1도전형의 제2영역(22) 및 제2도전형의 제2영역(19)에 전기적으로 접속된 절연물층의 표면부분으로 도출되는 소오스전극(S), 제1 및 제2다결정규소층(14, 15)에 전기적으로 접속되고 절연물층의 표면부분으로 도출되는 제1및 제2게이트전극(G1, G2)을 구비하여 구성된 것을 특징으로 하는 MOS형 집적회로.
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