JPH0783092B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0783092B2 JPH0783092B2 JP62158061A JP15806187A JPH0783092B2 JP H0783092 B2 JPH0783092 B2 JP H0783092B2 JP 62158061 A JP62158061 A JP 62158061A JP 15806187 A JP15806187 A JP 15806187A JP H0783092 B2 JPH0783092 B2 JP H0783092B2
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- Japan
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- semiconductor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にＰ型半導体基板の上に
形成されたｎ型エピタキシャル層の表面に、低耐圧Ｐチ
ャンネルトランジスタと低耐圧ｎチャンネルトランジス
タとを設けた半導体装置に関する。
形成されたｎ型エピタキシャル層の表面に、低耐圧Ｐチ
ャンネルトランジスタと低耐圧ｎチャンネルトランジス
タとを設けた半導体装置に関する。
従来この種の集積回路は例えば第３図に示す様にＰ型半
導体基板１の表面に選択的に濃いｎ型層２を形成し、そ
の上にｎ型エピタキシャル層３を形成し更にその後に、
ｎ型エピタキシャル層３の表面に、低耐圧ｎチャンネル
トランジスタ４と低耐圧Ｐチャンネルトランジスタ５を
形成していた。そして、濃いｎ型層2aは、その上に形成
されたｎ型エピタキシャル層３を介して低耐圧素子用の
電源回路の高電位電源配線15aに接続されていた。
導体基板１の表面に選択的に濃いｎ型層２を形成し、そ
の上にｎ型エピタキシャル層３を形成し更にその後に、
ｎ型エピタキシャル層３の表面に、低耐圧ｎチャンネル
トランジスタ４と低耐圧Ｐチャンネルトランジスタ５を
形成していた。そして、濃いｎ型層2aは、その上に形成
されたｎ型エピタキシャル層３を介して低耐圧素子用の
電源回路の高電位電源配線15aに接続されていた。
しかるに、上述した従来の集積回路においては、入力端
子，出力端子，及び電源端子に外部より加えられるノイ
ズ等により、寄生バイポーラトランジスタが励起され、
いわゆるラッチアップ現象を起こし、誤動作となった
り、更には、破壊に至ってしまう事があり信頼性を著し
く損う事がある。
子，出力端子，及び電源端子に外部より加えられるノイ
ズ等により、寄生バイポーラトランジスタが励起され、
いわゆるラッチアップ現象を起こし、誤動作となった
り、更には、破壊に至ってしまう事があり信頼性を著し
く損う事がある。
本発明の半導体装置は、一導電型の半導体基板と、前記
半導体基板上に形成された第二導電型の半導体層と、前
記半導体層を低耐圧素子領域と高耐圧素子領域とに電気
的に分離するよう前記半導体層表面から前記半導体基板
に達して形成された前記一導電型の素子分離領域と、前
記高耐圧素子領域に形成された高耐圧型の電界効果トラ
ンジスタと、前記低圧素子領域中の前記半導体基板と前
記半導体層との境界に形成された高濃度の前記第二導電
型の第１の半導体領域と、前記第１の半導体領域上部の
前記半導体層に形成された前記一導電型の第１の電界効
果トランジスタおよび前記低耐圧素子領域内の前記半導
体層に形成された一導電型のウエル領域内に形成された
前記第二導電型の第２の電界効果トランジスタと、前記
半導体層の表面に形成され固定電位が供給される固定電
位供給領域と、前記固定電位供給領域と前記第１の半導
体領域とを電気的に接続するように形成された前記一導
電型の第２の半導体領域とを有することを特徴とする。
半導体基板上に形成された第二導電型の半導体層と、前
記半導体層を低耐圧素子領域と高耐圧素子領域とに電気
的に分離するよう前記半導体層表面から前記半導体基板
に達して形成された前記一導電型の素子分離領域と、前
記高耐圧素子領域に形成された高耐圧型の電界効果トラ
ンジスタと、前記低圧素子領域中の前記半導体基板と前
記半導体層との境界に形成された高濃度の前記第二導電
型の第１の半導体領域と、前記第１の半導体領域上部の
前記半導体層に形成された前記一導電型の第１の電界効
果トランジスタおよび前記低耐圧素子領域内の前記半導
体層に形成された一導電型のウエル領域内に形成された
前記第二導電型の第２の電界効果トランジスタと、前記
半導体層の表面に形成され固定電位が供給される固定電
位供給領域と、前記固定電位供給領域と前記第１の半導
体領域とを電気的に接続するように形成された前記一導
電型の第２の半導体領域とを有することを特徴とする。
次に、本発明について、図面を参照して説明する。
第１図は本発明の一実施例を示した縦断面模式図であ
る。
る。
本発明の基礎になっているＰ型半導体基板１と、その上
に形成されたｎ型エピタキシャル層３の組合わせは、Ｎ
−Ｐ−Ｎトランジスタ,P−Ｎ−Ｐトランジスタ,MOSトラ
ンジスタ等の高耐圧半導体素子と、論理回路等を構成す
る低耐圧Ｐチャネルトランジスタ，低耐圧ｎチャンネル
トランジスタ等を同一半導体基板上に設けなくてはなら
ない、高耐圧集積回路の半導体基板として広く使用され
ている。第１図〜第３図では高耐圧素子の１例として、
縦形２重拡散MOSNチャンネルトランジスタを示してい
る。
に形成されたｎ型エピタキシャル層３の組合わせは、Ｎ
−Ｐ−Ｎトランジスタ,P−Ｎ−Ｐトランジスタ,MOSトラ
ンジスタ等の高耐圧半導体素子と、論理回路等を構成す
る低耐圧Ｐチャネルトランジスタ，低耐圧ｎチャンネル
トランジスタ等を同一半導体基板上に設けなくてはなら
ない、高耐圧集積回路の半導体基板として広く使用され
ている。第１図〜第３図では高耐圧素子の１例として、
縦形２重拡散MOSNチャンネルトランジスタを示してい
る。
高耐圧素子間及び高耐圧素子領域と低耐圧素子領域とを
分離するためにＰ型拡散領域９が設けられている。ｎ型
エピタキシャル層３の表面には厚いSi酸化膜６が設けら
れ、その上にはガラス層等の絶縁膜が設けられている。
また低圧Ｐチャンネルトランジスタ５はゲート10a,ゲー
ト酸化膜11a,ソースとなる濃いＰ型領域12b,ドレインと
なる濃いＰ型領域12aより構成される。またソース12bは
低圧電源の高電位電源配線15aに接続されており、また
濃いｎ型拡散層13aも低電圧源の高電位電源配線15aに接
続されていて、この近傍のｎ型エピタキシャル層３の電
位を固定する役割を負っている。
分離するためにＰ型拡散領域９が設けられている。ｎ型
エピタキシャル層３の表面には厚いSi酸化膜６が設けら
れ、その上にはガラス層等の絶縁膜が設けられている。
また低圧Ｐチャンネルトランジスタ５はゲート10a,ゲー
ト酸化膜11a,ソースとなる濃いＰ型領域12b,ドレインと
なる濃いＰ型領域12aより構成される。またソース12bは
低圧電源の高電位電源配線15aに接続されており、また
濃いｎ型拡散層13aも低電圧源の高電位電源配線15aに接
続されていて、この近傍のｎ型エピタキシャル層３の電
位を固定する役割を負っている。
低圧ｎチャンネルトランジスタ４はｎ型エピタキシャル
層３中に設けられたＰ型領域17（Ｐウエルと称してい
る。）中に設けられ、ゲート10b,ゲート酸化膜11b,ソー
スとなる濃いｎ型領域13c,ドレインとなる濃いｎ型領域
13bより構成される。また濃いＰ型領域12cがソース13b
に隣接して設けられソース13bとともに、低電圧源の低
電位電源配線16aに接続されＰウエル７の電位を固定す
る役割を負っている。
層３中に設けられたＰ型領域17（Ｐウエルと称してい
る。）中に設けられ、ゲート10b,ゲート酸化膜11b,ソー
スとなる濃いｎ型領域13c,ドレインとなる濃いｎ型領域
13bより構成される。また濃いＰ型領域12cがソース13b
に隣接して設けられソース13bとともに、低電圧源の低
電位電源配線16aに接続されＰウエル７の電位を固定す
る役割を負っている。
高濃度ｎ型領域2aは、主として、ドレインとなる濃いＰ
型領域12a−ｎ型エピタキシャル層３−Ｐ型半導体基板
1,ソースとなる濃いＰ型領域12b−ｎ型エピタキシャル
層３−ｎ型半導体基板1,濃いＰ型領域12c,P型領域17−
ｎ型エピタキシャル層３−ｎ型半導体基板１といった組
合わせで存在する寄生Ｐ−Ｎ−Ｐトランジスタの動作を
抑制するために設けられている。
型領域12a−ｎ型エピタキシャル層３−Ｐ型半導体基板
1,ソースとなる濃いＰ型領域12b−ｎ型エピタキシャル
層３−ｎ型半導体基板1,濃いＰ型領域12c,P型領域17−
ｎ型エピタキシャル層３−ｎ型半導体基板１といった組
合わせで存在する寄生Ｐ−Ｎ−Ｐトランジスタの動作を
抑制するために設けられている。
高耐圧半導体素子の１例として示した縦形２重拡散MOSN
チャンネルトランジスタはゲート10c,ゲート酸化膜11c,
ソースとなる濃いｎ型領域13d,13e,チャンネルを作るた
めのＰ型領域18,ドレインの主電流通路となる濃いｎ型
領域2b,20d,13fから構成される。16bは、低電位電源配
線,14cはドレイン配線、また12dはＰ型領域18の電位を
低電位電源配線の電位に固定するための濃いＰ型領域で
ある。
チャンネルトランジスタはゲート10c,ゲート酸化膜11c,
ソースとなる濃いｎ型領域13d,13e,チャンネルを作るた
めのＰ型領域18,ドレインの主電流通路となる濃いｎ型
領域2b,20d,13fから構成される。16bは、低電位電源配
線,14cはドレイン配線、また12dはＰ型領域18の電位を
低電位電源配線の電位に固定するための濃いＰ型領域で
ある。
濃いｎ型領域20a,20bにより濃いｎ型層2aを低電圧源の
高電位電源配線15bに濃いｎ型領域13gを介して接続して
いる。
高電位電源配線15bに濃いｎ型領域13gを介して接続して
いる。
従来よりある技術を示した第３図のような構造では濃い
ｎ型層2aと高電位電源配線15aの間にｎ型エピタキシャ
ル層３が介在することになるが、高耐圧集積回路では高
圧素子部の降伏電圧を高くするためエピタキシャル層３
の比抵抗を比較的大きくする。従って濃いｎ型層2aと高
電位電源配線15aとの間に電流が流れた時に、濃いｎ型
層2aの電位が降下し、従ってｎ型エピタキシャル層３の
電位は、電流の流れる部分で変動しやすくなる。
ｎ型層2aと高電位電源配線15aの間にｎ型エピタキシャ
ル層３が介在することになるが、高耐圧集積回路では高
圧素子部の降伏電圧を高くするためエピタキシャル層３
の比抵抗を比較的大きくする。従って濃いｎ型層2aと高
電位電源配線15aとの間に電流が流れた時に、濃いｎ型
層2aの電位が降下し、従ってｎ型エピタキシャル層３の
電位は、電流の流れる部分で変動しやすくなる。
ラッチアップ現象は、エミッタが高電位電源に接続され
た寄生Ｐ−Ｎ−Ｐトランジスタとエミッタが低電位電源
に接続された寄生ｎ−ｐ−ｎトランジスタが組合わさっ
て構成する寄生サイリスタがオンする現象であるがこれ
を阻止するには、注入されたキャリアを効率良く吸収す
ることと、ｎ型エピタキシャル層の電位をしっかり固定
することが重要である。しかし第３図に示した従来技術
の構造では、前述した通り、電流が流れた時に電位が降
下しやすく、ラッチアップしやすいと言える。
た寄生Ｐ−Ｎ−Ｐトランジスタとエミッタが低電位電源
に接続された寄生ｎ−ｐ−ｎトランジスタが組合わさっ
て構成する寄生サイリスタがオンする現象であるがこれ
を阻止するには、注入されたキャリアを効率良く吸収す
ることと、ｎ型エピタキシャル層の電位をしっかり固定
することが重要である。しかし第３図に示した従来技術
の構造では、前述した通り、電流が流れた時に電位が降
下しやすく、ラッチアップしやすいと言える。
しかるに本発明によれば高電位電源配線15bと濃いｎ型
領域2aが濃いｎ型領域20aで接続されているため、電流
が流れても電圧降下は小さい。従ってその上にあるｎ型
エピタキシャル層３の電位も変動しにくく、ラッチアッ
プしにくいと言える。なお第１図に示したように、本発
明による濃いｎ型領域20a,20bを低圧素子領域の外周部
を囲むように一体に又は分離された複数の領域として設
けても良い。又、入力ラッチアップ，出力ラッチアップ
の励起のトリガーとなるキャリアーの注入が起こる領域
又はその周辺にのみ配置しても十分な効果が期待でき
る。
領域2aが濃いｎ型領域20aで接続されているため、電流
が流れても電圧降下は小さい。従ってその上にあるｎ型
エピタキシャル層３の電位も変動しにくく、ラッチアッ
プしにくいと言える。なお第１図に示したように、本発
明による濃いｎ型領域20a,20bを低圧素子領域の外周部
を囲むように一体に又は分離された複数の領域として設
けても良い。又、入力ラッチアップ，出力ラッチアップ
の励起のトリガーとなるキャリアーの注入が起こる領域
又はその周辺にのみ配置しても十分な効果が期待でき
る。
第２図は、本発明の他の実施例を示した縦断面図模式図
である。この実施例では、特に、低圧Ｐチャンネルトラ
ンジスタ５と低圧ｎチャンネルトランジスタ４の間にも
濃いｎ型領域20cを設けてある事である。このため前述
した一実施例で説明した効果に加えて注入された正孔が
反対導伝型トランジスタ領域に達する前にこの濃いｎ型
領域20cで、高い割合で再結合されて減少し一層ラッチ
アップしにくくなる。
である。この実施例では、特に、低圧Ｐチャンネルトラ
ンジスタ５と低圧ｎチャンネルトランジスタ４の間にも
濃いｎ型領域20cを設けてある事である。このため前述
した一実施例で説明した効果に加えて注入された正孔が
反対導伝型トランジスタ領域に達する前にこの濃いｎ型
領域20cで、高い割合で再結合されて減少し一層ラッチ
アップしにくくなる。
以上説明したように本発明は、Ｐ型半導体基板とその上
のｎ型エピタキシャル層との境界の濃いｎ型層と低電圧
源の高電位電源配線とを別の濃いｎ型領域で接続するこ
とによりラッチアップ耐量を向上できる効果がある。
のｎ型エピタキシャル層との境界の濃いｎ型層と低電圧
源の高電位電源配線とを別の濃いｎ型領域で接続するこ
とによりラッチアップ耐量を向上できる効果がある。
また本発明の実施例に示した縦型２重拡散MOSNチャンネ
ルトランジスタの如く、高耐圧半導体素子として縦形構
造の素子を使用している場合は、その素子の濃いｎ型領
域（本図では20d）を作る工程で本図の20a,20b,20cの同
時に作る事ができ経済的である。又本明細書では濃いｎ
型層2aと濃いｎ型領域20a,20b,20cは接続しているもの
として説明したがこれは接続されていなくてもそれなり
の効果を有している。
ルトランジスタの如く、高耐圧半導体素子として縦形構
造の素子を使用している場合は、その素子の濃いｎ型領
域（本図では20d）を作る工程で本図の20a,20b,20cの同
時に作る事ができ経済的である。又本明細書では濃いｎ
型層2aと濃いｎ型領域20a,20b,20cは接続しているもの
として説明したがこれは接続されていなくてもそれなり
の効果を有している。
第１図は本発明の一実施例の縦断面模式図、第２図は本
発明の他の実施例の縦断面模式図、第３図は従来技術に
よる半導体装置の縦断面模式図である。 １……Ｐ型半導体基板、2a,2b……不純物濃度の濃いｎ
型層、３……ｎ型エピタキシャル層、４……低圧ｎチャ
ンネルトランジスタ、５……低圧ｐチャンネルトランジ
スタ、６……２酸化シリコン膜、８……絶縁膜、９……
Ｐ型領域、10a,10b,10c……MOSトランジスタのゲート、
11a,11b,11c……MOSトランジスタのゲート酸化膜、12a,
12b,12c,12d……濃いＰ型領域、13a,13b,13c,13d,13e,1
3f,13g,13h……濃いｎ型領域、14a,14b,14c……ドレイ
ン配線、15a,15b,15c,15d……低電圧源高電位電源配
線、16a,16b……低電圧源低電位電源配線、17……Ｐ型
領域（Ｐウエル）、18……Ｐ型領域、20a,20b,20c,20d
……濃いｎ型領域。
発明の他の実施例の縦断面模式図、第３図は従来技術に
よる半導体装置の縦断面模式図である。 １……Ｐ型半導体基板、2a,2b……不純物濃度の濃いｎ
型層、３……ｎ型エピタキシャル層、４……低圧ｎチャ
ンネルトランジスタ、５……低圧ｐチャンネルトランジ
スタ、６……２酸化シリコン膜、８……絶縁膜、９……
Ｐ型領域、10a,10b,10c……MOSトランジスタのゲート、
11a,11b,11c……MOSトランジスタのゲート酸化膜、12a,
12b,12c,12d……濃いＰ型領域、13a,13b,13c,13d,13e,1
3f,13g,13h……濃いｎ型領域、14a,14b,14c……ドレイ
ン配線、15a,15b,15c,15d……低電圧源高電位電源配
線、16a,16b……低電圧源低電位電源配線、17……Ｐ型
領域（Ｐウエル）、18……Ｐ型領域、20a,20b,20c,20d
……濃いｎ型領域。
Claims (1)
- 【請求項１】一導電型の半導体基板と、前記半導体基板
上に形成された第二導電型の半導体層と、前記半導体層
を低耐圧素子領域と高耐圧素子領域とに電気的に分離す
るよう前記半導体層表面から前記半導体基板に達して形
成された前記一導電型の素子分離領域と、前記高耐圧素
子領域に形成された高耐圧型の電界効果トランジスタ
と、前記低圧素子領域中の前記半導体基板と前記半導体
層との境界に形成された高濃度の前記第二導電型の第１
の半導体領域と、前記第１の半導体領域上部の前記半導
体層に形成された前記一導電型の第１の電界効果トラン
ジスタおよび前記低耐圧素子領域内の前記半導体層に形
成された一導電型のウエル領域内に形成された前記第二
導電型の第２の電界効果トランジスタと、前記半導体層
の表面に形成され固定電位が供給される固定電位供給領
域と、前記固定電位供給領域と前記第１の半導体領域と
を電気的に接続するように形成された前記一導電型の第
２の半導体領域とを有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158061A JPH0783092B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158061A JPH0783092B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPS642350A JPS642350A (en) | 1989-01-06 |
| JPH012350A JPH012350A (ja) | 1989-01-06 |
| JPH0783092B2 true JPH0783092B2 (ja) | 1995-09-06 |
Family
ID=15663443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62158061A Expired - Lifetime JPH0783092B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783092B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824146B2 (ja) * | 1989-10-19 | 1996-03-06 | 株式会社東芝 | Ｍｏｓ型集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218158A (ja) * | 1982-06-11 | 1983-12-19 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPS61174666A (ja) * | 1985-01-29 | 1986-08-06 | Yokogawa Electric Corp | 半導体装置 |
-
1987
- 1987-06-24 JP JP62158061A patent/JPH0783092B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS642350A (en) | 1989-01-06 |
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