JPS5956757A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5956757A JPS5956757A JP57167168A JP16716882A JPS5956757A JP S5956757 A JPS5956757 A JP S5956757A JP 57167168 A JP57167168 A JP 57167168A JP 16716882 A JP16716882 A JP 16716882A JP S5956757 A JPS5956757 A JP S5956757A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 abstract description 23
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 230000010355 oscillation Effects 0.000 abstract description 2
- 230000006698 induction Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 230000003321 amplification Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明１ｒＪ六ＣＭＯ３−ＩＣ、ＣＭＯ８−ＬＳＩ
等の半導体装１１″゛７に関する。
等の半導体装１１″゛７に関する。
〔発明の技術内’；Ｊ ＩＴ ￥ｎ 〕ＣＭＯ８−ＬＳ
Ｉ、 Ｉ ｃ等では、入出力端に接続酸Ｖよ付加し７て
いる容望成分卦よびイン々゛ククンス成分の７にめに誘
起し／ζ振動電圧が回路に給電している電源電圧を句え
ると、いわゆるラソチアッグ現象が発生ずることがある
う このラツチアッノ現象について、第１図に示すＮ型基板
を用いたＣＭＯ８集積回路の断面図を用いて説明する。
Ｉ、 Ｉ ｃ等では、入出力端に接続酸Ｖよ付加し７て
いる容望成分卦よびイン々゛ククンス成分の７にめに誘
起し／ζ振動電圧が回路に給電している電源電圧を句え
ると、いわゆるラソチアッグ現象が発生ずることがある
う このラツチアッノ現象について、第１図に示すＮ型基板
を用いたＣＭＯ８集積回路の断面図を用いて説明する。
Ｎ型基板１１は通常電源電圧ＶＤＤに接続され、Ｐウェ
ル１２内にＮチャンネルＭＯＳトランジスタ、ｂノが形
成されている。
ル１２内にＮチャンネルＭＯＳトランジスタ、ｂノが形
成されている。
ここにおいて、Ｐ型拡散層１４−Ｎ型基板１１−Ｐウェ
ル１２によってＰＮＰ型の寄生ラテラルトランノスタＴ
Ａが、寸だ、Ｎ型基板１１−Ｐつｘル１２−Ｎ型拡散層
１５１によってＮＰＮ型の寄生パーチカルトランノスタ
ＴＲがそれぞれ形成される。これらの２つの寄生トラン
ジスタＴＡ＋ＴＢは、互いのペースがお互い相手のコレ
クタに接続され、サイリスタ構造となっている。
ル１２によってＰＮＰ型の寄生ラテラルトランノスタＴ
Ａが、寸だ、Ｎ型基板１１−Ｐつｘル１２−Ｎ型拡散層
１５１によってＮＰＮ型の寄生パーチカルトランノスタ
ＴＲがそれぞれ形成される。これらの２つの寄生トラン
ジスタＴＡ＋ＴＢは、互いのペースがお互い相手のコレ
クタに接続され、サイリスタ構造となっている。
通常ｎ１、前述したように基板１１が電源電圧ＶＤＤに
接続され−Ｃいるため、基板１ノとで形成するＰＮ接合
は逆・ぐイアスされているが、ＬＣ電圧振動等により、
入出力端１θと接続するＰ型拡散層１４へ電源電圧ＶＤ
Ｄを越える電圧が人力するとＰＮ接合が順バイアスにな
りＰ型拡散層１４から基板１ノに電流工、が流れる。そ
して、この１（（流工、は、ラテラルトランノスタＴ＾
により増幅され、このトランジスタＴＡの′電流増幅率
ｈｆｅ入信の電流■、がＰ散拡散層１４からＰウェル１
２に流れ込む。
接続され−Ｃいるため、基板１ノとで形成するＰＮ接合
は逆・ぐイアスされているが、ＬＣ電圧振動等により、
入出力端１θと接続するＰ型拡散層１４へ電源電圧ＶＤ
Ｄを越える電圧が人力するとＰＮ接合が順バイアスにな
りＰ型拡散層１４から基板１ノに電流工、が流れる。そ
して、この１（（流工、は、ラテラルトランノスタＴ＾
により増幅され、このトランジスタＴＡの′電流増幅率
ｈｆｅ入信の電流■、がＰ散拡散層１４からＰウェル１
２に流れ込む。
そして、Ｐウェル１２は拡散抵抗を有するだめ、この電
流工、により通常は接地電位に設定されているＰウェル
１２の電位が浮き、Ｍ ＯＳトランジスタロのソースと
して接地されているＮ型拡散領域１５１へ向い電流工、
が流れる。
流工、により通常は接地電位に設定されているＰウェル
１２の電位が浮き、Ｍ ＯＳトランジスタロのソースと
して接地されているＮ型拡散領域１５１へ向い電流工、
が流れる。
この７仇流は更にバーチカルトランノスタＴＢで増幅さ
れ、このトランジスタＴＢの電流増幅率ｈｆｅ８倍の電
流Ｉ４が基板１〕よりＮ型拡散領域１５１に流れる。こ
の電流Ｉ４は外部からのＬ Ｃ電圧振ル１１が消滅して
も、Ｆ’ｌ源を←ＪＪる１で流れ続け、ついにｄ、熱破
壊を招く。なお１５２は、ドレインとしてのＮ型拡散領
域である。
れ、このトランジスタＴＢの電流増幅率ｈｆｅ８倍の電
流Ｉ４が基板１〕よりＮ型拡散領域１５１に流れる。こ
の電流Ｉ４は外部からのＬ Ｃ電圧振ル１１が消滅して
も、Ｆ’ｌ源を←ＪＪる１で流れ続け、ついにｄ、熱破
壊を招く。なお１５２は、ドレインとしてのＮ型拡散領
域である。
従来、このようなラッチアップ現象を防止するために、
第１図の破線部１６で示すようなＰウェル１２周囲にＰ
＋拡散領域をガードリングとして重ねて形成し、このＰ
＋拡散領域１６を介してＰウェル全体をアース電位に保
つようにしている。そして、Ｐウェル１２に注入された
キャ］ノアをこのＰ＋拡散領域（Ｐ＋ガードリング）１
６かも電源の接地側へ逃がそうとするものである。
第１図の破線部１６で示すようなＰウェル１２周囲にＰ
＋拡散領域をガードリングとして重ねて形成し、このＰ
＋拡散領域１６を介してＰウェル全体をアース電位に保
つようにしている。そして、Ｐウェル１２に注入された
キャ］ノアをこのＰ＋拡散領域（Ｐ＋ガードリング）１
６かも電源の接地側へ逃がそうとするものである。
しかし、上記寄生ラテラル（・ランノスタＴ＾に流れる
電流Ｉ２の一部は上記Ｐガードリング１６で吸収される
ものの、充分に吸収され切らない。
電流Ｉ２の一部は上記Ｐガードリング１６で吸収される
ものの、充分に吸収され切らない。
そして、Ｐガードリング１６と寄生バーチカルトランノ
スクのベース領域となるＰウェル１２とが連続した領域
であるため、Ｐウェル１２に注入されたキャリアのうち
、Ｐ ガードリング１６に吸収されなかったものが、Ｐ
ウェル１２の電位を浮かせ寄生パーナノ１ルトランノス
タＴＢを能動状態にして、ラツチアソグを引き起こすも
のであった。
スクのベース領域となるＰウェル１２とが連続した領域
であるため、Ｐウェル１２に注入されたキャリアのうち
、Ｐ ガードリング１６に吸収されなかったものが、Ｐ
ウェル１２の電位を浮かせ寄生パーナノ１ルトランノス
タＴＢを能動状態にして、ラツチアソグを引き起こすも
のであった。
この発明は上記のような点に鑑みなされたもので、より
効果的にラツチアッグの防止された半導体装置を提供し
ようとするものである。
効果的にラツチアッグの防止された半導体装置を提供し
ようとするものである。
〔発１り］の概冴〕
すなわちこの発明に係る半導体装置は、寄生ラテラルト
ランクスタにより増幅された電流を吸収する領域として
、接地電位に接続され、能動素子の形成されたウェル領
域とは電気的に分離独立したガード領域を、上記ウェル
領域の周囲に枠状に形成するものである。
ランクスタにより増幅された電流を吸収する領域として
、接地電位に接続され、能動素子の形成されたウェル領
域とは電気的に分離独立したガード領域を、上記ウェル
領域の周囲に枠状に形成するものである。
以下図面を、ち照してこの発明の一実施例につき説明す
る。第２図（ａ） ｌ （ｂ）はその断面および平面図
で、第１図と同−構成部分には同一符号を祠して酸１明
を省略する。図に示すように、内部にＮチャンネルＭＯ
８）ランノスタＪノの形成されたＰウェル１２の周囲に
、このＰウェル１２とは独立した第２のＰウェルをガー
ド領域２゜として形成する。このガード領域２θに更に
Ｐ１拡散を行いとのＰ領域２ノを介しガード領域２゜を
接地電位に設定する。また、ＰウェルＩ２はコンタクト
部１７を介し接地電圧に接続する。
る。第２図（ａ） ｌ （ｂ）はその断面および平面図
で、第１図と同−構成部分には同一符号を祠して酸１明
を省略する。図に示すように、内部にＮチャンネルＭＯ
８）ランノスタＪノの形成されたＰウェル１２の周囲に
、このＰウェル１２とは独立した第２のＰウェルをガー
ド領域２゜として形成する。このガード領域２θに更に
Ｐ１拡散を行いとのＰ領域２ノを介しガード領域２゜を
接地電位に設定する。また、ＰウェルＩ２はコンタクト
部１７を介し接地電圧に接続する。
このような構成の半導体装置において、入出力端１０Ｋ
ＬＣ電圧振動が誘起され、Ｐ散拡散層１４から基板１ノ
に向は電流が流れると、この電流の大部分の電流１１１
１は、Ｐ散拡散層１４−Ｎ型基板１１−ガード領域２０
によって構成される寄生ラテラルトランクスタＴａをア
クティブな状態にする。そして、電流Ｉ、ａはトランジ
スタＴａで増幅され、ガード領域２０へ増幅された電流
Ｉ２ａが流れ込み、この電流Ｉ、ａはガード領域２θを
介し接地電位へ逃げる。ここで、接地電位に逃げ切らな
かったキャリアは、ガード領域２０の電位を浮かせる。
ＬＣ電圧振動が誘起され、Ｐ散拡散層１４から基板１ノ
に向は電流が流れると、この電流の大部分の電流１１１
１は、Ｐ散拡散層１４−Ｎ型基板１１−ガード領域２０
によって構成される寄生ラテラルトランクスタＴａをア
クティブな状態にする。そして、電流Ｉ、ａはトランジ
スタＴａで増幅され、ガード領域２０へ増幅された電流
Ｉ２ａが流れ込み、この電流Ｉ、ａはガード領域２θを
介し接地電位へ逃げる。ここで、接地電位に逃げ切らな
かったキャリアは、ガード領域２０の電位を浮かせる。
しかし、このＰ型ガード領域２０は、内部にＮ領域が形
成されておらず、寄生バーチカルトランノスタのベース
領域とはならないため、比較的大きな電流Ｉ２ａが注入
された場合でもこのガード領域２θではラソチアツゾ（
は生じない。
成されておらず、寄生バーチカルトランノスタのベース
領域とはならないため、比較的大きな電流Ｉ２ａが注入
された場合でもこのガード領域２θではラソチアツゾ（
は生じない。
一方、Ｐ散拡散層１４から基板１１に流れ込む電流のう
ち、ガード領域２０に流れ込まない電流Ｉ、Ｂは、Ｐウ
ェル１２をコレクタ領域とずる寄生ラテラルトランジス
タＴＡをアクティブ状態にすることもある。しかし、Ｐ
型拡散層１４からＰウェル１２までの電流・ぐスが、Ｐ
型拡散層１４からガード領域２０までの電流／？スより
も長いため、１１１流Ｉ２Ｂの）ｂ、流値は小さい。す
なわちイイ生うテラルトランノスタＴａの方が寄生ラテ
ラルトランクスタＴＡよりも？Ｔｊ流増幅率が小さく、
図の７１を流Ｉ２Ｂは接地されたＰウェル１２で充分に
吸収されるため、寄生バーチカルトランクスタＴＢがア
クティブ状態になりにくく、ラッチアップは発生しにく
いものである。
ち、ガード領域２０に流れ込まない電流Ｉ、Ｂは、Ｐウ
ェル１２をコレクタ領域とずる寄生ラテラルトランジス
タＴＡをアクティブ状態にすることもある。しかし、Ｐ
型拡散層１４からＰウェル１２までの電流・ぐスが、Ｐ
型拡散層１４からガード領域２０までの電流／？スより
も長いため、１１１流Ｉ２Ｂの）ｂ、流値は小さい。す
なわちイイ生うテラルトランノスタＴａの方が寄生ラテ
ラルトランクスタＴＡよりも？Ｔｊ流増幅率が小さく、
図の７１を流Ｉ２Ｂは接地されたＰウェル１２で充分に
吸収されるため、寄生バーチカルトランクスタＴＢがア
クティブ状態になりにくく、ラッチアップは発生しにく
いものである。
尚、この実施例では、ガード領域２０として、Ｐウェル
を形成し内部にＰ拡散を重ねて施したが、ガード領域を
単に拡散領域或はウェル領域のみで形成しても良く、ま
た、Ｎ型基板中に素子の形成される場合のみならず、Ｐ
型基板中に能動素子の形成されたＮ型ウェル領域を有す
る半導体装置にも適用できることは明らかである。
を形成し内部にＰ拡散を重ねて施したが、ガード領域を
単に拡散領域或はウェル領域のみで形成しても良く、ま
た、Ｎ型基板中に素子の形成される場合のみならず、Ｐ
型基板中に能動素子の形成されたＮ型ウェル領域を有す
る半導体装置にも適用できることは明らかである。
この場合には、勿論各領域の導電型は逆型となり、電圧
、電流の向きも逆となる。
、電流の向きも逆となる。
以上のようにこの発明によれば内部に能動素子の形成さ
れたウェル領域を、このウェル領域と電気的に分離され
接地されたガード領域で枠状に囲むことにより、入出力
端から注入されたキャリアを効果的に接地電位に逃がす
ことができ、ラッチアップ０の発生しにくい半導体装置
を提供できる。
れたウェル領域を、このウェル領域と電気的に分離され
接地されたガード領域で枠状に囲むことにより、入出力
端から注入されたキャリアを効果的に接地電位に逃がす
ことができ、ラッチアップ０の発生しにくい半導体装置
を提供できる。
第１図は従来の半導体装的を示す断面図、第２図（ａ）
Ｉ （ｂ）はこの発明の一実施例に係る半導体装１６
．を示す断面図および平面図である。 １０・・・入出力端、１１・・・Ｎ型基板、Ｉ２・・・
Ｐウェル、Ｉ Ｊ −ＮチャンネルＭＯ８）ランノスタ
、１４・・・Ｐ型拡散層、１５・・・Ｎ型拡散層、２０
・・ガード領域、２１・・・Ｐ拡散領域。
Ｉ （ｂ）はこの発明の一実施例に係る半導体装１６
．を示す断面図および平面図である。 １０・・・入出力端、１１・・・Ｎ型基板、Ｉ２・・・
Ｐウェル、Ｉ Ｊ −ＮチャンネルＭＯ８）ランノスタ
、１４・・・Ｐ型拡散層、１５・・・Ｎ型拡散層、２０
・・ガード領域、２１・・・Ｐ拡散領域。
Claims (1)
- 第１カ、電型の半導体基板とこの半導体基板内に形成さ
れた内部に能動素子を含む行ｒ；２導電型のウェル層と
を有する半導体装ｆｔ’（において、上記ウェル層領域
の周囲にはこのウェル層と１２２しない状ｋ、［；で−
］二記ウェル層と同一電位に接続された第２２浮１Ｅ型
のガード領域を具備することを特徴とする半導体装ＩＩ
−￥。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167168A JPS5956757A (ja) | 1982-09-25 | 1982-09-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167168A JPS5956757A (ja) | 1982-09-25 | 1982-09-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5956757A true JPS5956757A (ja) | 1984-04-02 |
Family
ID=15844674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167168A Pending JPS5956757A (ja) | 1982-09-25 | 1982-09-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132464A (ja) * | 1984-07-24 | 1986-02-15 | Nec Corp | Ｃｍｏｓ型集積回路装置 |
| JPS6246554A (ja) * | 1985-08-23 | 1987-02-28 | Nec Corp | 相補型ｍｏｓ半導体集積回路装置 |
-
1982
- 1982-09-25 JP JP57167168A patent/JPS5956757A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132464A (ja) * | 1984-07-24 | 1986-02-15 | Nec Corp | Ｃｍｏｓ型集積回路装置 |
| JPS6246554A (ja) * | 1985-08-23 | 1987-02-28 | Nec Corp | 相補型ｍｏｓ半導体集積回路装置 |
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