JPH09306999A

JPH09306999A - 半導体装置

Info

Publication number: JPH09306999A
Application number: JP8117500A
Authority: JP
Inventors: Minoru Ota; 太田　　実
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1996-05-13
Filing date: 1996-05-13
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】異なるチャネル極性の電界効果トランジスタ
同士と同一のチャネル極性の電界効果トランジスタ同士
との間でラッチアップが発生する。【解決手段】異なるチャネル極性の電界効果トランジ
スタ同士が互いに向かい合う領域と同一のチャネル極性
の電界効果トランジスタ同士が互いに向かい合う領域と
に、電界効果トランジスタのソース領域と接続するガー
ドバンド領域をそれぞれ設ける。これにより、チップサ
イズを増大させることなく充分なラッチアップ防止機能
を発揮することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の構造に
関し、とくにラッチアップを防止する対策を施す相補型
電界効果トランジスタを備える半導体装置に関する。

【０００２】

【従来の技術】ＮチャネルとＰチャネルの電界効果トラ
ンジスタを有する相補型電界効果トランジスタを備える
半導体装置においては、構造上バイポーラトランジスタ
が寄生的に存在する。そして、これらのバイポーラトラ
ンジスタでサイリスタ構造の回路を構成している。

【０００３】このため相補型電界効果トランジスタを備
える半導体装置の外部から印加する高い電圧やノイズ、
あるいは相補型電界効果トランジスタ半導体装置の内部
素子の動作で発生するノイズなどの原因でこのサイリス
タ構造の回路がオンすると過大な電源電流が流れる。一
度この過大な電源電流が流れるとサイリスタ構造の回路
をオンさせる原因を取り除いても電流は流れ続ける。

【０００４】また多くの寄生的に存在するバイポーラト
ランジスタをオンして流れるため、正常動作時の電源電
流に比らべて、数１０倍もの過大な電流値となり、金属
配線の溶断や接合破壊等を引き起こし、最終的には相補
型電界効果トランジスタ半導体装置が破損してしまう。
この現象はラッチアップと呼ばれ、このラッチアップの
防止対策は、相補型電界効果トランジスタを備える半導
体装置にとって必須である。

【０００５】一般にラッチアップは相補型電界効果トラ
ンジスタ半導体装置の入出力端子や電源端子に外部から
印加する高い電圧やノイズなどがトリガーとなって発生
する場合と、内部の素子が動作することによって起こる
基板電流などがトリガーとなって発生する場合とがあ
る。

【０００６】つぎにラッチアップの発生機構を図面を用
いて説明する。図５はラッチアップを説明するための相
補型電界効果トランジスタ半導体装置を模式的に示す断
面図であり、図６は図５に示す相補型電界効果トランジ
スタ半導体装置に寄生的に存在するバイポーラトランジ
スタによるサイリスタ構造を等価的に示す回路図であ
る。

【０００７】図５に示す断面図を用いて相補型電界効果
トランジスタ半導体装置の構成を説明する。図５に示す
ように、Ｎ型の半導体基板２０にＰチャネルの電界効果
トランジスタ１３を形成し、Ｎ型の半導体基板２０に形
成するＰ型のウェル領域２１にＮチャネルの電界効果ト
ランジスタ１４を形成し、相補型電界効果トランジスタ
回路を構成している。

【０００８】これらの相補型電界効果トランジスタ回路
は、同一の半導体基板にＰ型とＮ型との不純物拡散領域
を形成するため、寄生的にＰＮＰ型バイポーラトランジ
スタＱ１とＰＮＰ型バイポーラトランジスタＱ２とが、
ＮＰＮ型バイポーラトランジスタＱ３とＮＰＮ型バイポ
ーラトランジスタＱ４とがそれぞれ存在する。さらにＮ
型の半導体基板２０とＰ型のウェル領域２１とにはそれ
ぞれ寄生的に抵抗ｒ１と抵抗ｒ２が存在する。

【０００９】またＰＮＰ型バイポーラトランジスタＱ１
とＰＮＰ型バイポーラトランジスタＱ２とのコレクタ
と、ＮＰＮ型バイポーラトランジスタＱ３とＮＰＮ型バ
イポーラトランジスタＱ４とのベースとがＰ型のウェル
領域１２となり、同様にＰＮＰ型バイポーラトランジス
タＱ１とＰＮＰ型バイポーラトランジスタＱ２とのベー
スと、ＮＰＮ型バイポーラトランジスタＱ３とＮＰＮ型
バイポーラトランジスタＱ４とのコレクタとがＮ型の半
導体基板２０となり、サイリスタ構造の回路を構成して
いる。

【００１０】図５の断面図と図６のサイリスタ構造の等
価回路図とを用いてサイリスタ構造の回路の動作を以下
に説明する。まずはじめにＯＵＴ端子に外部からの高い
電圧やノイズが印加する場合を説明する。

【００１１】図６に示すＯＵＴ端子に電源ＶＤＤ以上の
電圧を印加すると、図５に示すＰチャネルの電界効果ト
ランジスタ１３のドレイン領域が順バイアスとなり、Ｐ
ＮＰ型バイポーラトランジスタＱ２のエミッタとベース
および抵抗ｒ２とを通して電流が流れ、抵抗ｒ２の両端
に電圧が発生する。

【００１２】抵抗ｒ２の両端に発生する電圧はＮＰＮ型
バイポーラトランジスタＱ３のベース電位となり、この
ベース電位が正方向に電圧上昇し、ＮＰＮ型バイポーラ
トランジスタＱ３がオンする。

【００１３】ＮＰＮ型バイポーラトランジスタＱ３に電
流が流れると、抵抗ｒ１の両端に電圧が発生し、すなわ
ちＰＮＰ型バイポーラトランジスタＱ１のベース電位が
下降し、ＰＮＰ型バイポーラトランジスタＱ１がオンす
る。

【００１４】このためＰＮＰ型バイポーラトランジスタ
Ｑ１のエミッタとベースおよび抵抗ｒ２とを通して電流
が流れ、抵抗ｒ２の両端に再び電圧が発生し、ＮＰＮ型
バイポーラトランジスタＱ３のオン状態を維持し、ＯＵ
Ｔ端子に印加する電圧を取り除いても電源ＶＤＤと電源
ＶＳＳとの間で過大な電流は流れ続ける。

【００１５】またＯＵＴ端子に電源ＶＳＳ以下の電圧を
印加すると、Ｎチャネルの電界効果トランジスタ１４の
ドレイン領域が順バイアスとなり、抵抗ｒ１と、ＮＰＮ
型バイポーラトランジスタＱ４のベースとエミッタとを
通して電流が流れ、抵抗ｒ１の両端に電圧が発生し、Ｐ
ＮＰ型バイポーラトランジスタＱ１がオンする。

【００１６】これによって、抵抗ｒ２の両端に電圧が発
生し、ＮＰＮ型バイポーラトランジスタＱ３がオンす
る。このため抵抗ｒ１の両端に再び電圧が発生し、ＰＮ
Ｐ型バイポーラトランジスタＱ１のオン状態を維持し、
ＯＵＴ端子に印加する電圧を取り除いても電源ＶＤＤと
電源ＶＳＳとの間で過大な電流は流れ続ける。

【００１７】すなわちこの状態は、ＯＵＴ端子に電源Ｖ
ＤＤ以上の電圧を印加する場合と同様に、ＮＰＮ型バイ
ポーラトランジスタＱ３とＰＮＰ型バイポーラトランジ
スタＱ１のそれぞれのコレクタ電流がベース電流を供給
し合うことになり、電源を切断するまで電流が流れ続け
る。

【００１８】相補型電界効果トランジスタ半導体装置に
外部から印加するノイズなどがトリガーとなるラッチア
ップの発生機構は上記に説明した要因だけでなく、多く
の要因が考えられる。いずれの場合においても、相補型
電界効果トランジスタ半導体装置のＮ型の半導体基板２
０またはＰ型のウェル領域２１内に電流が流れ、内部の
抵抗ｒ１、ｒ２の電圧降下が一定限界値を越えるとラッ
チアップが発生する。

【００１９】図６の等価回路図によれば、抵抗ｒ１と抵
抗ｒ２との両端の電圧がＰＮＰ型バイポーラトランジス
タＱ１とＮＰＮ型バイポーラトランジスタＱ３とのベー
ス・エミッタ間電圧ＶＢＥと等しくなる電圧値が一定限
界値となる。これはラッチアップ発生の条件のひとつで
ある。

【００２０】つぎに、相補型電界効果トランジスタを備
える半導体装置内部の素子による動作ノイズがトリガー
となるラッチアップの発生機構を説明する。

【００２１】図５の断面図に示すＰＮＰ型バイポーラト
ランジスタＱ１とＰＮＰ型バイポーラトランジスタＱ２
と、ＮＰＮ型バイポーラトランジスタＱ３とＰＮＰ型バ
イポーラトランジスタＱ４との近傍に設置しているこれ
らとは異なる他の電界効果トランジスタがオフ状態から
オン状態に移行した瞬間に、その電界効果トランジスタ
のドレイン領域近傍で発生するホットキャリアが半導体
基板やウェルに注入されラッチアップを引き起こすトリ
ガー電流となる。

【００２２】ここでたとえばＮチャネルの電界効果トラ
ンジスタ１４がオフ状態からオン状態に移行したとき、
Ｎチャネルの電界効果トランジスタ１４のドレイン領域
に発生したホットキャリアはＰ型のウェル領域２１に注
入し、Ｐ型のウェル領域２１の電位を下げる。

【００２３】Ｎチャネルの電界効果トランジスタ１４の
ドレイン領域が順バイアスとなり、抵抗ｒ１およびＮＰ
Ｎ型バイポーラトランジスタＱ４のベースとエミッタと
を通して電流が流れ、抵抗ｒ１の両端に電圧が発生し、
ＰＮＰ型バイポーラトランジスタＱ１がオンする。以下
前述のＯＵＴ端子に電源ＶＳＳ以下の電圧を印加する場
合の説明と同様な過程を経て、ラッチアップが発生す
る。

【００２４】この相補型電界効果トランジスタ半導体装
置内部の素子による動作ノイズがトリガーとなるラッチ
アップの発生は、近年多く報告されている。とくに高い
電源電圧で動作する素子を搭載する相補型電界効果トラ
ンジスタ半導体装置や、異なる２つ以上の電源電圧を必
要とする相補型電界効果トランジスタ半導体装置に多く
発生する問題として知られている。

【００２５】このラッチアップを防止するには多くの手
段が提案されている。以下に、ラッチアップを発生させ
るトリガー源が相補型電界効果トランジスタ半導体装置
内部の場合のラッチアップの防止手段を説明する。

【００２６】低電位系と高電位系との異なる２つの電位
系で動作するＰチャネルの電界効果トランジスタとＮチ
ャネルの電界効果トランジスタとからなる相補型電界効
果トランジスタで構成する半導体装置の場合、電源ＶＳ
Ｓと電源ＶＤＤとの間の電位で動作する低電位系の相補
型電界効果トランジスタと、電源ＶＳＳと電源ＶＰＰと
の間の電位で動作する高電位系の相補型電界効果トラン
ジスタとの素子の組み合わせでラッチアップが発生する
場合がある。

【００２７】このような異なる２つの電位系を持つ相補
型電界効果トランジスタ半導体装置のラッチアップの防
止手段は、たとえば特開平２−２０５０６７号公報に開
示されている。この公報に記載のラッチアップの防止手
段の主旨は、電源ＶＳＳと電源ＶＤＤとの間の電位で動
作する低電位系の相補型電界効果トランジスタと、電源
ＶＳＳと電源ＶＰＰとの間の電位で動作する高電位系の
相補型電界効果トランジスタとの境界をはさむ両側の電
界効果トランジスタが、同一チャネル極性となるように
配置するというものである。

【００２８】しかしながら、この公報に開示されたラッ
チアップの防止手段は、実際に相補型電界効果トランジ
スタ半導体装置を設計する際、半導体装置の電源に印加
する高い電圧やノイズに対する防止手段にたいする配慮
はされていない。以下に図面を用いて説明する。

【００２９】図７は特開平２−２０５０６７号公報に開
示されているラッチアップの防止手段を示す図面であ
る。図７の上段に示す図面は平面図を、下段に示す図は
断面図をそれぞれ示している。図７において特開平２−
２０５０６７号公報記載の図面と詳細は若干異なるもの
であるが、主旨は同一のものである。

【００３０】図７に示すように、相補型電界効果トラン
ジスタを備える半導体装置は、導電型がＰ型の半導体基
板２０にＮ型の第１のウェル領域２１とＮ型の第２のウ
ェル領域２２とを設ける。

【００３１】Ｐ型の半導体基板２０にＮ型のドレイン領
域２３とゲート電極２４とＮ型のソース領域２５とＰ型
のバルク領域２６とからなるＮチャネルの第１の電界効
果トランジスタ１３を設ける。さらに、Ｎ型の第１のウ
ェル領域２１にＮ型のバルク領域２７とＰ型のソース領
域２８とゲート電極２９とＰ型のドレイン領域３０とか
らなるＰチャネルの第２の電界効果トランジスタ１４を
設ける。

【００３２】このＮチャネルの第１の電界効果トランジ
スタ１３とＰチャネルの第２の電界効果トランジスタ１
４とによって、電源ＶＳＳと電源ＶＤＤとの間の電位で
動作する低電位系の相補型電界効果トランジスタ回路を
構成する。

【００３３】Ｎ型の第２のウェル領域２２にＰ型のドレ
イン領域３１とゲート電極３２とＰ型のソース領域３３
とＮ型のバルク領域３４とからなるＰチャネルの第４の
電界効果トランジスタ１６を設ける。さらに、Ｐ型の半
導体基板２０にＰ型のバルク領域３５とＮ型のソース領
域３６とゲート電極３７とＮ型のドレイン領域３８とか
らなるＮチャネルの第３の電界効果トランジスタ１５を
設ける。

【００３４】このＮチャネルの第３の電界効果トランジ
スタ１５とＰチャネルの第４の電界効果トランジスタ１
６とによって、電源ＶＳＳと電源ＶＰＰとの間の電位で
動作する高電位系の相補型電界効果トランジスタ回路を
構成する。

【００３５】図７に示すように、相補型電界効果トラン
ジスタを備える半導体装置においては、バイポーラトラ
ンジスタと抵抗とが寄生的に存在する。

【００３６】低電位系の電界効果トランジスタであるＰ
チャネルの第２の電界効果トランジスタ１４のＰ型のソ
ース領域２８をエミッタとし、Ｎ型の第１のウェル領域
２１をベースとし、Ｐ型の半導体基板２０をコレクタと
するＰＮＰ型バイポーラトランジスタ４２が寄生的に存
在する。

【００３７】高電位系の電界効果トランジスタであるＰ
チャネルの第４の電界効果トランジスタ１６のＰ型のソ
ース領域３３をエミッタとし、Ｎ型の第２のウェル領域
２２をベースとし、Ｐ型の半導体基板２０をコレクタと
するＰＮＰ型バイポーラトランジスタ４３が寄生的に存
在する。

【００３８】Ｎ型の第１のウェル領域２１をエミッタと
し、Ｐ型の半導体基板２０をベースとし、Ｎ型の第２の
ウェル領域２２をコレクタとするＮＰＮ型バイポーラト
ランジスタ４１とが寄生的に存在する。

【００３９】さらにＰ型の半導体基板２０には抵抗４４
が寄生的に存在し、Ｎ型の第１のウェル領域２１とＮ型
の第２のウェル領域２２とには、それぞれの抵抗４５と
抵抗４６とが寄生的に存在する。

【００４０】図７に示すように、これらのバイポーラト
ランジスタと抵抗とによってサイリスタ構造の回路を構
成する。

【００４１】図７に示す相補型電界効果トランジスタ半
導体装置においては、電源ＶＳＳと電源ＶＤＤとの間の
電位で動作する低電位系の相補型電界効果トランジスタ
と、電源ＶＳＳと電源ＶＰＰとの間の電位で動作する高
電位系の相補型電界効果トランジスタとの境界をはさむ
両側の電界効果トランジスタが、同一のチャネル極性と
なっている。

【００４２】すなわち、低電位系の電界効果トランジス
タであるＰチャネルの第２の電界効果トランジスタ１４
と、高電位系の電界効果トランジスタであるＰチャネル
の第４の電界効果トランジスタ１６とは、隣接して設置
している。

【００４３】この特開平２−２０５０６７号公報に開示
されているラッチアップの防止手段によれば、低電位系
と高電位系との電界効果トランジスタ素子間に寄生的に
存在するバイポーラトランジスタはサイリスタ動作をす
ることはない。したがってラッチアップは発生しない。

【００４４】高電位系の電界効果トランジスタがオフ状
態からオン状態に移行し、半導体基板やウェルにホット
キャリアを注入しても、寄生的に存在するバイポーラト
ランジスタによるサイリスタ構造の回路がオンしなけれ
ば、ラッチアップを発生することはない。

【００４５】特開平２−２０５０６７号公報によれば、
電源ＶＳＳと電源ＶＰＰとの間の電位で動作する高電位
系の電界効果トランジスタ回路のどこかでホットキャリ
アが発生しても、ＮＰＮ型バイポーラトランジスタ４１
をオンさせるにはＰ型の半導体基板２０の電位が、電源
ＶＳＳの電位から電源ＶＤＤの電位にＰ型の半導体基板
２０とＮ型の第１のウェル領域２１とのＰＮ接合の順方
向電圧を加えた電圧まで上昇する必要がある。

【００４６】しかしながら、特開平２−２０５０６７号
公報による電界効果トランジスタ回路の構成によれば、
この電圧までＰ型の半導体基板２０の電位が上昇するこ
とはなく、ラッチアップを引き起こすバイポーラトラン
ジスタと抵抗とによるサイリスタ構造の回路が動作させ
ることはない。

【００４７】

【発明が解決しようとする課題】しかしながら、相補型
電界効果トランジスタ半導体装置にラッチアップを発生
させるトリガー源は、半導体装置内部の素子や回路の動
作によるものだけではなく、半導体装置の電源に外部か
らの高い電圧やノイズが印加する場合であってもラッチ
アップを発生してしまう。

【００４８】さきの特開平２−２０５０６７号公報に開
示されているラッチアップの防止手段は、半導体装置内
部の素子の動作により発生するホットキャリアがラッチ
アップのトリガー源となる場合を考慮した防止手段であ
って、半導体装置の電源に印加する高い電圧やノイズに
対する防止手段は配慮されていない。

【００４９】ここで図７を用いて、低電位系のＰチャネ
ルの電界効果トランジスタの電源に負の高い電圧が印加
する場合を例にとって説明する。

【００５０】図７に示すように、高電位系のＰＮＰ型バ
イポーラトランジスタ４３と、低電位系のＰＮＰ型バイ
ポーラトランジスタ４２と、ＮＰＮ型バイポーラトラン
ジスタ４１とによって、サイリスタ構造の回路を構成し
ている。

【００５１】低電位系のＰチャネルの電界効果トランジ
スタのソース領域２８とバルク領域２７とに負の高い電
圧が印加する。低電位系のＰチャネルの電界効果トラン
ジスタのＮ型のウェル領域２１とＰ型の半導体基板２０
とがたちどころに順バイアスされ、ＮＰＮ型バイポーラ
トランジスタ４１がオンする。

【００５２】高電位系のＰチャネルの電界効果トランジ
スタのＮ型のウェル領域２２の抵抗の両端に電位差が発
生するので、ＰＮＰ型バイポーラトランジスタ４３がオ
ンする。

【００５３】この状態は、ＰＮＰ型バイポーラトランジ
スタ４３とＮＰＮ型バイポーラトランジスタ４１との、
それぞれのコレクタ電流がベース電流を供給し合うこと
になり、ラッチアップが発生する。

【００５４】以上の説明から明らかなように、特開平２
−２０５０６７号公報に開示されているラッチアップの
防止手段では、相補型電界効果トランジスタ回路の電源
に印加する高い電圧やノイズ等に対する防止手段が考慮
されておらず、充分にラッチアップを防止できないとい
う問題がある。

【００５５】本発明の目的は、これらの課題を解決し
て、低電位系と高電位系との異なる電源電位で動作する
相補型電界効果トランジスタ半導体装置のチップサイズ
を大きくすることなく、ラッチアップの発生を防止する
ことが可能な半導体装置を提供することである。

【００５６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置においては、下記に記載の構造
を採用する。

【００５７】本発明の半導体装置は、半導体基板に設け
る第１の電界効果トランジスタと、半導体基板に設ける
第１のウェル領域に設ける第２の電界効果トランジスタ
と、半導体基板に設ける第３の電界効果トランジスタ
と、半導体基板に設ける第２のウェル領域に設ける第４
の電界効果トランジスタとからなる電界効果トランジス
タ回路を有する半導体装置であって、半導体基板に第１
の電界効果トランジスタのソース領域と反対導電型の第
１のガードバンド領域を設け、第１のウェル領域に第２
の電界効果トランジスタのソース領域と反対導電型の第
２のガードバンド領域を設け、半導体基板に第３の電界
効果トランジスタのソース領域と反対導電型の第３のガ
ードバンド領域を設け、第２のウェル領域に第４の電界
効果トランジスタのソース領域と反対導電型の第４のガ
ードバンド領域を設け、第１の電界効果トランジスタの
ソース領域を延長して第１のガードバンド領域に接続
し、第２の電界効果トランジスタのソース領域を延長し
てこの第２のガードバンド領域に接続し、第３の電界効
果トランジスタのソース領域を延長してこの第３のガー
ドバンド領域に接続し、第４の電界効果トランジスタの
ソース領域を延長してこの第４のガードバンド領域に接
続し、第１の電界効果トランジスタと第２の電界効果ト
ランジスタとが互いに向かい合う領域に第１のガードバ
ンド領域と第２のガードバンド領域とを平行して、かつ
離間して設置し、第３の電界効果トランジスタと第４の
電界効果トランジスタとが互いに向かい合う領域に第３
のガードバンド領域と第４のガードバンド領域とを平行
して、かつ離間して設置することを特徴とする。

【００５８】本発明の半導体装置は、半導体基板に設け
る第１の電界効果トランジスタと、半導体基板に設ける
第１のウェル領域に設ける第２の電界効果トランジスタ
と、半導体基板に設ける第３の電界効果トランジスタ
と、半導体基板に設ける第２のウェル領域に設ける第４
の電界効果トランジスタとからなる電界効果トランジス
タ回路を有する半導体装置であって、半導体基板に第１
の電界効果トランジスタのソース領域と反対導電型の第
１のガードバンド領域を設け、第１のウェル領域に第２
の電界効果トランジスタのソース領域と反対導電型の第
２のガードバンド領域を設け、半導体基板に第３の電界
効果トランジスタのソース領域と反対導電型の第３のガ
ードバンド領域を設け、第２のウェル領域に第４の電界
効果トランジスタのソース領域と反対導電型の第４のガ
ードバンド領域を設け、第１の電界効果トランジスタの
ソース領域を延長して第１のガードバンド領域に接続
し、第２の電界効果トランジスタのソース領域を延長し
てこの第２のガードバンド領域に接続し、第３の電界効
果トランジスタのソース領域を延長してこの第３のガー
ドバンド領域に接続し、第４の電界効果トランジスタの
ソース領域を延長してこの第４のガードバンド領域に接
続し、第１の電界効果トランジスタと第２の電界効果ト
ランジスタとが互いに向かい合う領域に第１のガードバ
ンド領域と第２のガードバンド領域とを平行して、かつ
離間して設置し、第３の電界効果トランジスタと第４の
電界効果トランジスタとが互いに向かい合う領域に第３
のガードバンド領域と第４のガードバンド領域とを平行
して、かつ離間して設置し、第２の電界効果トランジス
タと第４の電界効果トランジスタとが互いに向かい合う
領域に第２のガードバンド領域と第４のガードバンド領
域とを平行して、かつ離間して設置することを特徴とす
る。

【００５９】本発明の半導体装置は、半導体基板に設け
る第１の電界効果トランジスタと、半導体基板に設ける
第１のウェル領域に設ける第２の電界効果トランジスタ
と、半導体基板に設ける第３の電界効果トランジスタ
と、半導体基板に設ける第２のウェル領域に設ける第４
の電界効果トランジスタとからなる電界効果トランジス
タ回路を有する半導体装置であって、半導体基板に第１
の電界効果トランジスタのソース領域と反対導電型の第
１のガードバンド領域を設け、第１のウェル領域に第２
の電界効果トランジスタのソース領域と反対導電型の第
２のガードバンド領域を設け、半導体基板に第３の電界
効果トランジスタのソース領域と反対導電型の第３のガ
ードバンド領域を設け、第２のウェル領域に第４の電界
効果トランジスタのソース領域と反対導電型の第４のガ
ードバンド領域を設け、第１の電界効果トランジスタの
ソース領域を延長して第１のガードバンド領域に接続
し、第２の電界効果トランジスタのソース領域を延長し
てこの第２のガードバンド領域に接続し、第３の電界効
果トランジスタのソース領域を延長してこの第３のガー
ドバンド領域に接続し、第４の電界効果トランジスタの
ソース領域を延長してこの第４のガードバンド領域に接
続し、第１の電界効果トランジスタと第２の電界効果ト
ランジスタとが互いに向かい合う領域に第１のガードバ
ンド領域と第２のガードバンド領域とを平行して、かつ
離間して設置し、第３の電界効果トランジスタと第４の
電界効果トランジスタとが互いに向かい合う領域に第３
のガードバンド領域と第４のガードバンド領域とを平行
して、かつ離間して設置し、第１の電界効果トランジス
タと第２の電界効果トランジスタとが動作する電圧と、
第３の電界効果トランジスタと第４の電界効果トランジ
スタとが動作する電圧とが異なることを特徴とする。

【００６０】本発明の半導体装置は、半導体基板に設け
る第１の電界効果トランジスタと、半導体基板に設ける
第１のウェル領域に設ける第２の電界効果トランジスタ
と、半導体基板に設ける第３の電界効果トランジスタ
と、半導体基板に設ける第２のウェル領域に設ける第４
の電界効果トランジスタとからなる電界効果トランジス
タ回路を有する半導体装置であって、半導体基板に第１
の電界効果トランジスタのソース領域と反対導電型の第
１のガードバンド領域を設け、第１のウェル領域に第２
の電界効果トランジスタのソース領域と反対導電型の第
２のガードバンド領域を設け、半導体基板に第３の電界
効果トランジスタのソース領域と反対導電型の第３のガ
ードバンド領域を設け、第２のウェル領域に第４の電界
効果トランジスタのソース領域と反対導電型の第４のガ
ードバンド領域を設け、第１の電界効果トランジスタの
ソース領域を延長して第１のガードバンド領域に接続
し、第２の電界効果トランジスタのソース領域を延長し
てこの第２のガードバンド領域に接続し、第３の電界効
果トランジスタのソース領域を延長してこの第３のガー
ドバンド領域に接続し、第４の電界効果トランジスタの
ソース領域を延長してこの第４のガードバンド領域に接
続し、第１の電界効果トランジスタと第２の電界効果ト
ランジスタとが互いに向かい合う領域に第１のガードバ
ンド領域と第２のガードバンド領域とを平行して、かつ
離間して設置し、第３の電界効果トランジスタと第４の
電界効果トランジスタとが互いに向かい合う領域に第３
のガードバンド領域と第４のガードバンド領域とを平行
して、かつ離間して設置し、第２の電界効果トランジス
タと第４の電界効果トランジスタとが互いに向かい合う
領域に第２のガードバンド領域と第４のガードバンド領
域とを平行して、かつ離間して設置し、第１の電界効果
トランジスタと第２の電界効果トランジスタとが動作す
る電圧と、第３の電界効果トランジスタと第４の電界効
果トランジスタとが動作する電圧とが異なることを特徴
とする。

【００６１】本発明の半導体装置は、半導体基板に設け
る第１の電界効果トランジスタと、半導体基板に設ける
第１のウェル領域に設ける第２の電界効果トランジスタ
と、半導体基板に設ける第３の電界効果トランジスタ
と、半導体基板に設ける第２のウェル領域に設ける第４
の電界効果トランジスタとからなる電界効果トランジス
タ回路を有する半導体装置であって、半導体基板に第１
の電界効果トランジスタのソース領域と反対導電型の第
１のガードバンド領域を設け、第１のウェル領域に第２
の電界効果トランジスタのソース領域と反対導電型の第
２のガードバンド領域を設け、半導体基板に第３の電界
効果トランジスタのソース領域と反対導電型の第３のガ
ードバンド領域を設け、第２のウェル領域に第４の電界
効果トランジスタのソース領域と反対導電型の第４のガ
ードバンド領域を設け、第１の電界効果トランジスタの
ソース領域を延長して第１のガードバンド領域に接続
し、第２の電界効果トランジスタのソース領域を延長し
てこの第２のガードバンド領域に接続し、第３の電界効
果トランジスタのソース領域を延長してこの第３のガー
ドバンド領域に接続し、第４の電界効果トランジスタの
ソース領域を延長してこの第４のガードバンド領域に接
続し、第１の電界効果トランジスタと第２の電界効果ト
ランジスタとが互いに向かい合う領域に第１のガードバ
ンド領域と第２のガードバンド領域とを平行して、かつ
離間して設置し、第３の電界効果トランジスタと第４の
電界効果トランジスタとが互いに向かい合う領域に第３
のガードバンド領域と第４のガードバンド領域とを平行
して、かつ離間して設置し、第１の電界効果トランジス
タと第２の電界効果トランジスタとが動作する電圧と、
第３の電界効果トランジスタと第４の電界効果トランジ
スタとが動作する電圧とが異なり、第２の電界効果トラ
ンジスタと第４の電界効果トランジスタとは同一チャネ
ル極性の電界効果トランジスタであることを特徴とす
る。

【００６２】本発明の半導体装置は、半導体基板に設け
る第１の電界効果トランジスタと、半導体基板に設ける
第１のウェル領域に設ける第２の電界効果トランジスタ
と、半導体基板に設ける第３の電界効果トランジスタ
と、半導体基板に設ける第２のウェル領域に設ける第４
の電界効果トランジスタとからなる電界効果トランジス
タ回路を有する半導体装置であって、半導体基板に第１
の電界効果トランジスタのソース領域と反対導電型の第
１のガードバンド領域を設け、第１のウェル領域に第２
の電界効果トランジスタのソース領域と反対導電型の第
２のガードバンド領域を設け、半導体基板に第３の電界
効果トランジスタのソース領域と反対導電型の第３のガ
ードバンド領域を設け、第２のウェル領域に第４の電界
効果トランジスタのソース領域と反対導電型の第４のガ
ードバンド領域を設け、第１の電界効果トランジスタの
ソース領域を延長して第１のガードバンド領域に接続
し、第２の電界効果トランジスタのソース領域を延長し
てこの第２のガードバンド領域に接続し、第３の電界効
果トランジスタのソース領域を延長してこの第３のガー
ドバンド領域に接続し、第４の電界効果トランジスタの
ソース領域を延長してこの第４のガードバンド領域に接
続し、第１の電界効果トランジスタと第２の電界効果ト
ランジスタとが互いに向かい合う領域に第１のガードバ
ンド領域と第２のガードバンド領域とを平行して、かつ
離間して設置し、第３の電界効果トランジスタと第４の
電界効果トランジスタとが互いに向かい合う領域に第３
のガードバンド領域と第４のガードバンド領域とを平行
して、かつ離間して設置し、第２の電界効果トランジス
タと第４の電界効果トランジスタとが互いに向かい合う
領域に第２のガードバンド領域と第４のガードバンド領
域とを平行して、かつ離間して設置し、第１の電界効果
トランジスタと第２の電界効果トランジスタとが動作す
る電圧と、第３の電界効果トランジスタと第４の電界効
果トランジスタとが動作する電圧とが異なり、第２の電
界効果トランジスタと第４の電界効果トランジスタとは
同一チャネル極性の電界効果トランジスタであることを
特徴とする。

【００６３】本発明の半導体装置は、半導体基板に設け
る第１の電界効果トランジスタと、半導体基板に設ける
第１のウェル領域に設ける第２の電界効果トランジスタ
と、半導体基板に設ける第３の電界効果トランジスタ
と、半導体基板に設ける第２のウェル領域に設ける第４
の電界効果トランジスタとからなる電界効果トランジス
タ回路を有する半導体装置であって、半導体基板に第１
の電界効果トランジスタのソース領域と反対導電型の第
１のガードバンド領域を設け、第１のウェル領域に第２
の電界効果トランジスタのソース領域と反対導電型の第
２のガードバンド領域を設け、半導体基板に第３の電界
効果トランジスタのソース領域と反対導電型の第３のガ
ードバンド領域を設け、第２のウェル領域に第４の電界
効果トランジスタのソース領域と反対導電型の第４のガ
ードバンド領域を設け、第１の電界効果トランジスタの
ソース領域に比べ第１のガードバンド領域の深さは深
く、第２の電界効果トランジスタのソース領域に比べ第
２のガードバンド領域の深さは深く、第３の電界効果ト
ランジスタのソース領域に比べ第３のガードバンド領域
の深さは深く、第４の電界効果トランジスタのソース領
域に比べ第４のガードバンド領域の深さは深く、第１の
電界効果トランジスタのソース領域を延長してこの第１
のガードバンド領域に接続し、第２の電界効果トランジ
スタのソース領域を延長してこの第２のガードバンド領
域に接続し、第３の電界効果トランジスタのソース領域
を延長してこの第３のガードバンド領域に接続し、第４
の電界効果トランジスタのソース領域を延長してこの第
４のガードバンド領域に接続し、第１の電界効果トラン
ジスタと第２の電界効果トランジスタとが互いに向かい
合う領域に第１のガードバンド領域と第２のガードバン
ド領域とを平行して、かつ離間して設置し、第３の電界
効果トランジスタと第４の電界効果トランジスタとが互
いに向かい合う領域に第３のガードバンド領域と第４の
ガードバンド領域とを平行して、かつ離間して設置し、
第２の電界効果トランジスタと第４の電界効果トランジ
スタとが互いに向かい合う領域に第２のガードバンド領
域と第４のガードバンド領域とを平行して、かつ離間し
て設置し、第１の電界効果トランジスタと第２の電界効
果トランジスタとが動作する電圧と、第３の電界効果ト
ランジスタと第４の電界効果トランジスタとが動作する
電圧とが異なり、第２の電界効果トランジスタと第４の
電界効果トランジスタとは同一チャネル極性の電界効果
トランジスタであることを特徴とする。

【００６４】本発明の半導体装置においては、電界効果
トランジスタのソース領域と反対導電型のガードバンド
領域を設け、電界効果トランジスタのソース領域を延長
しこのガードバンド領域に接続する。

【００６５】Ｐチャネルの電界効果トランジスタとＮチ
ャネルの電界効果トランジスタとでそれぞれガードバン
ド領域を設け、Ｐチャネルの電界効果トランジスタとＮ
チャネルの電界効果トランジスタとが互いに向かい合う
領域に、これら２つのガードバンド領域を平行して、し
かも離間して設置するように、本発明の半導体装置は構
成する。

【００６６】このことによって、Ｐチャネルの電界効果
トランジスタとＮチャネルの電界効果トランジスタと
は、Ｎ型のガードバンド領域とＰ型のガードバンド領域
とを解して離間することができる。

【００６７】さらに本発明の半導体装置では、隣接する
他の同一チャネル極性の電界効果トランジスタ同士が互
いに向かい合う領域にも同様に、電界効果トランジスタ
のソース領域と接続する電界効果トランジスタのソース
領域と反対導電型のガードバンド領域を設ける。

【００６８】このような構成とすることによって、隣接
する同一チャネル極性の電界効果トランジスタ同士は、
ガードバンド領域によって隔てられる。

【００６９】相補型電界効果トランジスタ半導体装置に
外部からの高い電圧やノイズなどが印加する場合でも、
Ｐチャネルの電界効果トランジスタとＮチャネルの電界
効果トランジスタとが互いに向かい合う領域に２つのガ
ードバンド領域を設置することで、半導体基板あるいは
ウェル領域に注入するキャリアをこれら２つのガードバ
ンド領域が吸収するようになっている。このため本発明
の半導体装置では、ラッチアップの発生条件を満たさ
ず、ラッチアップの発生を抑えることができる。

【００７０】また、隣接する同一チャネル極性の電界効
果トランジスタ同士が互いに向かい合う領域に互いにガ
ードバンドを設けることにより、半導体基板に寄生する
横型バイポーラトランジスタの動作を制限する。このた
め本発明の半導体装置では、ラッチアップの発生を抑え
ることができる。

【００７１】さらに、ガードバンド領域は相補型電界効
果トランジスタ回路の周囲全体を囲うことなく、極性の
異なる電界効果トランジスタとの間の領域にのみに設け
ている。このため、ラッチアップを防止する手段に用い
る面積は極めて小さい。このため本発明の半導体装置で
は、相補型電界効果トランジスタ回路の面積の増加を最
小限にとどめることができる。

【００７２】

【発明の実施の形態】以下、本発明の半導体装置を実施
するための最良の実施の形態を、図面を基に説明する。
図１は本発明の実施の形態における相補型電界効果トラ
ンジスタ半導体装置の平面パターン形状を示す平面図で
ある。

【００７３】まず、本発明の相補型電界効果トランジス
タ半導体装置の構成を図１を用いて説明する。本発明の
相補型電界効果トランジスタ半導体装置は、低電位系と
高電位系との異なる２つの電源電圧で動作する電界効果
トランジスタとガードバンド領域とからなる。

【００７４】図１に示すように、Ｎ型の半導体基板２０
にＰチャネルの第１の電界効果トランジスタ１３とＰチ
ャネルの第３の電界効果トランジスタ１５とを設け、Ｎ
型の半導体基板２０に設けるＰ型の第１のウェル領域２
１にＮチャネルの第２の電界効果トランジスタ１４を設
け、Ｎ型の半導体基板２０に設けるＰ型の第２のウェル
領域２２にＮチャネルの第４の電界効果トランジスタ１
６を設ける。

【００７５】Ｎ型の半導体基板２０にＮ型の第１のガー
ドバンド領域５３とＮ型の第３のガードバンド領域６３
とを設け、Ｐ型の第１のウェル領域２１にＰ型の第２の
ガードバンド領域５４を設け、Ｐ型の第２のウェル領域
２２にＰ型の第４のガードバンド領域６４を設ける。

【００７６】低電位系の素子はＰチャネルの第１の電界
効果トランジスタ１３とＮチャネルの第２の電界効果ト
ランジスタ１４とからなり、これらで相補型電界効果ト
ランジスタ回路を構成する。高電位系の素子はＰチャネ
ルの第３の電界効果トランジスタ１５とＮチャネルの第
４の電界効果トランジスタ１６とからなり、これらで相
補型電界効果トランジスタ回路を構成する。

【００７７】Ｎ型の第１のガードバンド領域５３とＰ型
の第２のガードバンド領域５４は、Ｐチャネルの第１の
電界効果トランジスタ１３とＮチャネルの第２の電界効
果トランジスタ１４とが互いに向い合う領域に互いに平
行して、かつ離間して設け、Ｎ型の第３のガードバンド
領域６３とＰ型の第４のガードバンド領域６４とは、Ｐ
チャネルの第３の電界効果トランジスタ１５とＮチャネ
ルの第４の電界効果トランジスタ１６とが互いに向かい
合う領域に互いに平行して、しかも離間して設ける。

【００７８】さらに、Ｐ型の第２のガードバンド領域５
４とＰ型の第４のガードバンド領域６４とは、Ｎチャネ
ルの第２の電界効果トランジスタ１４とＮチャネルの第
４の電界効果トランジスタ１６とが互いに向かい合う領
域に互いに平行して、しかも離間して設ける。

【００７９】Ｎ型の第１のガードバンド領域５３とＰ型
の第２のガードバンド領域５４は、それぞれ金属配線８
と金属配線９とが上部を覆っており、Ｎ型の第３のガー
ドバンド領域６３とＰ型の第４のガードバンド領域６４
とは、それぞれ金属配線８と金属配線１０とが上部を覆
っている。

【００８０】Ｐ型の第１の電界効果トランジスタ１３と
Ｎ型の第２の電界効果トランジスタ１４とが互いに向か
い合う領域に設けるＮ型の第１のガードバンド領域５３
と、Ｐ型の第２のガードバンド領域５４との間には、Ｐ
型の第１のウェル領域２１とＮ型の半導体基板２０との
境界を設けている。すなわちＰ型の第１のウェル領域２
１とＮ型の半導体基板２０との境界を挟みＮ型の第１の
ガードバンド領域５３とＰ型の第２のガードバンド領域
５４とが対向して設けている。

【００８１】Ｐ型の第３の電界効果トランジスタ１５と
Ｎ型の第４の電界効果トランジスタ１６とが互いに向か
い合う領域に設けるＮ型の第３のガードバンド領域６３
と、Ｐ型の第４のガードバンド領域６４との間の領域に
は、Ｐ型の第２のウェル領域２２とＮ型の半導体基板２
０との境界を設けている。すなわち、Ｐ型の第２のウェ
ル領域２２とＮ型の半導体基板２０との境界を挟みＮ型
の第３のガードバンド領域６３とＰ型の第４のガードバ
ンド領域６４とが対向して設けている。

【００８２】Ｎ型の第１のガードバンド領域５３はＮ型
の第２の電界効果トランジスタ１４を構成するＮ型のソ
ース領域２８と同一の不純物濃度で構成し、Ｐ型の第２
のガードバンド領域５４はＰ型の第１の電界効果トラン
ジスタ１３を構成するＰ型のソース領域２５と同一の不
純物濃度で構成する。

【００８３】Ｎ型の第３のガードバンド領域６３はＮ型
の第４の電界効果トランジスタ１６を構成するＮ型のソ
ース領域３３と同一の不純物濃度で構成し、Ｐ型の第４
のガードバンド領域６４はＰ型の第３の電界効果トラン
ジスタ１５を構成するＰ型のソース領域３６と同一の不
純物濃度で構成する。

【００８４】つぎに各構成要素の接続状態を説明しなが
らさらに本発明の実施の形態における半導体装置の構造
を説明する。Ｐチャネルの第１の電界効果トランジスタ
１３は、Ｐ型のドレイン領域２３とゲート電極２４とＰ
型のソース領域２５とで構成し、Ｐ型のソース領域２５
はＰチャネルの第１の電界効果トランジスタ１３から延
長し、Ｎ型の第１のガードバンド領域５３に接続する。

【００８５】電界効果トランジスタは、ソース領域やド
レイン領域やゲート電極のほかにチャネルを形成する半
導体基板やウェルの電位を決定するために半導体基板や
ウェルと同一導電型の領域であるバルク領域を設ける。
たとえばＮ型の電界効果トランジスタであれば、Ｐ型の
バルク領域を設ける。

【００８６】Ｎ型の第１のガードバンド領域５３は電界
効果トランジスタのバルク領域と同一の目的で設けるも
のであり、Ｎ型の第１のガードバンド領域５３とＰ型の
ソース領域２５とは金属配線８によって接続し、ゼロＶ
の電位を供給する電源ＶＤＤ（図示しない）に接続す
る。

【００８７】Ｐ型のソース領域２５はＰチャネルの第１
の電界効果トランジスタ１３から延長してＮ型の第１の
ガードバンド領域５３と接続するので、これらの接続部
分にはＰＮ接合ができるが、金属配線８によって互いに
接続するためＰ型のソース領域２５とＮ型の第１のガー
ドバンド領域５３とは同電位に保たれる。

【００８８】Ｎチャネルの第２の電界効果トランジスタ
１４は、Ｎ型のドレイン領域３０とゲート電極２９とＮ
型のソース領域２８とで構成し、Ｎ型のソース領域２８
はＮチャネルの第２の電界効果トランジスタ１４から延
長し、Ｐ型の第２のガードバンド領域５４に接続する。

【００８９】Ｐ型の第２のガードバンド領域５４は電界
効果トランジスタのバルク領域と同一の目的で設けるも
のであり、Ｐ型の第２のガードバンド領域５４とＮ型の
ソース領域２８とは金属配線９によって接続し、マイナ
ス３Ｖの電位を供給する電源ＶＳＳ（図示しない）に接
続する。

【００９０】Ｎ型のソース領域２８はＮチャネルの第２
の電界効果トランジスタ１４から延長してＰ型の第２の
ガードバンド領域５４と接続するので、これらの接続部
分にはＰＮ接合ができるが、金属配線９によって互いに
接続するためＮ型のソース領域２８とＰ型の第２のガー
ドバンド領域５４とは同電位に保たれる。

【００９１】Ｐチャネルの第１の電界効果トランジスタ
１３のゲート電極２４とＮチャネルの第２の電界効果ト
ランジスタ１４のゲート電極２９とは金属配線６で接続
し、Ｐチャネルの第１の電界効果トランジスタ１３のＰ
型のドレイン領域２３とＮチャネルの第２の電界効果ト
ランジスタ１４のＮ型のドレイン領域３０とは金属配線
１１で接続する。

【００９２】Ｐチャネルの第３の電界効果トランジスタ
１５は、Ｐ型のドレイン領域３８とゲート電極３７とＰ
型のソース領域３６とで構成し、Ｐ型のソース領域３６
はＰチャネルの第３の電界効果トランジスタ１５から延
長し、Ｎ型の第３のガードバンド領域６３に接続する。

【００９３】Ｎ型の第３のガードバンド領域６３は電界
効果トランジスタのバルク領域と同一の目的で設けるも
のであり、Ｎ型の第３のガードバンド領域６３とＰ型の
ソース領域３６とは金属配線８によって接続し、ゼロＶ
の電位を供給する電源ＶＤＤ（図示しない）に接続す
る。

【００９４】Ｐ型のソース領域３６はＰチャネルの第３
の電界効果トランジスタ１５から延長してＮ型の第３の
ガードバンド領域６３と接続するので、これらの接続部
分にはＰＮ接合ができるが、金属配線８によって互いに
接続するためＰ型のソース領域３６とＮ型の第３のガー
ドバンド領域６３とは同電位に保たれる。

【００９５】Ｎチャネルの第４の電界効果トランジスタ
１６は、Ｎ型のドレイン領域３１とゲート電極３２とＮ
型のソース領域３３とで構成し、Ｎ型のソース領域３３
はＮチャネルの第４の電界効果トランジスタ１６から延
長し、Ｐ型の第４のガードバンド領域６４に接続する。

【００９６】Ｐ型の第４のガードバンド領域６４は電界
効果トランジスタのバルク領域と同一の目的で設けるも
のであり、Ｐ型の第４のガードバンド領域６４とＮ型の
ソース領域３３とは金属配線１０によって接続し、マイ
ナス９Ｖの電位を供給する電源ＶＰＰ（図示しない）に
接続する。

【００９７】Ｎ型のソース領域３３はＮチャネルの第４
の電界効果トランジスタ１６から延長してＰ型の第４の
ガードバンド領域６３と接続するので、これらの接続部
分にはＰＮ接合ができるが、金属配線１０によって互い
に接続するためＮ型のソース領域３３とＰ型の第４のガ
ードバンド領域６３とは同電位に保たれる。

【００９８】Ｐチャネルの第３の電界効果トランジスタ
１５のゲート電極３７とＮチャネルの第４の電界効果ト
ランジスタ１６のゲート電極３２とは金属配線７で接続
し、Ｐチャネルの第３の電界効果トランジスタ１５のＰ
型のドレイン領域３８とＮチャネルの第４の電界効果ト
ランジスタ１６のＮ型のドレイン領域３１とは金属配線
１２で接続する。

【００９９】この構造により、電源ＶＤＤと電源ＶＳＳ
との間の３Ｖの電位差で動作するＰチャネルの第１の電
界効果トランジスタ１３とＮチャネルの第２の電界効果
トランジスタ１４との低電位系の相補型電界効果トラン
ジスタ回路と、電源ＶＤＤと電源ＶＰＰとの間の９Ｖの
電位差で動作するＰチャネルの第３の電界効果トランジ
スタ１５とＮチャネルの第４の電界効果トランジスタ１
６との高電位系の相補型電界効果トランジスタ回路とが
構成する。

【０１００】また電源ＶＤＤと電源ＶＳＳとの間の電位
で動作する低電位系の相補型電界効果トランジスタのう
ちＮチャネルの第２の電界効果トランジスタ１４と、電
源ＶＤＤと電源ＶＰＰとの間の電位で動作する高電位系
の相補型電界効果トランジスタのうちＮチャネルの第４
の電界効果トランジスタ１６とが互いに向かい合う領域
にはＰ型の第２のガードバンド領域５４とＰ型の第４の
ガードバンド領域６４とが互いに平行して、かつ離間し
て設ける。

【０１０１】すなわち、Ｐ型の第１のウェル領域２１と
Ｐ型の第２のウェル領域２２とが向かい合う領域にＰ型
の第２のガードバンド領域５４とＰ型の第４のガードバ
ンド領域６４とが対向して、かつ離間して設ける。

【０１０２】つぎに本発明の相補型電界効果トランジス
タ半導体装置の動作を説明する。本発明の相補型電界効
果トランジスタ半導体装置にも構造上バイポーラトラン
ジスタと抵抗とが寄生的に存在しサイリスタ構造の回路
を構成する。図２はこのバイポーラトランジスタと抵抗
との接続を説明するための平面図である。

【０１０３】図２に示す平面図は図１に示す平面図の細
部を省略してある。すなわち、金属配線６と金属配線８
と金属配線９と金属配線１１と金属配線７と金属配線１
０と金属配線１２とを省略してある。なお、図１と同一
の構成要素については同一の符号をつけ、詳細な説明は
省略する。

【０１０４】図１と図２とを用いて異なるチャネル極性
の電界効果トランジスタ間で発生するラッチアップの防
止動作について、電源ＶＤＤと電源ＶＳＳとの間の電位
で動作する低電位系の相補型電界効果トランジスタを例
に説明する。

【０１０５】図２に示すようにＰチャネルの第１の電界
効果トランジスタ１３のＰ型のソース領域２５をエミッ
タとし、Ｎ型の半導体基板２０をベースとし、Ｐ型の第
１のウェル領域２１をコレクタとするＰＮＰ型バイポー
ラトランジスタＱ１と、Ｎチャネルの第２の電界効果ト
ランジスタ１４のＮ型のソース領域２８をエミッタと
し、Ｐ型の第１のウェル領域２１をベースとし、Ｎ型の
半導体基板２０をコレクタとするＮＰＮ型バイポーラト
ランジスタＱ３とが存在する。

【０１０６】さらに、Ｐチャネルの第１の電界効果トラ
ンジスタ１３のＰ型のドレイン領域２３をエミッタと
し、Ｎ型の半導体基板２０をベースとし、Ｐ型の第１の
ウェル領域２１をコレクタとするＰＮＰ型バイポーラト
ランジスタＱ２と、Ｎチャネルの第２の電界効果トラン
ジスタ１４のＮ型のドレイン領域３０をエミッタとし、
Ｐ型の第１のウェル領域２１をベースとし、Ｎ型の半導
体基板２０をコレクタとするＮＰＮ型バイポーラトラン
ジスタＱ４とが存在する。

【０１０７】さらにＮ型の半導体基板２０に抵抗ｒ１、
Ｐ型の第１のウェル領域２１に抵抗ｒ２、Ｎ型の第１の
ガードバンド領域５３とＮ型の半導体基板２０との間に
抵抗ｒ１１、Ｐ型の第２のガードバンド領域５４とＰ型
第１のウェル領域２１との間に抵抗ｒ２２が、それぞれ
存在する。

【０１０８】図１に示す金属配線１１に外部からの高い
電圧やノイズ等が印加する場合、印加する高い電圧やノ
イズ等の極性によって、Ｐチャネルの第１の電界効果ト
ランジスタ１３のＰ型のドレイン領域２３あるいはＮチ
ャネルの第２の電界効果トランジスタ１４のＮ型のドレ
イン領域３０のどちらかが順バイアスとなる。

【０１０９】すなわちＰＮＰ型バイポーラトランジスタ
Ｑ２か、ＮＰＮ型バイポーラトランジスタＱ４のどちら
かがオンして、Ｎ型の半導体基板２０あるいはＰ型の第
１のウェル領域２１に電流を流す。

【０１１０】しかしながら、図１に示すＰチャネルの第
１の電界効果トランジスタ１３とＮチャネルの第２の電
界効果トランジスタ１４とが互いに向かい合う領域には
それぞれＮ型の第１のガードバンド領域５３とＰ型の第
２のガードバンド領域５４とが平行して設置してある。
このため図２に示すように、抵抗ｒ１と抵抗ｒ１１とは
並列抵抗となり、また抵抗ｒ２と抵抗ｒ２２とも並列抵
抗となる。

【０１１１】したがって、Ｎ型の半導体基板２０あるい
はＰ型の第１のウェル領域２１に流れる電流によって抵
抗ｒ１あるいは抵抗ｒ２との両端に発生する電圧はＰＮ
Ｐ型バイポーラトランジスタＱ１またはＮＰＮ型バイポ
ーラトランジスタＱ３のベース・エミッタ間電圧ＶＢＥ
を超えることなくラッチアップを起こすことはない。

【０１１２】すなわち注入するキャリアは、Ｎ型の半導
体基板２０あるいはＰ型の第１のウェル領域２１に到達
する前に、電源ＶＤＤに接続するＮ型の第１のガードバ
ンド領域５３と電源ＶＳＳに接続するＰ型の第２のガー
ドバンド領域５４とに吸収される。

【０１１３】さらにまた、Ｐチャネルの第１の電界効果
トランジスタ１３のＰ型のソース領域２５かＮチャネル
の第２の電界効果トランジスタ１４のＮ型のソース領域
２８のどちらかに外部からの高い電圧やノイズが印加す
る場合も同様に、ラッチアップを発生することはない。

【０１１４】以上説明した動作は、電源ＶＤＤと電源Ｖ
ＰＰとの間の電位で動作する高電位系の相補型電界効果
トランジスタにおいても同様に考えることができる。

【０１１５】本発明の相補型電界効果トランジスタ半導
体装置を構成する相補型電界効果トランジスタ回路は、
Ｐチャネルの電界効果トランジスタとＮチャネルの電界
効果トランジスタとが互いに向かい合う領域に、それぞ
れのチャネル極性の電界効果トランジスタのソース領域
から延長して接続するＰ型のガードバンド領域とＮ型の
ガードバンド領域とを設ける構成である。

【０１１６】さらに、このガードバンド領域は図１に示
すように電源用の金属配線の下部に設けるので、電界効
果トランジスタの周囲全体に設ける必要がなく、ラッチ
アップの防止対策を施しても電界効果トランジスタのチ
ップサイズ増加を最小限にとどめることができる。

【０１１７】つぎに同一のチャネル極性の電界効果トラ
ンジスタ間で発生するラッチアップの防止動作について
説明する。

【０１１８】図３は、電源ＶＤＤと電源ＶＳＳとの間の
電位で動作する低電位系の相補型電界効果トランジスタ
と、電源ＶＤＤと電源ＶＰＰとの間の電位で動作する高
電位系の相補型電界効果トランジスタとに寄生的に存在
するバイポーラトランジスタや抵抗で構成するサイリス
タ構造の回路による、同一のチャネル極性の電界効果ト
ランジスタ間で発生するラッチアップの発生およびその
防止についての動作を説明するための平面図である。

【０１１９】図３に示す平面図は図１に示す平面図の細
部を省略してある。すなわち、金属配線６と金属配線８
と金属配線９と金属配線１１と金属配線７と金属配線１
０と金属配線１２とを省略してある。なお、図１と同一
の構成要素については同一符号をつけ、詳細な説明は省
略する。

【０１２０】電源ＶＤＤと電源ＶＳＳとの間の電位で動
作する低電位系の電界効果トランジスタであるＮチャネ
ルの第２の電界効果トランジスタ１４と、電源ＶＤＤと
電源ＶＰＰとの間の電位で動作する高電位系の電界効果
トランジスタであるＮチャネルの第４の電界効果トラン
ジスタ１６とが互いに向かい合う領域には、Ｐ型の第２
のガードバンド領域５４とＰ型の第４のガードバンド領
域６４とを設ける。

【０１２１】図３に示すように、ＰＮＰ型バイポーラト
ランジスタ４１とＮＰＮ型バイポーラトランジスタ４２
とＮＰＮ型バイポーラトランジスタ４３、および抵抗４
４ａと抵抗４４ｂと抵抗４５ａと抵抗４５ｂと抵抗４６
と抵抗４７とが寄生的に存在する。

【０１２２】ＰＮＰ型バイポーラトランジスタ４１は、
Ｎチャネルの第２の電界効果トランジスタ１４のＰ型の
第１のウェル領域２１をコレクタとし、Ｎチャネルの第
４の電界効果トランジスタ１６のＰ型の第２のウェル領
域２２をエミッタとし、Ｎ型の半導体基板２０をベース
とする。

【０１２３】ここでＮＰＮ型バイポーラトランジスタ４
２は、Ｎチャネルの第２の電界効果トランジスタ１４の
Ｎ型のソース領域２８をエミッタとし、Ｐ型の第１のウ
ェル領域２１をベースとし、Ｎ型の半導体基板２０をコ
レクタとする。

【０１２４】さらにＮＰＮ型バイポーラトランジスタ４
３は、Ｎチャネルの第４の電界効果トランジスタ１６の
Ｎ型のソース領域３３をエミッタとし、Ｐ型の第２のウ
ェル領域２２をベースとし、Ｎ型の半導体基板２０をコ
レクタとする。

【０１２５】抵抗４４ａと抵抗４４ｂとはＮチャネルの
第２の電界効果トランジスタ１４のＰ型の第１のウェル
領域２１とＰ型の第２のガードバンド領域５４との間の
抵抗である。

【０１２６】抵抗４４ａはＰ型の第２のガードバンド領
域５４とＮチャネルの第２の電界効果トランジスタ１４
のＮ型のソース領域２８とを直接接続するＰ型の第２の
ガードバンド領域５４とＰ型の第１のウェル領域２１と
のあいだの抵抗であり、抵抗４４ｂはＮチャネルの第２
の電界効果トランジスタ１４のＮ型のソース領域２８と
金属配線９（図３には図示しない）を介して接続するＰ
型の第２のガードバンド領域５４とＰ型の第１のウェル
領域２１との間の抵抗である。

【０１２７】抵抗４５ａと抵抗４５ｂとは、Ｎチャネル
の第４の電界効果トランジスタ１６のＰ型の第２のウェ
ル領域２２とＰ型の第４のガードバンド領域６４との間
の抵抗である。

【０１２８】抵抗４５ａは、Ｐ型の第４のガードバンド
領域６４とＮチャネルの第４の電界効果トランジスタ１
６のＮ型のソース領域３３とを直接接続するＰ型の第４
のガードバンド領域６４とＰ型の第２のウェル領域２２
との間の抵抗である。さらに抵抗４５ｂは、Ｎチャネル
の第４の電界効果トランジスタ１６のＮ型のソース領域
３３と金属配線１０（図３には図示しない）を介して接
続するＰ型の第４のガードバンド領域６４とＰ型の第２
のウェル領域２２との間の抵抗である。

【０１２９】抵抗４６はＮ型の半導体基板２０と、Ｐチ
ャネルの第１の電界効果トランジスタ１３のＰ型のソー
ス領域２５と接続するＮ型の第１のガードバンド領域５
３との間の抵抗である。

【０１３０】抵抗４７はＮ型の半導体基板２０と、Ｐチ
ャネルの第３の電界効果トランジスタ１５のＰ型のソー
ス領域３６と接続するＮ型の第３のガードバンド領域６
３との間の抵抗である。

【０１３１】これら寄生的に存在するＰＮＰ型バイポー
ラトランジスタ４１とＮＰＮ型バイポーラトランジスタ
４２とＮＰＮ型バイポーラトランジスタ４３と、抵抗４
４ａと抵抗４４ｂと抵抗４５ａと抵抗４５ｂと抵抗４６
と抵抗４７とでサイリスタ構造の回路を構成する。

【０１３２】外部から印加する高い電圧やノイズが電源
ＶＳＳや電源ＶＰＰに重畳し、キャリアがＮチャネルの
第２の電界効果トランジスタ１４のＰ型の第１のウェル
領域２１やＮチャネルの第４の電界効果トランジスタ１
６のＰ型の第２のウェル領域２２に注入する場合を例に
あげて説明する。

【０１３３】このような電源にラッチアップのトリガー
となる高い電圧やノイズが印加する場合であっても、Ｎ
チャネルの第２の電界効果トランジスタ１４とＮチャネ
ルの第４の電界効果トランジスタ１６とが互いに向かい
合う領域には、Ｐ型の第２のガードバンド領域５４とＰ
型の第４のガードバンド領域６４とを設けている。この
ためこれらウェルに存在する抵抗である抵抗４４ａと抵
抗４４ｂと抵抗４５ａと抵抗４５ｂとは低く、ＮＰＮ型
バイポーラトランジスタ４２とＮＰＮ型バイポーラトラ
ンジスタ４３とをオンしにくくする。

【０１３４】ここでたとえば電源ＶＰＰに外部から印加
する高い電圧やノイズが印加し、Ｐ型の第２のウェル領
域２２にキャリアが注入すると、ＰＮＰ型バイポーラト
ランジスタ４１のエミッタからベースに電流が流れこの
ＰＮＰ型バイポーラトランジスタ４１のエミッタ−コレ
クタ間が導通しそうになる。

【０１３５】ところがＰ型の第１のウェル領域２１のＰ
型の第２のガードバンド領域５４があるため、たちまち
このＰ型の第２のガードバンド領域５４に電流が流れ
る。これによりＰ型の第１のウェル領域２１の電位が上
昇することはなく、すなわち抵抗４４の両端に発生する
電圧が低いためＮＰＮ型バイポーラトランジスタ４２が
オンすることはない。

【０１３６】ＰＮＰ型バイポーラトランジスタ４１やＮ
ＰＮ型バイポーラトランジスタ４２の動作を制限し、こ
れらで構成するサイリスタ構造の回路を動作させず、ラ
ッチアップの発生を防止する。

【０１３７】外部から印加する高い電圧やノイズが電界
効果トランジスタのドレイン領域に印加する場合であっ
ても、以上の説明と同じようにラッチアップが発生する
ことはない。

【０１３８】つぎに以上図１から図３を使用して説明し
た本発明の半導体装置における実施の形態の構成と異な
る実施形態について、図４を用いて説明する。

【０１３９】図４は図１に示す切断線Ａ−Ａで切断した
様子を示す断面図である。なおこの図４の断面図では、
金属配線６と金属配線８と金属配線９と金属配線１１と
の図示は省略している。

【０１４０】図４に示すように、この実施の形態におい
ては、Ｎ型の第１のガードバンド領域５３と、Ｐチャネ
ルの第１の電界効果トランジスタ１３を構成するＰ型の
ソース領域２５とは、その深さを異なるように構成す
る。

【０１４１】図４に示す実施の形態では、Ｐ型のソース
領域２５の深さＬ１に比らべて、Ｎ型の第１のガードバ
ンド領域５３の深さＬ２を深くする構造とする。

【０１４２】同様にＰ型の第２のガードバンド領域５４
とＮチャネルの第２の電界効果トランジスタ１４を構成
するＮ型のソース領域２８とは深さが異なり、Ｎ型のソ
ース領域２８の深さＬ３に比らべて、Ｐ型の第２のガー
ドバンド領域５４の深さＬ４を深くする構造にしてもよ
い。

【０１４３】すなわち、ガードバンド領域の深さ寸法
と、電界効果トランジスタを構成するソース領域の深さ
寸法とは、同一寸法である必要はない。

【０１４４】注入するキャリアを効率よく吸収するため
には、Ｎ型の第１のガードバンド領域５３とＰ型の第２
のガードバンド領域５４とを構成する領域の深さＬ２と
深さＬ４とは大きいほうが望ましい。すなわち半導体基
板表面より裏面方向に深く構成するほうがよく、この構
成により半導体基板やウェル注入したキャリアをよく吸
収することができる。

【０１４５】また、ガードバンド領域の幅寸法は、電界
効果トランジスタ回路をレイアウトする場合の回路の設
置状態によって自由に変更することが可能である。

【０１４６】すなわち、電界効果トランジスタ回路を設
ける領域に余裕があれば、ガードバンド領域の幅寸法を
大きくする。注入するキャリアを効率よく吸収するため
にはガードバンド領域の幅寸法は平面から見て大きいほ
うが望ましい。

【０１４７】さらにまた本発明の実施の形態では、半導
体基板はＮ型を用いて説明したが、Ｐ型の半導体基板を
使用しても本発明の特徴を具備する相補型電界効果トラ
ンジスタ半導体装置を構成できる。いずれの場合にお
いても、本発明の主旨を逸脱しない範囲で種々の変更が
可能である。

【０１４８】

【発明の効果】以上、発明の実施の形態に基づいて説明
したように、本発明の半導体装置は、低電位系と高電位
系との異なる電位系が混在する相補型電界効果トランジ
スタ半導体装置において、相補型電界効果トランジスタ
半導体装置の外部から印加する高い電圧やノイズ等およ
び相補型電界効果トランジスタ半導体装置の内部の素子
の動作等によるノイズの発生を考慮し、異なるチャネル
極性の電界効果トランジスタとの間と、同一のチャネル
極性の電界効果トランジスタとの間にガードバンド領域
を設け、ラッチアップの発生を防止するものである。

【０１４９】電界効果トランジスタのソース領域と反対
導電型のガードバンド領域を設け、電界効果トランジス
タのソース領域を延長しこのガードバンド領域に接続す
る。Ｐチャネルの電界効果トランジスタとＮチャネルの
電界効果トランジスタとでそれぞれこのガードバンド領
域を設け、異なるチャネル極性の電界効果トランジスタ
が互いに向かい合う領域にこの２つのガードバンド領域
を平行して、かつ離間して設置する。

【０１５０】このことによって、Ｐチャネルの電界効果
トランジスタとＮチャネルの電界効果トランジスタとが
Ｎ型のガードバンド領域とＰ型のガードバンド領域とで
隔てられる。

【０１５１】さらに、低電位系の電界効果トランジスタ
と高電位系の電界効果トランジスタとが隣接する領域に
も同様に、電界効果トランジスタのソース領域と接続す
る電界効果トランジスタのソース領域と反対導電型のガ
ードバンド領域を設け、この２つのガードバンド領域を
平行して、かつ離間して設置する。

【０１５２】このことによって、低電位系の電界効果ト
ランジスタと高電位系の電界効果トランジスタとが隣接
する領域において、同一チャネル極性の電界効果トラン
ジスタ同士が２つのガードバンド領域によって隔てられ
る。

【０１５３】相補型電界効果トランジスタ半導体装置に
外部からの高い電圧やノイズ等が印加する場合でも、異
なるチャネル極性の電界効果トランジスタが互いに向か
い合う領域に２つのガードバンド領域を設置すること
で、半導体基板あるいはウェル領域に注入するキャリア
をこれら２つのガードバンド領域が吸収するようになっ
ており、ラッチアップの発生を抑えることができる。

【０１５４】また、低電位系の電界効果トランジスタと
高電位系の電界効果トランジスタとが隣接する領域にも
互いにガードバンド領域を設けることにより、半導体基
板に寄生する横型バイポーラトランジスタの動作を制限
し、ラッチアップの発生を抑えることができる。

【０１５５】ガードバンド領域は相補型電界効果トラン
ジスタ回路の周囲全体を囲うことなく、異なるチャネル
極性の電界効果トランジスタとの間や同一のチャネル極
性の電界効果トランジスタとの間に設ける。

【０１５６】さらに電界効果トランジスタのソース領域
を延長してガードバンド領域と接続するため、ラッチア
ップを防止する手段に用いる面積は極めて小さく、相補
型電界効果トランジスタ回路にラッチアップの防止対策
を施すにも関わらず電界効果トランジスタの面積増加を
最小限にとどめることができる。

【０１５７】すなわち、ラッチアップを防止する方法と
して、チップサイズを増大させることなく充分な機能を
発揮することが可能で、高い信頼性、高いラッチアップ
耐量を提供するものであり、その効果は非常に大きい。

【図面の簡単な説明】

【図１】本発明の実施の形態における相補型電界効果ト
ランジスタを備える半導体装置の平面パターン形状を示
す平面図である。

【図２】本発明の実施の形態における相補型電界効果ト
ランジスタを備える半導体装置の一部領域を示す平面図
である。

【図３】本発明の実施の形態における相補型電界効果ト
ランジスタを備える半導体装置の一部領域を示す平面図
である。

【図４】本発明の実施の形態における相補型電界効果ト
ランジスタを備える半導体装置の一部領域を示す断面図
である。

【図５】従来技術における相補型電界効果トランジスタ
を備える半導体装置を示す断面図である。

【図６】従来技術における相補型電界効果トランジスタ
を備える半導体装置に寄生的に存在するバイポーラトラ
ンジスタによるサイリスタ構造の等価回路を示す回路図
である。

【図７】従来技術における相補型電界効果トランジスタ
を備える半導体装置を示す平面図である。

【符号の説明】

１３第１の電界効果トランジスタ１４第２の電界効果トランジスタ１５第３の電界効果トランジスタ１６第４の電界効果トランジスタ２０半導体基板５３第１のガードバンド領域５４第２のガードバンド領域６３第３のガードバンド領域６４第４のガードバンド領域

Claims

【特許請求の範囲】

【請求項１】半導体基板に設ける第１の電界効果トラ
ンジスタと、半導体基板に設ける第１のウェル領域に設
ける第２の電界効果トランジスタと、半導体基板に設け
る第３の電界効果トランジスタと、半導体基板に設ける
第２のウェル領域に設ける第４の電界効果トランジスタ
とからなる電界効果トランジスタ回路を有する半導体装
置であって、半導体基板に第１の電界効果トランジスタ
のソース領域と反対導電型の第１のガードバンド領域を
設け、第１のウェル領域に第２の電界効果トランジスタ
のソース領域と反対導電型の第２のガードバンド領域を
設け、半導体基板に第３の電界効果トランジスタのソー
ス領域と反対導電型の第３のガードバンド領域を設け、
第２のウェル領域に第４の電界効果トランジスタのソー
ス領域と反対導電型の第４のガードバンド領域を設け、
第１の電界効果トランジスタのソース領域を延長してこ
の第１のガードバンド領域に接続し、第２の電界効果ト
ランジスタのソース領域を延長してこの第２のガードバ
ンド領域に接続し、第３の電界効果トランジスタのソー
ス領域を延長してこの第３のガードバンド領域に接続
し、第４の電界効果トランジスタのソース領域を延長し
てこの第４のガードバンド領域に接続し、第１の電界効
果トランジスタと第２の電界効果トランジスタとが互い
に向かい合う領域に第１のガードバンド領域と第２のガ
ードバンド領域とを平行して、かつ離間して設置し、第
３の電界効果トランジスタと第４の電界効果トランジス
タとが互いに向かい合う領域に第３のガードバンド領域
と第４のガードバンド領域とを平行して、かつ離間して
設置することを特徴とする半導体装置。
【請求項２】半導体基板に設ける第１の電界効果トラ
ンジスタと、半導体基板に設ける第１のウェル領域に設
ける第２の電界効果トランジスタと、半導体基板に設け
る第３の電界効果トランジスタと、半導体基板に設ける
第２のウェル領域に設ける第４の電界効果トランジスタ
とからなる電界効果トランジスタ回路を有する半導体装
置であって、半導体基板に第１の電界効果トランジスタ
のソース領域と反対導電型の第１のガードバンド領域を
設け、第１のウェル領域に第２の電界効果トランジスタ
のソース領域と反対導電型の第２のガードバンド領域を
設け、半導体基板に第３の電界効果トランジスタのソー
ス領域と反対導電型の第３のガードバンド領域を設け、
第２のウェル領域に第４の電界効果トランジスタのソー
ス領域と反対導電型の第４のガードバンド領域を設け、
第１の電界効果トランジスタのソース領域を延長してこ
の第１のガードバンド領域に接続し、第２の電界効果ト
ランジスタのソース領域を延長してこの第２のガードバ
ンド領域に接続し、第３の電界効果トランジスタのソー
ス領域を延長してこの第３のガードバンド領域に接続
し、第４の電界効果トランジスタのソース領域を延長し
てこの第４のガードバンド領域に接続し、第１の電界効
果トランジスタと第２の電界効果トランジスタとが互い
に向かい合う領域に第１のガードバンド領域と第２のガ
ードバンド領域とを平行して、かつ離間して設置し、第
３の電界効果トランジスタと第４の電界効果トランジス
タとが互いに向かい合う領域に第３のガードバンド領域
と第４のガードバンド領域とを平行して、かつ離間して
設置し、第２の電界効果トランジスタと第４の電界効果
トランジスタとが互いに向かい合う領域に第２のガード
バンド領域と第４のガードバンド領域とを平行して、か
つ離間して設置することを特徴とする半導体装置。
【請求項３】半導体基板に設ける第１の電界効果トラ
ンジスタと、半導体基板に設ける第１のウェル領域に設
ける第２の電界効果トランジスタと、半導体基板に設け
る第３の電界効果トランジスタと、半導体基板に設ける
第２のウェル領域に設ける第４の電界効果トランジスタ
とからなる電界効果トランジスタ回路を有する半導体装
置であって、半導体基板に第１の電界効果トランジスタ
のソース領域と反対導電型の第１のガードバンド領域を
設け、第１のウェル領域に第２の電界効果トランジスタ
のソース領域と反対導電型の第２のガードバンド領域を
設け、半導体基板に第３の電界効果トランジスタのソー
ス領域と反対導電型の第３のガードバンド領域を設け、
第２のウェル領域に第４の電界効果トランジスタのソー
ス領域と反対導電型の第４のガードバンド領域を設け、
第１の電界効果トランジスタのソース領域を延長してこ
の第１のガードバンド領域に接続し、第２の電界効果ト
ランジスタのソース領域を延長してこの第２のガードバ
ンド領域に接続し、第３の電界効果トランジスタのソー
ス領域を延長してこの第３のガードバンド領域に接続
し、第４の電界効果トランジスタのソース領域を延長し
てこの第４のガードバンド領域に接続し、第１の電界効
果トランジスタと第２の電界効果トランジスタとが互い
に向かい合う領域に第１のガードバンド領域と第２のガ
ードバンド領域とを平行して、かつ離間して設置し、第
３の電界効果トランジスタと第４の電界効果トランジス
タとが互いに向かい合う領域に第３のガードバンド領域
と第４のガードバンド領域とを平行して、かつ離間して
設置し、第１の電界効果トランジスタと第２の電界効果
トランジスタとが動作する電圧と、第３の電界効果トラ
ンジスタと第４の電界効果トランジスタとが動作する電
圧とが異なることを特徴とする半導体装置。
【請求項４】半導体基板に設ける第１の電界効果トラ
ンジスタと、半導体基板に設ける第１のウェル領域に設
ける第２の電界効果トランジスタと、半導体基板に設け
る第３の電界効果トランジスタと、半導体基板に設ける
第２のウェル領域に設ける第４の電界効果トランジスタ
とからなる電界効果トランジスタ回路を有する半導体装
置であって、半導体基板に第１の電界効果トランジスタ
のソース領域と反対導電型の第１のガードバンド領域を
設け、第１のウェル領域に第２の電界効果トランジスタ
のソース領域と反対導電型の第２のガードバンド領域を
設け、半導体基板に第３の電界効果トランジスタのソー
ス領域と反対導電型の第３のガードバンド領域を設け、
第２のウェル領域に第４の電界効果トランジスタのソー
ス領域と反対導電型の第４のガードバンド領域を設け、
第１の電界効果トランジスタのソース領域を延長してこ
の第１のガードバンド領域に接続し、第２の電界効果ト
ランジスタのソース領域を延長してこの第２のガードバ
ンド領域に接続し、第３の電界効果トランジスタのソー
ス領域を延長してこの第３のガードバンド領域に接続
し、第４の電界効果トランジスタのソース領域を延長し
てこの第４のガードバンド領域に接続し、第１の電界効
果トランジスタと第２の電界効果トランジスタとが互い
に向かい合う領域に第１のガードバンド領域と第２のガ
ードバンド領域とを平行して、かつ離間して設置し、第
３の電界効果トランジスタと第４の電界効果トランジス
タとが互いに向かい合う領域に第３のガードバンド領域
と第４のガードバンド領域とを平行して、かつ離間して
設置し、第２の電界効果トランジスタと第４の電界効果
トランジスタとが互いに向かい合う領域に第２のガード
バンド領域と第４のガードバンド領域とを平行して、か
つ離間して設置し、第１の電界効果トランジスタと第２
の電界効果トランジスタとが動作する電圧と、第３の電
界効果トランジスタと第４の電界効果トランジスタとが
動作する電圧とが異なることを特徴とする半導体装置。
【請求項５】半導体基板に設ける第１の電界効果トラ
ンジスタと、半導体基板に設ける第１のウェル領域に設
ける第２の電界効果トランジスタと、半導体基板に設け
る第３の電界効果トランジスタと、半導体基板に設ける
第２のウェル領域に設ける第４の電界効果トランジスタ
とからなる電界効果トランジスタ回路を有する半導体装
置であって、半導体基板に第１の電界効果トランジスタ
のソース領域と反対導電型の第１のガードバンド領域を
設け、第１のウェル領域に第２の電界効果トランジスタ
のソース領域と反対導電型の第２のガードバンド領域を
設け、半導体基板に第３の電界効果トランジスタのソー
ス領域と反対導電型の第３のガードバンド領域を設け、
第２のウェル領域に第４の電界効果トランジスタのソー
ス領域と反対導電型の第４のガードバンド領域を設け、
第１の電界効果トランジスタのソース領域を延長してこ
の第１のガードバンド領域に接続し、第２の電界効果ト
ランジスタのソース領域を延長してこの第２のガードバ
ンド領域に接続し、第３の電界効果トランジスタのソー
ス領域を延長してこの第３のガードバンド領域に接続
し、第４の電界効果トランジスタのソース領域を延長し
てこの第４のガードバンド領域に接続し、第１の電界効
果トランジスタと第２の電界効果トランジスタとが互い
に向かい合う領域に第１のガードバンド領域と第２のガ
ードバンド領域とを平行して、かつ離間して設置し、第
３の電界効果トランジスタと第４の電界効果トランジス
タとが互いに向かい合う領域に第３のガードバンド領域
と第４のガードバンド領域とを平行して、かつ離間して
設置し、第１の電界効果トランジスタと第２の電界効果
トランジスタとが動作する電圧と、第３の電界効果トラ
ンジスタと第４の電界効果トランジスタとが動作する電
圧とが異なり、第２の電界効果トランジスタと第４の電
界効果トランジスタとは同一チャネル極性の電界効果ト
ランジスタであることを特徴とする半導体装置。
【請求項６】半導体基板に設ける第１の電界効果トラ
ンジスタと、半導体基板に設ける第１のウェル領域に設
ける第２の電界効果トランジスタと、半導体基板に設け
る第３の電界効果トランジスタと、半導体基板に設ける
第２のウェル領域に設ける第４の電界効果トランジスタ
とからなる電界効果トランジスタ回路を有する半導体装
置であって、半導体基板に第１の電界効果トランジスタ
のソース領域と反対導電型の第１のガードバンド領域を
設け、第１のウェル領域に第２の電界効果トランジスタ
のソース領域と反対導電型の第２のガードバンド領域を
設け、半導体基板に第３の電界効果トランジスタのソー
ス領域と反対導電型の第３のガードバンド領域を設け、
第２のウェル領域に第４の電界効果トランジスタのソー
ス領域と反対導電型の第４のガードバンド領域を設け、
第１の電界効果トランジスタのソース領域を延長してこ
の第１のガードバンド領域に接続し、第２の電界効果ト
ランジスタのソース領域を延長してこの第２のガードバ
ンド領域に接続し、第３の電界効果トランジスタのソー
ス領域を延長してこの第３のガードバンド領域に接続
し、第４の電界効果トランジスタのソース領域を延長し
てこの第４のガードバンド領域に接続し、第１の電界効
果トランジスタと第２の電界効果トランジスタとが互い
に向かい合う領域に第１のガードバンド領域と第２のガ
ードバンド領域とを平行して、かつ離間して設置し、第
３の電界効果トランジスタと第４の電界効果トランジス
タとが互いに向かい合う領域に第３のガードバンド領域
と第４のガードバンド領域とを平行して、かつ離間して
設置し、第２の電界効果トランジスタと第４の電界効果
トランジスタとが互いに向かい合う領域に第２のガード
バンド領域と第４のガードバンド領域とを平行して、か
つ離間して設置し、第１の電界効果トランジスタと第２
の電界効果トランジスタとが動作する電圧と、第３の電
界効果トランジスタと第４の電界効果トランジスタとが
動作する電圧とが異なり、第２の電界効果トランジスタ
と第４の電界効果トランジスタとは同一チャネル極性の
電界効果トランジスタであることを特徴とする半導体装
置。
【請求項７】半導体基板に設ける第１の電界効果トラ
ンジスタと、半導体基板に設ける第１のウェル領域に設
ける第２の電界効果トランジスタと、半導体基板に設け
る第３の電界効果トランジスタと、半導体基板に設ける
第２のウェル領域に設ける第４の電界効果トランジスタ
とからなる電界効果トランジスタ回路を有する半導体装
置であって、半導体基板に第１の電界効果トランジスタ
のソース領域と反対導電型の第１のガードバンド領域を
設け、第１のウェル領域に第２の電界効果トランジスタ
のソース領域と反対導電型の第２のガードバンド領域を
設け、半導体基板に第３の電界効果トランジスタのソー
ス領域と反対導電型の第３のガードバンド領域を設け、
第２のウェル領域に第４の電界効果トランジスタのソー
ス領域と反対導電型の第４のガードバンド領域を設け、
第１の電界効果トランジスタのソース領域に比べ第１の
ガードバンド領域の深さは深く、第２の電界効果トラン
ジスタのソース領域に比べ第２のガードバンド領域の深
さは深く、第３の電界効果トランジスタのソース領域に
比べ第３のガードバンド領域の深さは深く、第４の電界
効果トランジスタのソース領域に比べ第４のガードバン
ド領域の深さは深く、第１の電界効果トランジスタのソ
ース領域を延長してこの第１のガードバンド領域に接続
し、第２の電界効果トランジスタのソース領域を延長し
てこの第２のガードバンド領域に接続し、第３の電界効
果トランジスタのソース領域を延長してこの第３のガー
ドバンド領域に接続し、第４の電界効果トランジスタの
ソース領域を延長してこの第４のガードバンド領域に接
続し、第１の電界効果トランジスタと第２の電界効果ト
ランジスタとが互いに向かい合う領域に第１のガードバ
ンド領域と第２のガードバンド領域とを平行して、かつ
離間して設置し、第３の電界効果トランジスタと第４の
電界効果トランジスタとが互いに向かい合う領域に第３
のガードバンド領域と第４のガードバンド領域とを平行
して、かつ離間して設置し、第２の電界効果トランジス
タと第４の電界効果トランジスタとが互いに向かい合う
領域に第２のガードバンド領域と第４のガードバンド領
域とを平行して、かつ離間して設置し、第１の電界効果
トランジスタと第２の電界効果トランジスタとが動作す
る電圧と、第３の電界効果トランジスタと第４の電界効
果トランジスタとが動作する電圧とが異なり、第２の電
界効果トランジスタと第４の電界効果トランジスタとは
同一チャネル極性の電界効果トランジスタであることを
特徴とする半導体装置。