JP2001308282A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001308282A JP2001308282A JP2000118274A JP2000118274A JP2001308282A JP 2001308282 A JP2001308282 A JP 2001308282A JP 2000118274 A JP2000118274 A JP 2000118274A JP 2000118274 A JP2000118274 A JP 2000118274A JP 2001308282 A JP2001308282 A JP 2001308282A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- channel mos
- mos transistor
- transistor
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】接合リーク電流の増加を伴なわずに、電源電圧
より高く，被保護素子の破壊電圧より低い電圧で動作す
る保護素子を提供する。 【解決手段】保護素子１０４ａはＶｔが電源電圧より高
い値に設定されたｎチャネルＭＯＳトランジスタ１１１
とｎｐｎバイポーラ・トランジスタ１１３とを含んで構
成され、さらに、トランジスタ１１１のソースがトラン
ジスタ１１３のベースに接続されている。
より高く，被保護素子の破壊電圧より低い電圧で動作す
る保護素子を提供する。 【解決手段】保護素子１０４ａはＶｔが電源電圧より高
い値に設定されたｎチャネルＭＯＳトランジスタ１１１
とｎｐｎバイポーラ・トランジスタ１１３とを含んで構
成され、さらに、トランジスタ１１１のソースがトラン
ジスタ１１３のベースに接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、ＣＭＯＳトランジスタを含んでなる半導体装置の
保護素子に関する。
特に、ＣＭＯＳトランジスタを含んでなる半導体装置の
保護素子に関する。
【０００２】
【従来の技術】半導体装置の回路図である図１０を参照
して、電源端子（Ｖｄｄ端子）とグランド端子（Ｖｓｓ
端子）との間に設けられた従来の保護素子を説明する。
して、電源端子（Ｖｄｄ端子）とグランド端子（Ｖｓｓ
端子）との間に設けられた従来の保護素子を説明する。
【０００３】ＣＭＯＳトランジスタを含んでなる被保護
素子２０８は、電源配線，接地配線を介してＶｄｄ端子
２０１，Ｖｓｓ端子２０２に接続されている。被保護素
子２０８と、Ｖｄｄ端子２０１，Ｖｓｓ端子２０２との
間には、保護素子２０４が設けられている。保護素子２
０４は、電源配線と接地配線とに接続されたｎチャネル
ＭＯＳトランジスタ２１１と、ｎチャネルＭＯＳトラン
ジスタ２１１とは並列に電源配線と接地配線とに接続さ
れたｐチャネルＭＯＳトランジスタ２２１とから構成さ
れている。ｎチャネルＭＯＳトランジスタ２１１のゲー
トおよびソースは接地配線に直接に接続されて、これの
ドレインは電源配線に直接に接続されている。ｐチャネ
ルＭＯＳトランジスタのゲートおよびソースは電源配線
に直接に接続されて、これのドレインは接地配線に直接
に接続されている。
素子２０８は、電源配線，接地配線を介してＶｄｄ端子
２０１，Ｖｓｓ端子２０２に接続されている。被保護素
子２０８と、Ｖｄｄ端子２０１，Ｖｓｓ端子２０２との
間には、保護素子２０４が設けられている。保護素子２
０４は、電源配線と接地配線とに接続されたｎチャネル
ＭＯＳトランジスタ２１１と、ｎチャネルＭＯＳトラン
ジスタ２１１とは並列に電源配線と接地配線とに接続さ
れたｐチャネルＭＯＳトランジスタ２２１とから構成さ
れている。ｎチャネルＭＯＳトランジスタ２１１のゲー
トおよびソースは接地配線に直接に接続されて、これの
ドレインは電源配線に直接に接続されている。ｐチャネ
ルＭＯＳトランジスタのゲートおよびソースは電源配線
に直接に接続されて、これのドレインは接地配線に直接
に接続されている。
【０００４】Ｖｄｄ端子２０１にプラスの値の電圧（例
えばＥＳＤ（静電破壊）を引き起すノイズ電圧）が印加
された場合、以下のとおりの動作により、被保護素子２
０８が保護される。ｎチャネルＭＯＳトランジスタ２１
１では、これがブレークダウンを起した後、バイポーラ
動作して、これを介してＶｄｄ端子２０１側からＶｓｓ
端子２０２側に電流を流す。同様に、ｐチャネルＭＯＳ
トランジスタ２２１でも、これがブレークダウンを起し
た後、バイポーラ動作して、これを介してＶｄｄ端子２
０１側からＶｓｓ端子２０２側に電流を流す。
えばＥＳＤ（静電破壊）を引き起すノイズ電圧）が印加
された場合、以下のとおりの動作により、被保護素子２
０８が保護される。ｎチャネルＭＯＳトランジスタ２１
１では、これがブレークダウンを起した後、バイポーラ
動作して、これを介してＶｄｄ端子２０１側からＶｓｓ
端子２０２側に電流を流す。同様に、ｐチャネルＭＯＳ
トランジスタ２２１でも、これがブレークダウンを起し
た後、バイポーラ動作して、これを介してＶｄｄ端子２
０１側からＶｓｓ端子２０２側に電流を流す。
【０００５】Ｖｄｄ端子２０１にマイナスの値の電圧が
印加された場合には、ｎチャネルＭＯＳトランジスタ２
１１およびｐチャネルＭＯＳトランジスタ２２１は共に
準方向のダイオードとして機能して、この印加電圧によ
る電流が準方向に流れることにより、被保護素子２０８
が保護される。
印加された場合には、ｎチャネルＭＯＳトランジスタ２
１１およびｐチャネルＭＯＳトランジスタ２２１は共に
準方向のダイオードとして機能して、この印加電圧によ
る電流が準方向に流れることにより、被保護素子２０８
が保護される。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の保護素子では、Ｖｄｄ端子にプラスの値の電圧が印加
されたとき、保護素子として十分に機能しないことがあ
る。ゲート絶縁膜の破壊耐圧は概ね１Ｖ／１ｎｍ（１０
ＭＶ／ｃｍ）であるから、昨今のように５ｎｍ程度の膜
厚のゲート絶縁膜では、５Ｖ程度の耐圧となっている。
上述したように、Ｖｄｄ端子にプラスの値の電圧が印加
されたとき、ブレークダウンがバイポーラ動作のトリガ
となっているが、ブレークダウンを生じさせるための電
圧を５Ｖ以下にすることが困難である。ブレークダウン
電圧はＰＮ接合のプロファイルで決まり、特に低濃度側
の不純物濃度やプロファイルで決定される。一般には、
低濃度側の不純物濃度が高いほどブレークダウン電圧は
低くなるが、この場合には（ブレークダウン電圧以下で
も）接合リーク電流の増加を伴なうことになる。すなわ
ち、単に保護素子のブレークダウン電圧を低下させると
いう方策は、現実的な解決方法にはならない。
の保護素子では、Ｖｄｄ端子にプラスの値の電圧が印加
されたとき、保護素子として十分に機能しないことがあ
る。ゲート絶縁膜の破壊耐圧は概ね１Ｖ／１ｎｍ（１０
ＭＶ／ｃｍ）であるから、昨今のように５ｎｍ程度の膜
厚のゲート絶縁膜では、５Ｖ程度の耐圧となっている。
上述したように、Ｖｄｄ端子にプラスの値の電圧が印加
されたとき、ブレークダウンがバイポーラ動作のトリガ
となっているが、ブレークダウンを生じさせるための電
圧を５Ｖ以下にすることが困難である。ブレークダウン
電圧はＰＮ接合のプロファイルで決まり、特に低濃度側
の不純物濃度やプロファイルで決定される。一般には、
低濃度側の不純物濃度が高いほどブレークダウン電圧は
低くなるが、この場合には（ブレークダウン電圧以下で
も）接合リーク電流の増加を伴なうことになる。すなわ
ち、単に保護素子のブレークダウン電圧を低下させると
いう方策は、現実的な解決方法にはならない。
【０００７】したがって本発明の目的は、接合リーク電
流の増加を伴なわずに、電源電圧より高く，被保護素子
の破壊電圧より低い電圧で動作する保護素子を提供する
ことにある。
流の増加を伴なわずに、電源電圧より高く，被保護素子
の破壊電圧より低い電圧で動作する保護素子を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の第
１の態様は、ＣＭＯＳトランジスタを含んでなる被保護
素子と電源端子（Ｖｄｄ端子）並びにグランド端子（Ｖ
ｓｓ端子）との間には、ｎチャネルＭＯＳトランジスタ
とｎｐｎバイポーラ・トランジスタとを少なくとも含ん
でなる保護素子が設けられ、上記ｎｐｎバイポーラ・ト
ランジスタのコレクタ，エミッタは、それぞれ上記電源
端子，グランド端子に接続される電源配線，接地配線に
直接に接続され、上記ｎチャネルＭＯＳトランジスタの
しきい値電圧（Ｖｔ）は電源電圧より大きな値を有し、
このｎチャネルＭＯＳトランジスタのドレイン並びにゲ
ートは上記電源配線に直接に接続され、このｎチャネル
ＭＯＳトランジスタのソースは上記ｎｐｎバイポーラ・
トランジスタのベースに直接に接続されていることを特
徴とする。好ましくは、上記ｎチャネルＭＯＳトランジ
スタのソースが抵抗素子を介して上記接地配線に接続さ
れている。さらに好ましくは、上記保護素子が上記ｎｐ
ｎバイポーラ・トランジスタとは並列に上記電源配線お
よび接地配線に接続されたダイオードを含んでなる。
１の態様は、ＣＭＯＳトランジスタを含んでなる被保護
素子と電源端子（Ｖｄｄ端子）並びにグランド端子（Ｖ
ｓｓ端子）との間には、ｎチャネルＭＯＳトランジスタ
とｎｐｎバイポーラ・トランジスタとを少なくとも含ん
でなる保護素子が設けられ、上記ｎｐｎバイポーラ・ト
ランジスタのコレクタ，エミッタは、それぞれ上記電源
端子，グランド端子に接続される電源配線，接地配線に
直接に接続され、上記ｎチャネルＭＯＳトランジスタの
しきい値電圧（Ｖｔ）は電源電圧より大きな値を有し、
このｎチャネルＭＯＳトランジスタのドレイン並びにゲ
ートは上記電源配線に直接に接続され、このｎチャネル
ＭＯＳトランジスタのソースは上記ｎｐｎバイポーラ・
トランジスタのベースに直接に接続されていることを特
徴とする。好ましくは、上記ｎチャネルＭＯＳトランジ
スタのソースが抵抗素子を介して上記接地配線に接続さ
れている。さらに好ましくは、上記保護素子が上記ｎｐ
ｎバイポーラ・トランジスタとは並列に上記電源配線お
よび接地配線に接続されたダイオードを含んでなる。
【０００９】本発明の半導体装置の第２の態様は、ＣＭ
ＯＳトランジスタを含んでなる被保護素子と電源端子並
びにグランド端子との間には、ｐチャネルＭＯＳトラン
ジスタとｐｎｐバイポーラ・トランジスタとを少なくと
も含んでなる保護素子が設けられ、上記ｐｎｐバイポー
ラ・トランジスタのコレクタ，エミッタは、それぞれ上
記電源端子，グランド端子に接続される電源配線，接地
配線に直接に接続され、上記ｐチャネルＭＯＳトランジ
スタのしきい値電圧の絶対値は電源電圧より大きな値を
有し、このｐチャネルＭＯＳトランジスタのドレイン並
びにゲートは上記接地配線に直接に接続され、このｐチ
ャネルＭＯＳトランジスタのソースは上記ｐｎｐバイポ
ーラ・トランジスタのベースに直接に接続されているこ
とを特徴とする。好ましくは、上記ｐチャネルＭＯＳト
ランジスタのソースが抵抗素子を介して上記電源配線に
接続されている。さらに好ましくは、上記保護素子が上
記ｐｎｐバイポーラ・トランジスタとは並列に上記電源
配線および接地配線に接続されたダイオードを含んでな
る。
ＯＳトランジスタを含んでなる被保護素子と電源端子並
びにグランド端子との間には、ｐチャネルＭＯＳトラン
ジスタとｐｎｐバイポーラ・トランジスタとを少なくと
も含んでなる保護素子が設けられ、上記ｐｎｐバイポー
ラ・トランジスタのコレクタ，エミッタは、それぞれ上
記電源端子，グランド端子に接続される電源配線，接地
配線に直接に接続され、上記ｐチャネルＭＯＳトランジ
スタのしきい値電圧の絶対値は電源電圧より大きな値を
有し、このｐチャネルＭＯＳトランジスタのドレイン並
びにゲートは上記接地配線に直接に接続され、このｐチ
ャネルＭＯＳトランジスタのソースは上記ｐｎｐバイポ
ーラ・トランジスタのベースに直接に接続されているこ
とを特徴とする。好ましくは、上記ｐチャネルＭＯＳト
ランジスタのソースが抵抗素子を介して上記電源配線に
接続されている。さらに好ましくは、上記保護素子が上
記ｐｎｐバイポーラ・トランジスタとは並列に上記電源
配線および接地配線に接続されたダイオードを含んでな
る。
【００１０】本発明の半導体装置の第３の態様は、ＣＭ
ＯＳトランジスタを含んでなる被保護素子と電源端子並
びにグランド端子との間には、第１のｎチャネルＭＯＳ
トランジスタと第２のｎチャネルＭＯＳトランジスタと
を少なくとも含んでなる保護素子が設けられ、上記第１
のｎチャネルＭＯＳトランジスタは、ｐ型半導体基板中
に形成されたディープｎウェルとこのｐ型半導体基板表
面に形成されたｎウェルとによりこのｐ型半導体基板か
ら素子分離されたｐ型層の表面に設けられ、さらに、上
記第１のｎチャネルＭＯＳトランジスタのドレイン，ソ
ースは、それぞれ上記電源端子，グランド端子に接続さ
れる電源配線，接地配線に直接に接続され、上記第２の
ｎチャネルＭＯＳトランジスタは、上記ｐ型半導体基板
の表面に形成されたｐウェル表面もしくはこのｐ型半導
体基板表面に設けられ、電源電圧より大きな値のしきい
値電圧を有し、さらに、上記第２のｎチャネルＭＯＳト
ランジスタのドレイン並びにゲートは上記電源配線に直
接に接続され、この第２のｎチャネルＭＯＳトランジス
タのソースは上記Ｐ型層および上記第２のｎチャネルＭ
ＯＳトランジスタのゲート並びにソースに直接に接続さ
れていることを特徴とする。好ましくは、上記第２のｎ
チャネルＭＯＳトランジスタのソースが抵抗素子を介し
て上記接地配線に接続されている。さらに好ましくは、
上記保護素子が上記第１のｎチャネルＭＯＳトランジス
タとは並列に上記電源配線および接地配線に接続された
ダイオードを含んでなる。
ＯＳトランジスタを含んでなる被保護素子と電源端子並
びにグランド端子との間には、第１のｎチャネルＭＯＳ
トランジスタと第２のｎチャネルＭＯＳトランジスタと
を少なくとも含んでなる保護素子が設けられ、上記第１
のｎチャネルＭＯＳトランジスタは、ｐ型半導体基板中
に形成されたディープｎウェルとこのｐ型半導体基板表
面に形成されたｎウェルとによりこのｐ型半導体基板か
ら素子分離されたｐ型層の表面に設けられ、さらに、上
記第１のｎチャネルＭＯＳトランジスタのドレイン，ソ
ースは、それぞれ上記電源端子，グランド端子に接続さ
れる電源配線，接地配線に直接に接続され、上記第２の
ｎチャネルＭＯＳトランジスタは、上記ｐ型半導体基板
の表面に形成されたｐウェル表面もしくはこのｐ型半導
体基板表面に設けられ、電源電圧より大きな値のしきい
値電圧を有し、さらに、上記第２のｎチャネルＭＯＳト
ランジスタのドレイン並びにゲートは上記電源配線に直
接に接続され、この第２のｎチャネルＭＯＳトランジス
タのソースは上記Ｐ型層および上記第２のｎチャネルＭ
ＯＳトランジスタのゲート並びにソースに直接に接続さ
れていることを特徴とする。好ましくは、上記第２のｎ
チャネルＭＯＳトランジスタのソースが抵抗素子を介し
て上記接地配線に接続されている。さらに好ましくは、
上記保護素子が上記第１のｎチャネルＭＯＳトランジス
タとは並列に上記電源配線および接地配線に接続された
ダイオードを含んでなる。
【００１１】
【発明の実施の形態】次に、図面を参照して本発明を説
明する。
明する。
【００１２】保護素子を含んだ回路図である図１と、保
護素子を構成するＭＯＳトランジスタの断面模式図であ
る図２とを参照すると、本発明の第１の実施の形態の第
１の実施例は、以下のとおりに構成されている。
護素子を構成するＭＯＳトランジスタの断面模式図であ
る図２とを参照すると、本発明の第１の実施の形態の第
１の実施例は、以下のとおりに構成されている。
【００１３】ＣＭＯＳトランジスタを含んでなる被保護
素子１０８は、電源配線，接地配線を介して電源端子
（Ｖｄｄ端子）１０１，グランド端子（Ｖｓｓ端子）１
０２に接続されている。被保護素子１０８と、Ｖｄｄ端
子１０１，Ｖｓｓ端子１０２との間には、保護素子１０
４ａが設けられている。保護素子１０４ａは、ｎチャネ
ルＭＯＳトランジスタ１１１と、抵抗素子１１２と、コ
レクタ，エミッタが電源配線，接地配線に直接に接続さ
れたｎｐｎバイポーラ・トランジスタ１１３とから構成
されている。ｎチャネルＭＯＳトランジスタ１１１のゲ
ートおよびドレインは、それぞれ電源配線に直接に接続
されている。このｎチャネルＭＯＳトランジスタ１１１
のソースは、抵抗素子１１２を介して接地配線に接続さ
れ、さらに、ｎｐｎバイポーラ・トランジスタ１１３の
ベースに直接に接続されている。
素子１０８は、電源配線，接地配線を介して電源端子
（Ｖｄｄ端子）１０１，グランド端子（Ｖｓｓ端子）１
０２に接続されている。被保護素子１０８と、Ｖｄｄ端
子１０１，Ｖｓｓ端子１０２との間には、保護素子１０
４ａが設けられている。保護素子１０４ａは、ｎチャネ
ルＭＯＳトランジスタ１１１と、抵抗素子１１２と、コ
レクタ，エミッタが電源配線，接地配線に直接に接続さ
れたｎｐｎバイポーラ・トランジスタ１１３とから構成
されている。ｎチャネルＭＯＳトランジスタ１１１のゲ
ートおよびドレインは、それぞれ電源配線に直接に接続
されている。このｎチャネルＭＯＳトランジスタ１１１
のソースは、抵抗素子１１２を介して接地配線に接続さ
れ、さらに、ｎｐｎバイポーラ・トランジスタ１１３の
ベースに直接に接続されている。
【００１４】ｎチャネルＭＯＳトランジスタ１１１はｐ
型半導体基板の表面に形成されたｐウェル表面，もしく
はｐ型半導体基板表面に設けられており、これのＶｔは
電源電圧より高く，被保護素子１０８を構成するＣＭＯ
Ｓトランジスタのゲート絶縁膜の破壊電圧より低い値に
設定されている。ｎチャネルＭＯＳトランジスタ１１１
は、ゲート絶縁膜の膜厚がＣＭＯＳトランジスタのｎチ
ャネルＭＯＳトランジスタのゲート絶縁膜と同じであ
り、ゲート直下のチャネル領域の不純物濃度を調整する
ことにより実現される。チャネル領域となるｐウェル表
面（もしくはｐ型半導体基板表面）のｐ型不純物の濃度
が比較的に低い場合には、チャネル領域全体に（例えば
ｐ型の）不純物領域１１５ａが設けられて、上記Ｖｔが
所要の値に設定される〔図２（ａ）〕。チャネル領域と
なるｐウェル表面（もしくはｐ型半導体基板表面）のｐ
型不純物の濃度が比較的に高い場合には、（接合リーク
電流の増大を抑制するために）ソースおよびドレインに
接触しない位置のチャネル領域に不純物領域１１５ｂが
設けられて、上記Ｖｔが所要の値に設定される〔図２
（ｂ）〕。
型半導体基板の表面に形成されたｐウェル表面，もしく
はｐ型半導体基板表面に設けられており、これのＶｔは
電源電圧より高く，被保護素子１０８を構成するＣＭＯ
Ｓトランジスタのゲート絶縁膜の破壊電圧より低い値に
設定されている。ｎチャネルＭＯＳトランジスタ１１１
は、ゲート絶縁膜の膜厚がＣＭＯＳトランジスタのｎチ
ャネルＭＯＳトランジスタのゲート絶縁膜と同じであ
り、ゲート直下のチャネル領域の不純物濃度を調整する
ことにより実現される。チャネル領域となるｐウェル表
面（もしくはｐ型半導体基板表面）のｐ型不純物の濃度
が比較的に低い場合には、チャネル領域全体に（例えば
ｐ型の）不純物領域１１５ａが設けられて、上記Ｖｔが
所要の値に設定される〔図２（ａ）〕。チャネル領域と
なるｐウェル表面（もしくはｐ型半導体基板表面）のｐ
型不純物の濃度が比較的に高い場合には、（接合リーク
電流の増大を抑制するために）ソースおよびドレインに
接触しない位置のチャネル領域に不純物領域１１５ｂが
設けられて、上記Ｖｔが所要の値に設定される〔図２
（ｂ）〕。
【００１５】本第１の実施例において、（Ｖｓｓ端子１
０２が接地電位にバイアスされた状態で）Ｖｄｄ端子１
０１に（電源電圧より大きな値の）プラスのノイズ電圧
が印加された場合、ｎチャネルＭＯＳトランジスタ１１
１のドレインおよびゲートにこのノイズ電圧が印加され
る。ノイズ電圧＞（ｎチャネルＭＯＳトランジスタ１１
１の）Ｖｔならば、ｎチャネルＭＯＳトランジスタ１１
１がオンしてこれのドレインからソースに電流が流れ、
さらに抵抗素子１１２にも電流が流れる。このとき、ｎ
ｐｎバイポーラ・トランジスタ１１３のベース−エミッ
タ間が順方向にバイアスされる。抵抗素子１１２での電
圧降下の発生に伴って、ｎｐｎバイポーラ・トランジス
タ１１３のベースの電位が上昇する。この電圧降下がＶ
ｆ（約０．７Ｖ）を越ると、ベース，エミッタ間に順方
向電流が流れて、上記ノイズ電圧に起因した電流をＶｄ
ｄ端子１０１側からＶｓｓ端子１０２側に逃し、被保護
素子１０８に加われノイズ電圧を抑制してこの被保護素
子１０８を保護することになる。すなわち、本第１の実
施例によれば、接合リークの増大を伴なわずに、電源電
圧より高く，被保護素子の破壊電圧より低いノイズ電圧
に対して、保護素子１０４ａは「保護素子」として十分
に機能することが可能になる。
０２が接地電位にバイアスされた状態で）Ｖｄｄ端子１
０１に（電源電圧より大きな値の）プラスのノイズ電圧
が印加された場合、ｎチャネルＭＯＳトランジスタ１１
１のドレインおよびゲートにこのノイズ電圧が印加され
る。ノイズ電圧＞（ｎチャネルＭＯＳトランジスタ１１
１の）Ｖｔならば、ｎチャネルＭＯＳトランジスタ１１
１がオンしてこれのドレインからソースに電流が流れ、
さらに抵抗素子１１２にも電流が流れる。このとき、ｎ
ｐｎバイポーラ・トランジスタ１１３のベース−エミッ
タ間が順方向にバイアスされる。抵抗素子１１２での電
圧降下の発生に伴って、ｎｐｎバイポーラ・トランジス
タ１１３のベースの電位が上昇する。この電圧降下がＶ
ｆ（約０．７Ｖ）を越ると、ベース，エミッタ間に順方
向電流が流れて、上記ノイズ電圧に起因した電流をＶｄ
ｄ端子１０１側からＶｓｓ端子１０２側に逃し、被保護
素子１０８に加われノイズ電圧を抑制してこの被保護素
子１０８を保護することになる。すなわち、本第１の実
施例によれば、接合リークの増大を伴なわずに、電源電
圧より高く，被保護素子の破壊電圧より低いノイズ電圧
に対して、保護素子１０４ａは「保護素子」として十分
に機能することが可能になる。
【００１６】なお、Ｖｄｄ端子１０２に印加される上記
ノイズ電圧が（接地電位より低く）マイナスになる場
合、ｎチャネルＭＯＳトランジスタ１１１のドレインと
ｐウェル（もしくはｐ型半導体基板）との間が順方向に
バイアスされることになる。この場合、保護素子１０４
ａにおけるこの順方向の部分において、順方向電流が流
れることから、被保護素子１０８は保護される。
ノイズ電圧が（接地電位より低く）マイナスになる場
合、ｎチャネルＭＯＳトランジスタ１１１のドレインと
ｐウェル（もしくはｐ型半導体基板）との間が順方向に
バイアスされることになる。この場合、保護素子１０４
ａにおけるこの順方向の部分において、順方向電流が流
れることから、被保護素子１０８は保護される。
【００１７】ここで、本第１の実施例において、ｎチャ
ネルＭＯＳトランジスタ１１１は電源電圧の印加のみで
は動作しないようにすることが必要であり、このためこ
れのＶｔが電源電圧より大きな値に設定されている。仮
に、このＶｔが電源電圧より低い値に設定されているな
らば、ｎチャネルＭＯＳトランジスタ１１１はノーマル
・オンとなり、保護素子自体の破壊や、正常時における
半導体装置の電力消費の増大等の問題が生じることにな
る。
ネルＭＯＳトランジスタ１１１は電源電圧の印加のみで
は動作しないようにすることが必要であり、このためこ
れのＶｔが電源電圧より大きな値に設定されている。仮
に、このＶｔが電源電圧より低い値に設定されているな
らば、ｎチャネルＭＯＳトランジスタ１１１はノーマル
・オンとなり、保護素子自体の破壊や、正常時における
半導体装置の電力消費の増大等の問題が生じることにな
る。
【００１８】保護素子を含んだ回路図である図３と、本
第１の実施の形態の第２の実施例は、本第１の実施の形
態の上記第１の実施例と相違して、保護素子１０４ｂに
はダイオード１１４が含まれている。
第１の実施の形態の第２の実施例は、本第１の実施の形
態の上記第１の実施例と相違して、保護素子１０４ｂに
はダイオード１１４が含まれている。
【００１９】このダイオード１１４は、ｎｐｎバイポー
ラ・トランジスタ１１３の並列に電源配線および接地配
線にそれぞれ直接に接続されて、通常の（正常）状態で
は逆方向にバイアスされている。
ラ・トランジスタ１１３の並列に電源配線および接地配
線にそれぞれ直接に接続されて、通常の（正常）状態で
は逆方向にバイアスされている。
【００２０】本第２の実施例の保護素子１０４ｂは、上
記第１の実施例の保護素子１０４ａの有した効果を有し
ている。さらに、Ｖｄｄ端子１０１にマイナスのノイズ
電圧が印加された場合、上記第１の実施例の保護素子１
０４ａに比べて、保護素子１０４ｂの準方向電流の駆動
能力が高くなっている。
記第１の実施例の保護素子１０４ａの有した効果を有し
ている。さらに、Ｖｄｄ端子１０１にマイナスのノイズ
電圧が印加された場合、上記第１の実施例の保護素子１
０４ａに比べて、保護素子１０４ｂの準方向電流の駆動
能力が高くなっている。
【００２１】保護素子を含んだ回路図である図４を参照
すると、本第１の実施の形態の第３の実施例による保護
素子１０４ｃは、上記第１の実施例による保護素子１０
４ａから抵抗素子１１２を取り除いたものである。
すると、本第１の実施の形態の第３の実施例による保護
素子１０４ｃは、上記第１の実施例による保護素子１０
４ａから抵抗素子１１２を取り除いたものである。
【００２２】本第３の実施例では、Ｖｄｄ端子１０１に
電源電圧より高いノイズ電圧が印加されると、上記第１
の実施例と同様に、まずｎチャネルＭＯＳトランジスタ
１１１がオンする。本第３の実施例には抵抗素子１１２
が存在しないことから、このノイズ電圧はｎｐｎバイポ
ーラ・トランジスタ１１３のベースに直接に伝わって、
ベースの電圧が上昇する。その後、ｎｐｎバイポーラ・
トランジスタ１１３のベース−エミッタ間に電流が流れ
ることにより、被保護素子１０８が保護される。
電源電圧より高いノイズ電圧が印加されると、上記第１
の実施例と同様に、まずｎチャネルＭＯＳトランジスタ
１１１がオンする。本第３の実施例には抵抗素子１１２
が存在しないことから、このノイズ電圧はｎｐｎバイポ
ーラ・トランジスタ１１３のベースに直接に伝わって、
ベースの電圧が上昇する。その後、ｎｐｎバイポーラ・
トランジスタ１１３のベース−エミッタ間に電流が流れ
ることにより、被保護素子１０８が保護される。
【００２３】保護素子を含んだ回路図である図５と、保
護素子を構成する第１のｎチャネルＭＯＳトランジスタ
の断面模式図である図６とを参照すると、本発明の第２
の実施の形態の第１の実施例による保護素子は、上記第
１の実施の形態の上記第１の実施例による保護素子にお
けるｎｐｎバイポーラ・トランジスタを上記第１のｎチ
ャネルＭＯＳトランジスタに置き換えたものであり、以
下のとおりに構成されている。
護素子を構成する第１のｎチャネルＭＯＳトランジスタ
の断面模式図である図６とを参照すると、本発明の第２
の実施の形態の第１の実施例による保護素子は、上記第
１の実施の形態の上記第１の実施例による保護素子にお
けるｎｐｎバイポーラ・トランジスタを上記第１のｎチ
ャネルＭＯＳトランジスタに置き換えたものであり、以
下のとおりに構成されている。
【００２４】ＣＭＯＳトランジスタを含んでなる被保護
素子１０８は、電源配線，接地配線を介して電源端子
（Ｖｄｄ端子）１０１，グランド端子（Ｖｓｓ端子）１
０２に接続されている。被保護素子１０８と、Ｖｄｄ端
子１０１，Ｖｓｓ端子１０２との間には、保護素子１０
５ａが設けられている。保護素子１０５ａは、ドレイ
ン，ソースが電源配線，接地配線に直接に接続された第
１のｎチャネルＭＯＳトランジスタ１１６と、抵抗素子
１１２と、電源電圧より高い所要の値のＶｔを有した第
２のｎチャネルＭＯＳトランジスタ１１１とから構成さ
れている。
素子１０８は、電源配線，接地配線を介して電源端子
（Ｖｄｄ端子）１０１，グランド端子（Ｖｓｓ端子）１
０２に接続されている。被保護素子１０８と、Ｖｄｄ端
子１０１，Ｖｓｓ端子１０２との間には、保護素子１０
５ａが設けられている。保護素子１０５ａは、ドレイ
ン，ソースが電源配線，接地配線に直接に接続された第
１のｎチャネルＭＯＳトランジスタ１１６と、抵抗素子
１１２と、電源電圧より高い所要の値のＶｔを有した第
２のｎチャネルＭＯＳトランジスタ１１１とから構成さ
れている。
【００２５】上記第１のｎチャネルＭＯＳトランジスタ
１１６は、図６に図示したように、ｐ型半導体基板中に
形成されたディープｎウェルとｐ型半導体基板表面に形
成されたｎウェルとによりｐ型半導体基板から素子分離
された姿態を有して（もとのｐ型半導体基板の表面に）
形成されたｐ型層（もしくはｐウェル）の表面に設けら
れている。この第１のｎチャネルＭＯＳトランジスタの
ゲートおよびｐ型層には接続端子１１７が設けられてい
る。
１１６は、図６に図示したように、ｐ型半導体基板中に
形成されたディープｎウェルとｐ型半導体基板表面に形
成されたｎウェルとによりｐ型半導体基板から素子分離
された姿態を有して（もとのｐ型半導体基板の表面に）
形成されたｐ型層（もしくはｐウェル）の表面に設けら
れている。この第１のｎチャネルＭＯＳトランジスタの
ゲートおよびｐ型層には接続端子１１７が設けられてい
る。
【００２６】上記第２のｎチャネルＭＯＳトランジスタ
１１１のゲートおよびドレインは、それぞれ電源配線に
直接に接続されている。このｎチャネルＭＯＳトランジ
スタ１１１のソースは、抵抗素子１１２を介して電源配
線に接続され、さらに、上記第１のｎチャネルＭＯＳト
ランジスタ１１６のゲートと上記ｐ型層とに上記接続端
子１１７によって接続されている。
１１１のゲートおよびドレインは、それぞれ電源配線に
直接に接続されている。このｎチャネルＭＯＳトランジ
スタ１１１のソースは、抵抗素子１１２を介して電源配
線に接続され、さらに、上記第１のｎチャネルＭＯＳト
ランジスタ１１６のゲートと上記ｐ型層とに上記接続端
子１１７によって接続されている。
【００２７】Ｖｄｄ端子１０１にプラスのノイズ電圧が
印加された場合、上記第１の実施の形態の上記第１の実
施例と同様に、抵抗素子１１２に電流が流れて、ｎチャ
ネルＭＯＳトランジスタ１１６のゲートと、これのチャ
ネル領域を構成する上記ｐ型層との電圧が上昇する。こ
の上昇電圧（抵抗素子１１２による下降電圧）が０．７
Ｖ程度になると、ｎチャネルＭＯＳトランジスタ１１６
が寄生バイポーラ・トランジスタとして動作し、これの
ソース−ドレイン間に電流が流れて、被保護素子１０８
を保護することができる。
印加された場合、上記第１の実施の形態の上記第１の実
施例と同様に、抵抗素子１１２に電流が流れて、ｎチャ
ネルＭＯＳトランジスタ１１６のゲートと、これのチャ
ネル領域を構成する上記ｐ型層との電圧が上昇する。こ
の上昇電圧（抵抗素子１１２による下降電圧）が０．７
Ｖ程度になると、ｎチャネルＭＯＳトランジスタ１１６
が寄生バイポーラ・トランジスタとして動作し、これの
ソース−ドレイン間に電流が流れて、被保護素子１０８
を保護することができる。
【００２８】なお、本第２の実施の形態の本第１に実施
例において、上記第１の実施の形態の上記第２の実施例
と同様に、保護素子１０５ａにダイオードを付加するこ
とも可能である。
例において、上記第１の実施の形態の上記第２の実施例
と同様に、保護素子１０５ａにダイオードを付加するこ
とも可能である。
【００２９】保護素子を含んだ回路図である図７を参照
すると、本第２の実施の形態の第２の実施例による保護
素子１０５ｂは、上記第１の実施の形態の上記第３の実
施例における保護素子１０４ｃのｎｐｎバイポーラ・ト
ランジスタを、ディープｎウェル表面のｐ型層に設けた
ｎチャネルＭＯＳトランジスタ１１６に置き換えたもの
である。
すると、本第２の実施の形態の第２の実施例による保護
素子１０５ｂは、上記第１の実施の形態の上記第３の実
施例における保護素子１０４ｃのｎｐｎバイポーラ・ト
ランジスタを、ディープｎウェル表面のｐ型層に設けた
ｎチャネルＭＯＳトランジスタ１１６に置き換えたもの
である。
【００３０】本第２の実施の形態の本第２の実施例で
も、Ｖｄｄ端子１０１に電源電圧より高いノイズ電圧が
印加されると、本第２の実施の形態の上記第１の実施例
と同様に、まずｎチャネルＭＯＳトランジスタ１１１が
オンする。このノイズ電圧はｎチャネルＭＯＳトランジ
スタ１１６のゲートおよびチャネル領域を構成するｐ型
層（もしくはｐウェル）に直接に伝わって、ゲートの電
圧およびバック・バイアスが上昇する。その後、この電
圧が０．７Ｖ程度になると、ｎチャネルＭＯＳトランジ
スタ１１６が寄生バイポーラとして動作して、これのド
レイン−ソース間に電流が流れることにより、被保護素
子１０８が保護される。
も、Ｖｄｄ端子１０１に電源電圧より高いノイズ電圧が
印加されると、本第２の実施の形態の上記第１の実施例
と同様に、まずｎチャネルＭＯＳトランジスタ１１１が
オンする。このノイズ電圧はｎチャネルＭＯＳトランジ
スタ１１６のゲートおよびチャネル領域を構成するｐ型
層（もしくはｐウェル）に直接に伝わって、ゲートの電
圧およびバック・バイアスが上昇する。その後、この電
圧が０．７Ｖ程度になると、ｎチャネルＭＯＳトランジ
スタ１１６が寄生バイポーラとして動作して、これのド
レイン−ソース間に電流が流れることにより、被保護素
子１０８が保護される。
【００３１】保護素子を含んだ回路図である図８を参照
すると、本発明の第３の実施の形態の一実施例は、以下
のとおりに構成されている。
すると、本発明の第３の実施の形態の一実施例は、以下
のとおりに構成されている。
【００３２】ＣＭＯＳトランジスタを含んでなる被保護
素子１０８は、電源配線，接地配線を介してＶｄｄ端子
１０１，Ｖｓｓ端子１０２に接続されている。被保護素
子１０８と、Ｖｄｄ端子１０１，Ｖｓｓ端子１０２との
間には、保護素子１０６が設けられている。保護素子１
０６は、ｐチャネルＭＯＳトランジスタ１２１と、抵抗
素子１１２と、コレクタ，エミッタが電源配線，接地配
線に直接に接続されたｐｎｐバイポーラ・トランジスタ
１２３とから構成されている。ｐチャネルＭＯＳトラン
ジスタ１２１のゲートおよびドレインは、それぞれ接地
配線に直接に接続されている。このｐチャネルＭＯＳト
ランジスタ１２１のソースは、抵抗素子１１２を介して
電源配線に接続され、さらに、ｐｎｐバイポーラ・トラ
ンジスタ１２３のベースに直接に接続されている。
素子１０８は、電源配線，接地配線を介してＶｄｄ端子
１０１，Ｖｓｓ端子１０２に接続されている。被保護素
子１０８と、Ｖｄｄ端子１０１，Ｖｓｓ端子１０２との
間には、保護素子１０６が設けられている。保護素子１
０６は、ｐチャネルＭＯＳトランジスタ１２１と、抵抗
素子１１２と、コレクタ，エミッタが電源配線，接地配
線に直接に接続されたｐｎｐバイポーラ・トランジスタ
１２３とから構成されている。ｐチャネルＭＯＳトラン
ジスタ１２１のゲートおよびドレインは、それぞれ接地
配線に直接に接続されている。このｐチャネルＭＯＳト
ランジスタ１２１のソースは、抵抗素子１１２を介して
電源配線に接続され、さらに、ｐｎｐバイポーラ・トラ
ンジスタ１２３のベースに直接に接続されている。
【００３３】ｐチャネルＭＯＳトランジスタ１２１はｐ
型半導体基板の表面に形成されたｎウェル表面に設けら
れており、このｐチャネルＭＯＳトランジスタ１２１の
Ｖｔの絶対値は電源電圧より高く，被保護素子１０８を
構成するＣＭＯＳトランジスタのゲート絶縁膜の破壊電
圧より低い値に設定されている。ｐチャネルＭＯＳトラ
ンジスタ１２１は、ゲート絶縁膜の膜厚がＣＭＯＳトラ
ンジスタのｐチャネルＭＯＳトランジスタのゲート絶縁
膜と同じであり、上記第１，第２の実施形態のｎチャネ
ルＭＯＳトランジスタ１１１と同様に、ゲート直下のチ
ャネル領域の不純物濃度を調整することにより実現され
る。チャネル領域となるｎウェル表面のｎ型不純物の濃
度が比較的に低い場合には、チャネル領域全体にｎ型の
不純物領域が設けられて、Ｖｔが所要の値に設定され
る。チャネル領域となるｎウェル表面のｎ型不純物の濃
度が比較的に高い場合には、（接合リーク電流の増大を
抑制するために）ソースおよびドレインに接触しない位
置のチャネル領域にｐ型の不純物領域が設けられて、上
記Ｖｔが所要の値に設定される。
型半導体基板の表面に形成されたｎウェル表面に設けら
れており、このｐチャネルＭＯＳトランジスタ１２１の
Ｖｔの絶対値は電源電圧より高く，被保護素子１０８を
構成するＣＭＯＳトランジスタのゲート絶縁膜の破壊電
圧より低い値に設定されている。ｐチャネルＭＯＳトラ
ンジスタ１２１は、ゲート絶縁膜の膜厚がＣＭＯＳトラ
ンジスタのｐチャネルＭＯＳトランジスタのゲート絶縁
膜と同じであり、上記第１，第２の実施形態のｎチャネ
ルＭＯＳトランジスタ１１１と同様に、ゲート直下のチ
ャネル領域の不純物濃度を調整することにより実現され
る。チャネル領域となるｎウェル表面のｎ型不純物の濃
度が比較的に低い場合には、チャネル領域全体にｎ型の
不純物領域が設けられて、Ｖｔが所要の値に設定され
る。チャネル領域となるｎウェル表面のｎ型不純物の濃
度が比較的に高い場合には、（接合リーク電流の増大を
抑制するために）ソースおよびドレインに接触しない位
置のチャネル領域にｐ型の不純物領域が設けられて、上
記Ｖｔが所要の値に設定される。
【００３４】本一実施例において、（Ｖｓｓ端子１０２
が接地電位にバイアスされた状態で）Ｖｄｄ端子１０１
に（電源電圧より大きな値の）プラスのノイズ電圧が印
加された場合、ｐチャネルＭＯＳトランジスタ１１１の
ドレインおよびゲートにこのノイズ電圧のマイナスの値
の電圧が印加される。ノイズ電圧＞−Ｖｔならば、ｐチ
ャネルＭＯＳトランジスタ１２１がオンしてこれのドレ
インからソースに電流が流れ、さらに抵抗素子１１２に
も電流が流れる。抵抗素子１１２での電圧降下の発生に
伴って、ｐｎｐバイポーラ・トランジスタ１２３のベー
スの電位が降下する。この電圧降下がＶｆ（約−０．７
Ｖ）より低くなると、ベース−エミッタ間に順方向電流
が流れて、上記ノイズ電圧に起因した電流をＶｄｄ端子
１０１側からＶｓｓ端子１０２側に逃し、被保護素子１
０８に加われノイズ電圧を抑制してこの被保護素子１０
８を保護することになる。すなわち、本一実施例によれ
ば、接合リークの増大を伴なわずに、電源電圧より高
く，被保護素子の破壊電圧より低いノイズ電圧に対し
て、保護素子１０６は「保護素子」として十分に機能す
ることが可能になる。
が接地電位にバイアスされた状態で）Ｖｄｄ端子１０１
に（電源電圧より大きな値の）プラスのノイズ電圧が印
加された場合、ｐチャネルＭＯＳトランジスタ１１１の
ドレインおよびゲートにこのノイズ電圧のマイナスの値
の電圧が印加される。ノイズ電圧＞−Ｖｔならば、ｐチ
ャネルＭＯＳトランジスタ１２１がオンしてこれのドレ
インからソースに電流が流れ、さらに抵抗素子１１２に
も電流が流れる。抵抗素子１１２での電圧降下の発生に
伴って、ｐｎｐバイポーラ・トランジスタ１２３のベー
スの電位が降下する。この電圧降下がＶｆ（約−０．７
Ｖ）より低くなると、ベース−エミッタ間に順方向電流
が流れて、上記ノイズ電圧に起因した電流をＶｄｄ端子
１０１側からＶｓｓ端子１０２側に逃し、被保護素子１
０８に加われノイズ電圧を抑制してこの被保護素子１０
８を保護することになる。すなわち、本一実施例によれ
ば、接合リークの増大を伴なわずに、電源電圧より高
く，被保護素子の破壊電圧より低いノイズ電圧に対し
て、保護素子１０６は「保護素子」として十分に機能す
ることが可能になる。
【００３５】なお、Ｖｄｄ端子１０２に印加される上記
ノイズ電圧が（接地電位より低く）マイナスになる場
合、ｐチャネルＭＯＳトランジスタ１２１のドレインと
ｎウェルとの間が順方向にバイアスされることになる。
この場合、保護素子１０６におけるこの順方向の部分に
おいて、順方向電流が流れることから、被保護素子１０
８は保護される。
ノイズ電圧が（接地電位より低く）マイナスになる場
合、ｐチャネルＭＯＳトランジスタ１２１のドレインと
ｎウェルとの間が順方向にバイアスされることになる。
この場合、保護素子１０６におけるこの順方向の部分に
おいて、順方向電流が流れることから、被保護素子１０
８は保護される。
【００３６】ここで、本一実施例においても、ｐチャネ
ルＭＯＳトランジスタ１２１は電源電圧の印加のみでは
動作しないようにすることが必要であり、このためこれ
のＶｔの絶対値が電源電圧より大きな値に設定されてい
る。仮に、このＶｔの絶対値が電源電圧より低い値に設
定されているならば、ｐチャネルＭＯＳトランジスタ１
２１はノーマル・オンとなり、保護素子自体の破壊や、
正常時における半導体装置の電力消費の増大等の問題が
生じることになる。
ルＭＯＳトランジスタ１２１は電源電圧の印加のみでは
動作しないようにすることが必要であり、このためこれ
のＶｔの絶対値が電源電圧より大きな値に設定されてい
る。仮に、このＶｔの絶対値が電源電圧より低い値に設
定されているならば、ｐチャネルＭＯＳトランジスタ１
２１はノーマル・オンとなり、保護素子自体の破壊や、
正常時における半導体装置の電力消費の増大等の問題が
生じることになる。
【００３７】本第３の実施の形態は、上記一実施例に限
定されるものではない。上記第１の実施の形態の上記第
２の実施例と同様に、本第３の実施の形態の本一実施例
の保護素子１０６に、ダイオードを付加することも可能
である。さらに、上記第１の実施の形態の上記第３の実
施例と同様に、本一実施例の保護素子１０６から抵抗素
子１１２を取り除くことも可能である。
定されるものではない。上記第１の実施の形態の上記第
２の実施例と同様に、本第３の実施の形態の本一実施例
の保護素子１０６に、ダイオードを付加することも可能
である。さらに、上記第１の実施の形態の上記第３の実
施例と同様に、本一実施例の保護素子１０６から抵抗素
子１１２を取り除くことも可能である。
【００３８】上記第１〜第３の実施の形態は電源端子に
係わる保護素子に関するものであるが、これらの実施の
形態による保護素子を信号端子（入力端子，出力端子あ
るいは入出力端子）と電源端子もしくは接地端子との間
の保護素子に適用することも可能である。
係わる保護素子に関するものであるが、これらの実施の
形態による保護素子を信号端子（入力端子，出力端子あ
るいは入出力端子）と電源端子もしくは接地端子との間
の保護素子に適用することも可能である。
【００３９】保護素子を含んでなる回路図である図９
（ａ）と保護素子自体の回路図である図９（ｂ）とを参
照すると、本発明の第４の実施の形態の一実施例は、以
下のとおりに構成されている。
（ａ）と保護素子自体の回路図である図９（ｂ）とを参
照すると、本発明の第４の実施の形態の一実施例は、以
下のとおりに構成されている。
【００４０】ＣＭＯＳインバータからなる被保護素子１
０９のゲートは信号配線を介して入力端子１０３に接続
され、ＣＭＯＳインバータを構成するｐチャネルＭＯＳ
トランジスタのソースは電源配線を介してＶｄｄ端子１
０１に接続され、ＣＭＯＳインバータを構成するｎチャ
ネルＭＯＳトランジスタのソースは接地配線を介してＶ
ｓｓ端子１０２に接続されている。被保護素子１０９
と、Ｖｄｄ端子１０１，入力端子１０３との間には、保
護素子１０７ａが設けられている。同様に、被保護素子
１０９と、入力端子１０３，Ｖｓｓ端子１０２との間に
は、保護素子１０７ｂが設けられている。
０９のゲートは信号配線を介して入力端子１０３に接続
され、ＣＭＯＳインバータを構成するｐチャネルＭＯＳ
トランジスタのソースは電源配線を介してＶｄｄ端子１
０１に接続され、ＣＭＯＳインバータを構成するｎチャ
ネルＭＯＳトランジスタのソースは接地配線を介してＶ
ｓｓ端子１０２に接続されている。被保護素子１０９
と、Ｖｄｄ端子１０１，入力端子１０３との間には、保
護素子１０７ａが設けられている。同様に、被保護素子
１０９と、入力端子１０３，Ｖｓｓ端子１０２との間に
は、保護素子１０７ｂが設けられている。
【００４１】保護素子１０７ａ，１０７ｂの一例は、図
９（ｂ）に図示した（接続端子１１８，１１９を有し
た）保護素子１０７になっている。保護素子１０７ａで
は、保護素子１０７の接続端子１１８，１１９がそれぞ
れ電源配線，信号配線に接続される。保護素子１０７ｂ
では、保護素子１０７の接続端子１１８，１１９がそれ
ぞれ信号配線，接地配線に接続される。
９（ｂ）に図示した（接続端子１１８，１１９を有し
た）保護素子１０７になっている。保護素子１０７ａで
は、保護素子１０７の接続端子１１８，１１９がそれぞ
れ電源配線，信号配線に接続される。保護素子１０７ｂ
では、保護素子１０７の接続端子１１８，１１９がそれ
ぞれ信号配線，接地配線に接続される。
【００４２】保護素子１０７は（上記第１の実施の形態
の上記第１の実施例における）保護素子１０４ａと同じ
であり、これを構成するｎチャネルＭＯＳトランジスタ
１１１のＶｔも上記第１の実施の形態の上記第１の実施
例と同様に設定されている。このため、上記第１の実施
の形態の上記第１の実施例と同様に、正常動作時におけ
る消費電力の増大等は回避される。
の上記第１の実施例における）保護素子１０４ａと同じ
であり、これを構成するｎチャネルＭＯＳトランジスタ
１１１のＶｔも上記第１の実施の形態の上記第１の実施
例と同様に設定されている。このため、上記第１の実施
の形態の上記第１の実施例と同様に、正常動作時におけ
る消費電力の増大等は回避される。
【００４３】入力端子１０３に電源電圧より大きな値の
プラスのノイズ電圧が印加された場合、このノイズ電圧
によれ電流は（保護素子１０７ｂが動作して，これを介
して）入力端子１０３からＶｓｓ端子１０２に流れて、
被保護素子１０９を保護する。入力端子１０３に接地電
圧より低い値のアイナス電圧が印加された場合、このノ
イズ電圧による電流は（保護素子１０７ａが動作して，
これを介して）入力端子１０３からＶｄｄ端子１０１に
流れることにより、被保護素子１０９を保護することに
なる。
プラスのノイズ電圧が印加された場合、このノイズ電圧
によれ電流は（保護素子１０７ｂが動作して，これを介
して）入力端子１０３からＶｓｓ端子１０２に流れて、
被保護素子１０９を保護する。入力端子１０３に接地電
圧より低い値のアイナス電圧が印加された場合、このノ
イズ電圧による電流は（保護素子１０７ａが動作して，
これを介して）入力端子１０３からＶｄｄ端子１０１に
流れることにより、被保護素子１０９を保護することに
なる。
【００４４】本第４の実施の形態の上記一実施例では、
保護素子１０７ａと保護素子１０７ｂとが共に保護素子
１０７であるが、本第４の実施の形態はこれに限定され
るものではない。保護素子１０７ａ，１０７ｂはそれぞ
れ上記第１〜第３の実施の形態のどの保護素子でもよ
く、さらに、保護素子１０７ａと保護素子１０７ｂとの
回路構成が相違していてもよい。さらに、本第４の実施
の形態は、出力端子あるいは入出力端子に対しても適用
することができる。
保護素子１０７ａと保護素子１０７ｂとが共に保護素子
１０７であるが、本第４の実施の形態はこれに限定され
るものではない。保護素子１０７ａ，１０７ｂはそれぞ
れ上記第１〜第３の実施の形態のどの保護素子でもよ
く、さらに、保護素子１０７ａと保護素子１０７ｂとの
回路構成が相違していてもよい。さらに、本第４の実施
の形態は、出力端子あるいは入出力端子に対しても適用
することができる。
【００４５】
【発明の効果】以上説明したように本発明による保護素
子は、Ｖｔの絶対値が電源電圧より高い値に設定された
ＭＯＳトランジスタと、バイポーラ・トランジスタある
いは寄生バイポーラ・トランジスタとを含んで構成さ
れ、さらに、ＭＯＳトランジスタのソースがバイポーラ
・トランジスタあるいは寄生バイポーラ・トランジスタ
のベースに接続されている。このため、正常時における
保護素子による消費電力の増大は回避され、さらに、電
源端子にノイズ電圧が印加されたときには上記保護素子
を介してノイズ電流が電源端子と接地端子との間に流れ
ることにより、被保護素子が保護される。
子は、Ｖｔの絶対値が電源電圧より高い値に設定された
ＭＯＳトランジスタと、バイポーラ・トランジスタある
いは寄生バイポーラ・トランジスタとを含んで構成さ
れ、さらに、ＭＯＳトランジスタのソースがバイポーラ
・トランジスタあるいは寄生バイポーラ・トランジスタ
のベースに接続されている。このため、正常時における
保護素子による消費電力の増大は回避され、さらに、電
源端子にノイズ電圧が印加されたときには上記保護素子
を介してノイズ電流が電源端子と接地端子との間に流れ
ることにより、被保護素子が保護される。
【図１】本発明の第１の実施の形態の第１の実施例の回
路図である。
路図である。
【図２】上記第１の実施の形態の上記第１の実施例のｎ
チャネルＭＯＳトランジスタの構造を説明するための断
面模式図である。
チャネルＭＯＳトランジスタの構造を説明するための断
面模式図である。
【図３】上記第１の実施の形態の第２の実施例の回路図
である。
である。
【図４】上記１の実施の形態の第３の実施例の回路図で
ある。
ある。
【図５】本発明の第２の実施の形態の第１の実施例の回
路図である。
路図である。
【図６】上記第２の実施の形態の上記第１に実施例の第
１のｎチャネルＭＯＳトランジスタの構造を説明するた
めの断面模式図である。
１のｎチャネルＭＯＳトランジスタの構造を説明するた
めの断面模式図である。
【図７】上記第２の実施の形態の第２の実施例の回路図
である。
である。
【図８】本発明の第３の実施の形態の一実施例の回路図
である。
である。
【図９】本発明の第４の実施の形態の一実施例の回路図
である。
である。
【図１０】従来の半導体装置の保護素子を説明するため
の回路図である。
の回路図である。
１０１，２０１ Ｖｄｄ端子 １０２，２０２ Ｖｓｓ端子 １０３ 入力端子 １０４ａ，１０４ｂ，１０４ｃ，１０５ａ，１０５ｂ，
１０６，１０７，１０７ａ，１０７ｂ，２０４ 保護
素子 １０８，１０９，２０８ 被保護素子 １１１，１１６，２１１ ｎチャネルＭＯＳトランジ
スタ １１２ 抵抗素子 １１３ ｎｐｎバイポーラ・トランジスタ １１４ ダイオード １１５ａ，１１５ｂ 不純物領域 １１７，１１８，１１９ 接続端子 １２１，２２１ ｐチャネルＭＯＳトランジスタ １２３ ｐｎｐバイポーラ・トランジスタ
１０６，１０７，１０７ａ，１０７ｂ，２０４ 保護
素子 １０８，１０９，２０８ 被保護素子 １１１，１１６，２１１ ｎチャネルＭＯＳトランジ
スタ １１２ 抵抗素子 １１３ ｎｐｎバイポーラ・トランジスタ １１４ ダイオード １１５ａ，１１５ｂ 不純物領域 １１７，１１８，１１９ 接続端子 １２１，２２１ ｐチャネルＭＯＳトランジスタ １２３ ｐｎｐバイポーラ・トランジスタ
Claims (9)
- 【請求項１】 ＣＭＯＳトランジスタを含んでなる被保
護素子と電源端子（Ｖｄｄ端子）並びにグランド端子
（Ｖｓｓ端子）との間には、ｎチャネルＭＯＳトランジ
スタとｎｐｎバイポーラ・トランジスタとを少なくとも
含んでなる保護素子が設けられ、 前記ｎｐｎバイポーラ・トランジスタのコレクタ，エミ
ッタは、それぞれ前記電源端子，グランド端子に接続さ
れる電源配線，接地配線に直接に接続され、 前記ｎチャネルＭＯＳトランジスタのしきい値電圧（Ｖ
ｔ）は電源電圧より大きな値を有し、該ｎチャネルＭＯ
Ｓトランジスタのドレイン並びにゲートは前記電源配線
に直接に接続され、該ｎチャネルＭＯＳトランジスタの
ソースは前記ｎｐｎバイポーラ・トランジスタのベース
に直接に接続されていることを特徴とする半導体装置。 - 【請求項２】 前記ｎチャネルＭＯＳトランジスタのソ
ースが、抵抗素子を介して前記接地配線に接続された請
求項１記載の半導体装置。 - 【請求項３】 前記保護素子が、前記ｎｐｎバイポーラ
・トランジスタとは並列に前記電源配線および接地配線
に接続されたダイオードを含んでなる請求項１もしくは
請求項２記載の半導体装置。 - 【請求項４】 ＣＭＯＳトランジスタを含んでなる被保
護素子と電源端子並びにグランド端子との間には、ｐチ
ャネルＭＯＳトランジスタとｐｎｐバイポーラ・トラン
ジスタとを少なくとも含んでなる保護素子が設けられ、 前記ｐｎｐバイポーラ・トランジスタのコレクタ，エミ
ッタは、それぞれ前記電源端子，グランド端子に接続さ
れる電源配線，接地配線に直接に接続され、 前記ｐチャネルＭＯＳトランジスタのしきい値電圧の絶
対値は電源電圧より大きな値を有し、該ｐチャネルＭＯ
Ｓトランジスタのドレイン並びにゲートは前記接地配線
に直接に接続され、該ｐチャネルＭＯＳトランジスタの
ソースは前記ｐｎｐバイポーラ・トランジスタのベース
に直接に接続されていることを特徴とする半導体装置。 - 【請求項５】 前記ｐチャネルＭＯＳトランジスタのソ
ースが、抵抗素子を介して前記電源配線に接続された請
求項４記載の半導体装置。 - 【請求項６】 前記保護素子が、前記ｐｎｐバイポーラ
・トランジスタとは並列に前記電源配線および接地配線
に接続されたダイオードを含んでなる請求項４もしくは
請求項５記載の半導体装置。 - 【請求項７】 ＣＭＯＳトランジスタを含んでなる被保
護素子と電源端子並びにグランド端子との間には、第１
のｎチャネルＭＯＳトランジスタと第２のｎチャネルＭ
ＯＳトランジスタとを少なくとも含んでなる保護素子が
設けられ、 前記第１のｎチャネルＭＯＳトランジスタは、ｐ型半導
体基板中に形成されたディープｎウェルと該ｐ型半導体
基板表面に形成されたｎウェルとにより該ｐ型半導体基
板から素子分離されたｐ型層の表面に設けられ、 さらに、前記第１のｎチャネルＭＯＳトランジスタのド
レイン，ソースは、それぞれ前記電源端子，グランド端
子に接続される電源配線，接地配線に直接に接続され、 前記第２のｎチャネルＭＯＳトランジスタは、前記ｐ型
半導体基板の表面に形成されたｐウェル表面もしくは該
ｐ型半導体基板表面に設けられ、電源電圧より大きな値
のしきい値電圧を有し、 さらに、前記第２のｎチャネルＭＯＳトランジスタのド
レイン並びにゲートは前記電源配線に直接に接続され、
該第２のｎチャネルＭＯＳトランジスタのソースは前記
Ｐ型層および前記第２のｎチャネルＭＯＳトランジスタ
のゲート並びにソースに直接に接続されていることを特
徴とする半導体装置。 - 【請求項８】 前記第２のｎチャネルＭＯＳトランジス
タのソースが、抵抗素子を介して前記接地配線に接続さ
れた請求項７記載の半導体装置。 - 【請求項９】 前記保護素子が、前記第１のｎチャネル
ＭＯＳトランジスタとは並列に前記電源配線および接地
配線に接続されたダイオードを含んでなる請求項７もし
くは請求項８記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000118274A JP2001308282A (ja) | 2000-04-19 | 2000-04-19 | 半導体装置 |
| KR10-2001-0020737A KR100379286B1 (ko) | 2000-04-19 | 2001-04-18 | 보호 회로를 구비한 반도체 장치 |
| US09/837,823 US6624479B2 (en) | 2000-04-19 | 2001-04-18 | Semiconductor device having a protective circuit |
| TW090109478A TWI221662B (en) | 2000-04-19 | 2001-04-19 | Semiconductor device having a protective circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000118274A JP2001308282A (ja) | 2000-04-19 | 2000-04-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308282A true JP2001308282A (ja) | 2001-11-02 |
Family
ID=18629443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000118274A Pending JP2001308282A (ja) | 2000-04-19 | 2000-04-19 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6624479B2 (ja) |
| JP (1) | JP2001308282A (ja) |
| KR (1) | KR100379286B1 (ja) |
| TW (1) | TWI221662B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340380A (ja) * | 2004-05-25 | 2005-12-08 | Toshiba Corp | 静電保護回路及びこれを用いた半導体集積回路装置 |
| US7123054B2 (en) | 2003-08-27 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having an ESD protection unit |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1396887A1 (en) * | 2002-08-28 | 2004-03-10 | Motorola, Inc. | Arrangement and method for ESD protection |
| JP3848263B2 (ja) * | 2003-01-15 | 2006-11-22 | 沖電気工業株式会社 | 半導体装置 |
| TWI224391B (en) * | 2004-02-10 | 2004-11-21 | Univ Nat Chiao Tung | Electrostatic discharge protection circuit |
| US7212058B2 (en) * | 2004-03-10 | 2007-05-01 | Power Integrations, Inc. | Method and apparatus for robust mode selection with low power consumption |
| US7759740B1 (en) * | 2004-03-23 | 2010-07-20 | Masleid Robert P | Deep well regions for routing body-bias voltage to mosfets in surface well regions having separation wells of p-type between the segmented deep n wells |
| US8735979B2 (en) * | 2011-07-21 | 2014-05-27 | Microchip Technology Incorporated | Multi-channel homogenous path for enhanced mutual triggering of electrostatic discharge fingers |
| US9553508B1 (en) * | 2015-08-28 | 2017-01-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Protection circuit |
| US9806019B2 (en) * | 2015-09-22 | 2017-10-31 | Nxp Usa, Inc. | Integrated circuit with power saving feature |
| KR102456559B1 (ko) * | 2020-08-14 | 2022-10-19 | (주) 트리노테크놀로지 | 오작동 턴온 방지 회로가 내장된 전력반도체 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
| JPH07105446B2 (ja) * | 1988-01-11 | 1995-11-13 | 株式会社東芝 | Ｍｏｓ型半導体装置の入力保護回路 |
| DE69231494T2 (de) | 1991-12-27 | 2001-05-10 | Texas Instruments Inc | Vorrichtung für ESD-Schutz |
| US5751525A (en) * | 1996-01-05 | 1998-05-12 | Analog Devices, Inc. | EOS/ESD Protection circuit for an integrated circuit with operating/test voltages exceeding power supply rail voltages |
| EP0851552A1 (en) * | 1996-12-31 | 1998-07-01 | STMicroelectronics S.r.l. | Protection ciruit for an electric supply line in a semiconductor integrated device |
| US5978192A (en) * | 1997-11-05 | 1999-11-02 | Harris Corporation | Schmitt trigger-configured ESD protection circuit |
| JP3703293B2 (ja) * | 1998-03-26 | 2005-10-05 | シャープ株式会社 | Ｃｃｄ固体撮像素子 |
-
2000
- 2000-04-19 JP JP2000118274A patent/JP2001308282A/ja active Pending
-
2001
- 2001-04-18 KR KR10-2001-0020737A patent/KR100379286B1/ko not_active IP Right Cessation
- 2001-04-18 US US09/837,823 patent/US6624479B2/en not_active Expired - Lifetime
- 2001-04-19 TW TW090109478A patent/TWI221662B/zh active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7123054B2 (en) | 2003-08-27 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having an ESD protection unit |
| JP2005340380A (ja) * | 2004-05-25 | 2005-12-08 | Toshiba Corp | 静電保護回路及びこれを用いた半導体集積回路装置 |
| JP4515822B2 (ja) * | 2004-05-25 | 2010-08-04 | 株式会社東芝 | 静電保護回路及びこれを用いた半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010033003A1 (en) | 2001-10-25 |
| TWI221662B (en) | 2004-10-01 |
| US6624479B2 (en) | 2003-09-23 |
| KR100379286B1 (ko) | 2003-04-10 |
| KR20010103608A (ko) | 2001-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2959528B2 (ja) | 保護回路 | |
| JP2002050698A (ja) | 半導体装置 | |
| JP2008021735A (ja) | 静電破壊保護回路 | |
| JP2001308282A (ja) | 半導体装置 | |
| JPH1032260A (ja) | 入力保護回路 | |
| JP3320872B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| JP3557510B2 (ja) | 半導体装置 | |
| US6218881B1 (en) | Semiconductor integrated circuit device | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JP4723443B2 (ja) | 半導体集積回路 | |
| JP2001291836A (ja) | 静電気保護用半導体装置 | |
| KR100613819B1 (ko) | 실리콘 온 인슐레이터 래치 업 펄스 방사선 검출기 | |
| US6894320B2 (en) | Input protection circuit | |
| US6084272A (en) | Electrostatic discharge protective circuit for semiconductor device | |
| JP2008098587A (ja) | Ｅｓｄ保護回路 | |
| JPH0964198A (ja) | 半導体集積回路装置 | |
| JPH0590520A (ja) | 半導体保護装置 | |
| JP4826043B2 (ja) | 入力保護回路 | |
| JPH05315552A (ja) | 半導体保護装置 | |
| JP2000208712A (ja) | 半導体装置の静電保護装置 | |
| JP3439624B2 (ja) | Ｃｍｏｓ集積回路の保護回路、および保護機能を備えたｃｍｏｓ集積回路 | |
| JPH05267586A (ja) | 出力保護回路 | |
| JP2001291827A (ja) | 静電気保護用半導体装置 | |
| JPS60160650A (ja) | Ｃｍｏｓ集積回路 | |
| KR20020013124A (ko) | 이에스디(ｅｓｄ) 보호회로 |