JP3703293B2 - Ｃｃｄ固体撮像素子 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に複数の端子に印加されるべき電圧としてグランド電圧、正電圧、負電圧等が混在したＣＣＤ固体撮像素子の各端子に接続された保護回路に関する。
【０００２】
【従来の技術】
ＣＣＤ固体撮像素子の概略図を図５に示す。複数の受光部１がマトリックス状に配列され、各受光部１の隣に垂直転送レジスタ２が設けられている。また、各垂直転送レジスタ２の終端に水平転送レジスタ３と、その一端に接続された出力回路４が設けられている。
【０００３】
各受光部１で光電変換された信号電荷は垂直転送レジスタ２に読み出され、垂直転送レジスタ２内を転送して水平転送レジスタ３に転送される。水平転送レジスタ３内を転送された信号電荷は、出力回路４で１画素毎に電荷電圧変換されて出力される。垂直転送レジスタ２は、４相駆動され、受光部１から垂直転送レジスタ２へ信号電荷を読み出す端子φＶ１、φＶ３には、例えば−９Ｖ、０Ｖ、１５Ｖの正から負電圧の３値パルスが印加され、信号電荷を読み出さない端子φＶ２、φＶ４には例えば−９Ｖ、０Ｖの負電圧の２値のパルスが印加される。また、水平転送レジスタ３は２相駆動され、φＨ１、φＨ２端子には例えば０Ｖ、５Ｖの正電圧の２値パルスが印加される。
【０００４】
このように、ＣＣＤ固体撮像素子においては、グランド電圧（ＧＮＤ）、電源電圧や水平転送レジスタ３のような正電圧、垂直転送レジスタ２のような負電圧が混在して印加される。また、これらの電圧の印加される各端子には、各素子内部を保護するための保護回路が接続されている。特に、垂直転送レジスタ２に係る垂直転送ゲートφＶ１、φＶ３には実質的に一番大きな電位差が印加されるため、静電気によってその垂直転送ゲートの電極下の絶縁膜（ゲート絶縁膜）が破壊され易い。
【０００５】
たとえば、水平転送レジスタ３の端子、垂直転送レジスタ２の端子では、電荷転送電極のゲート絶縁膜が静電気によって破壊されないように、保護回路が接続されている。その他、電源端子、出力端子、リセットドレイン端子についても、内部素子（出力ＭＯＳトランジスタやリセットトランジスタ）の接合破壊を防ぐために、保護回路が接続されている。また、これらの保護回路は、ＭＯＳトランジスタ、バイポーラトランジスタあるいはダイオード等で構成されている。
【０００６】
従来のＣＣＤ固体撮像素子の保護回路の構成例について、図６（ａ）にその概略の断面図を、図６（ｂ）にその等価回路をそれぞれ示す。図６において、Ｔ１は垂直転送レジスタ２の端子、Ｃ１は垂直転送レジスタ２のゲート、Ｔ２は水平転送レジスタ３の端子、Ｃ２は水平転送レジスタ３のゲートを示す。動作時には、端子Ｔ１には例えば−９Ｖ、０Ｖ、１５Ｖの正から負電圧の３値パルスあるいは−９Ｖ、０Ｖの負電圧の２値パルス（転送クロックパルス）が印加され、また、端子Ｔ２には例えば０Ｖ、５Ｖの正電圧の２値パルス（転送クロックパルス）が印加される。ゲートＣ１、Ｃ２は撮像部５で電荷を転送するため、グランド電圧のＰ型ウエル６上に設けられている。
【０００７】
Ｈ１１、Ｈ１２はそれぞれ、ゲートＣ１、Ｃ２、およびそれに対向する絶縁膜を保護するための、端子Ｔ１、Ｔ２に接続された保護回路であり、例えばＭＯＳトランジスタで構成されている。保護トランジスタＨ１１はＮ型基板１５に形成されたＰ型ウエル７に設けられたソース８とドレイン１０と、それらの間に設けられたチャンネル上にゲート絶縁膜を介して設けられたゲート９から構成され、Ｈ１２はＮ型基板１５に形成されたＰ型ウエル６に設けられたソース１１とドレイン１３と、それらの間に設けられたチャンネル上にゲート絶縁膜を介して設けられたゲート１２から構成される。保護ＭＯＳトランジスタＨ１１は、端子Ｔ１が負電圧駆動のため、負電圧（ＶＬ＝−９Ｖ）のＰ型ウエル７上に形成される必要があり、そのソース８とゲート９は負電位ウエル端子ＶＬに、ドレイン１０は端子Ｔ１に接続されている。保護ＭＯＳトランジスタＨ１２は、端子Ｔ２が正電圧駆動であり、撮像部５と同じグランド電圧のＰ型ウエル６上に形成され、そのソース１１とゲート１２はグランド電圧に、ドレイン１３は端子Ｔ２に接続されている。その他の正電圧の端子、たとえば電源端子、出力端子、リセットドレイン端子等も同様に保護回路が設けられる。
【０００８】
次に、保護ＭＯＳトランジスタＨ１２の動作について説明する。何らかの原因により、例えば、グランド端子Ｇ１に対して端子Ｔ２に正の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１２のスナップバック現象（後述する）により、端子Ｔ２からグランド端子Ｇ１へ正の静電気を放電し（Ｉｐ１）、水平転送レジスタ３のゲートＣ２のゲート耐圧以上の電圧が端子Ｔ２にかからないようにし、水平転送レジスタ３のゲートＣ２の絶縁膜１４の破壊を防止する。図７にこのスナップバック現象の電圧−電流特性を示す。
【０００９】
正の静電気が端子Ｔ２、すなわち保護ＭＯＳトランジスタＨ１２のドレイン１３に入力された場合、ドレイン１３とＰ型ウエル６間でブレークダウンする（ブレークダウン電圧ＶＢ）。ドレイン１３とＰ型ウエル６間のブレークダウン電流（Ｉｐ２）の増加に伴い、Ｐ型ウエル６の電位が上昇し（或いは深くなり）、保護ＭＯＳトランジスタＨ１２がオン状態（スナップバック電圧ＶＳ）になって、ソース１１、ドレイン１３間に大電流Ｉｐ１が流れるとともにドレイン電圧は減少、すなわち端子Ｔ２の電圧は減少する。
【００１０】
グランド端子Ｇ１に対して端子Ｔ２に負の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１２のドレイン１３とＰ型ウエル６は順方向バイアスとなり、端子Ｔ２からグランド端子Ｇ１へ負の静電気を放電し（Ｉｍ１）、水平転送レジスタ３のゲートＣ２の絶縁膜１４の破壊を防止する。
【００１１】
次に、保護ＭＯＳトランジスタＨ１１の動作について説明する。何らかの原因により、例えば、グランド端子Ｇ１に対して端子Ｔ１に正の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１１のドレイン１０とＰ型ウエル７間でブレークダウンし、Ｐウエル７の電位が上昇し（或いは深くなり）静電気はＮ型基板１５へ放電し（Ｉｐ３）、垂直転送レジスタ２のゲートＣ１の絶縁膜１６の破壊を防止する。
【００１２】
グランド端子Ｇ１に対して端子Ｔ１に負の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１１のドレイン１０とＰ型ウエル７は順方向バイアスとなり、Ｐウエル７の電位が下降し（或いは浅くなり）、その結果Ｐウエル７とＮ基板間でブレークダウンすることにより、端子Ｔ１からグランド端子Ｇ１へＮ型基板１５を介して負の静電気を放電し（Ｉｍ２）、垂直転送レジスタ２のゲートＣ１の絶縁膜１６の破壊を防止する。
【００１３】
端子Ｔ１に対して、端子Ｔ２に正の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１２のドレイン１３とＰ型ウエル６間でブレークダウンし、静電気はＮ型基板１５へ放電（Ｉｐ４）し、垂直転送レジスタ２のゲートＣ１と水平転送レジスタ３のゲートＣ２との間の絶縁膜１７の破壊を防止する。
【００１４】
端子Ｔ１に対して、端子Ｔ２に負の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１２のドレイン１３とＰ型ウエル６間は順方向バイアスとなり、Ｐウエル６の電位が下降し（或いは浅くなり）その結果、ＰウエルとＮ基板間でブレークダウンすることにより、端子Ｔ２から端子Ｔ１へＮ型基板１５を介して負の静電気を放電し（Ｉｍ３）、垂直転送レジスタ２のゲートＣ１と水平転送レジスタ３のゲートＣ２との間の絶縁膜１７の破壊を防止する。端子Ｔ２に対して、端子Ｔ１に静電気が加えられた場合も、上記と同様である。
【００１５】
また、各端子の保護回路をバイポーラトランジスタで構成し、そのエミッタを各端子へ接続し、そのベースを共通接続し、そのコレクタをＮ型基板へ接続した別の構成の例は、特開平８−１１６０２７号公報にも提案されている。
【００１６】
【発明が解決しようとする課題】
ところで、ＣＣＤ固体撮像素子の垂直転送レジスタは、負電圧駆動を必要とするため、その保護回路は負電圧のＰ型ウエル上に設けられなければならず、一方、垂直転送レジスタのゲートは、電荷転送のために、撮像部のグランド電圧のＰ型ウエル上に設けられている。上記図６に示す従来の保護回路構成では、グランド端子Ｇ１に対して、垂直転送レジスタ２の端子Ｔ１に静電気が加えられた場合、その静電気はＮ型基板１５へあるいはＮ型基板１５を介して放電する経路しか存在しなかった。Ｎ型基板１５は比較的高抵抗（Ｒ１、Ｒ２）であり、そのため放電の時定数は大きくなり、垂直転送レジスタ２のゲートＣ１に容易にゲート耐圧以上の電圧がかり、絶縁膜１６の破壊を引き起こす。つまり、静電強度が低くなるという不都合があった。端子Ｔ１−Ｔ２間に静電気が加えられた場合も、静電気の放電経路は、Ｎ型基板１５へあるいはＮ型基板１５を介するため、上記と同様の不都合があった。
【００１７】
また、特開平８−１１６０２７号公報の構成においても、静電気の放電経路はすべてＮ型基板を介するため上記と同様の不都合があった。
【００１８】
また、垂直転送レジスタ端子、特にφＶ１及びφＶ３の端子は一番大きな動作電圧が印加されるため、それに接続される保護回路の動作電圧は、φＶ１およびφＶ３端子の動作電圧よりさらに高く設定される。従来の構成では、動作電圧の比較的低い端子、例えば垂直転送レジスタのφＶ２およびφＶ４の端子および水平転送レジスタのφＨ１及びφＨ２の端子に接続される保護回路においても、φＶ１およびφＶ３に接続される保護回路と同じ動作電圧の保護回路を用いていた。このため端子の動作電圧が低いにもかかわらずそれに接続される保護回路の動作電圧が高く設定されているため、保護回路の動作電圧とゲート絶縁膜の破壊電圧とのマージンが小さく静電強度が低いという不都合があった。
【００１９】
本発明は、この点に鑑み、ある端子に加えられた静電気を、基板抵抗に比して低抵抗の放電経路を介して放電でき、それによって、上記静電気による装置内部の絶縁膜破壊や接合破壊を防止できる保護作用の優れたＣＣＤ固体撮像素子を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明のＣＣＤ固体撮像素子は、
第１の端子に接続された垂直転送レジスタのゲートと、第２の端子に接続された水平転送レジスタのゲートとの間の絶縁膜の破壊を防止する保護回路が、少なくとも前記第１の端子、前記第２の端子、負電位端子およびグランド端子を含む複数の端子に接続されていると共に、前記複数の端子に印加されるグランド電圧、正電圧、負電圧のパルスを用いるＣＣＤ固体撮像素子において、
前記保護回路は、
前記第１の端子と前記グランド端子とを接続する第１の放電経路と、前記第１の放電経路の途中に設けられると共に前記負電位端子の電圧によって制御される接合型トランジスタ部とを含んで、前記第１の端子における負の静電気による負電荷を前記第１の放電経路を介して前記グランド端子に放電するように動作する第１の回路と、
前記第１の端子と前記接合型トランジスタ部との間と、前記グランド端子とを接続し、抵抗が前記第１の放電経路よりも小さい第２の放電経路と、前記第２の放電経路の途中に設けられた第２の回路素子とを含んで、前記第１の端子における負の静電気による負電荷を前記第２の放電経路を介して前記グランド端子に放電するように動作すると共に、前記第１の端子における正の静電気による正電荷を前記第２の放電経路を介して前記グランド端子に放電するように動作する第２の回路と
を有することを特徴としている。
このＣＣＤ固体撮像素子においては、グランド電圧に対して正または負の静電気が前記第１の端子に加えられると、前記第１の端子とグランド端子との間に接続された第２の回路によって、半導体基板を介さない放電経路（第２の放電経路）が形成される。したがって、前記第１の端子が負電圧駆動を要する端子であっても、前記第１の端子に接続された素子内部の破壊を防止できる。
【００２１】
本発明のＣＣＤ固体撮像素子は、好ましくは、前記保護回路が、前記グランド端子と前記第２の端子との間に接続された第３の回路素子を含んで、前記第２の端子における正の静電気による正電荷、または、前記第２の端子における負の静電気による負電荷を、前記第２の回路素子を介して前記第１の端子に放電するように動作する第３の回路をさらに有するものとすることができる。
この場合、前記第２の端子に静電気が加えられた場合においても、前記第２の端子とグランド端子との間に接続された第３の回路素子によって、半導体基板を介さないで放電経路が形成されるため、比較的低抵抗で静電気が放電され、前記第２の端子に接続された素子内部の破壊（絶縁膜の破壊、接合破壊）を防止できる。
更にまた、第１及び第２の端子間に静電気が加えられた場合においても、前記第１の端子とグランド端子との間に接続された第２の回路素子および前記第２の端子とグランド端子との間に接続された第３の回路素子によって、高抵抗の半導体基板を介することなく、比較的低抵抗で静電気が放電され、前記第１および第２の端子間に接続された素子内部の破壊（絶縁膜の破壊、接合破壊）を防止できる。
【００２２】
【００２３】
一実施形態では、前記第１の回路は、ドレインが前記第１の端子に、ソースが前記負電位端子に、ゲートが前記第１の端子又は前記負電位端子のいずれか一方に接続された第１のＭＯＳトランジスタを備え、前記第２の回路素子は、ドレインが前記第１の端子に、ソースが前記グランド端子に、ゲートが前記第１の端子又は前記グランド端子のいずれか一方に接続された第２のＭＯＳトランジスタであり、前記第３の回路素子は、ドレインが前記第２の端子に、ソースが前記グランド端子に、ゲートが前記第２の端子又は前記グランド端子のいずれか一方に接続された第３のＭＯＳトランジスタである。
【００２４】
一実施形態では、前記第１の回路は、エミッタが前記第１の端子に、ベースとコレクタが前記負電位端子に接続された第１のバイポーラトランジスタを備え、前記第２の回路素子は、エミッタが前記第１の端子に、ベースが前記負電位端子に、コレクタが前記グランド端子に接続された第２のバイポーラトランジスタであり、前記第３の回路素子は、エミッタが前記第２の端子に、ベースとコレクタが前記グランド端子に接続された第３のバイポーラトランジスタである。
【００２５】
一実施形態では、前記第１の回路は、前記第１の端子と前記負電位端子との間に挿入されたダイオードを備え、前記第２の回路素子は、ドレインが前記第１の端子に、ソースが前記グランド端子に、ゲートが前記第１の端子又は前記グランド端子のいずれか一方に接続されたＭＯＳトランジスタであり、前記第３の回路素子は、ドレインが前記第２の端子に、ソースが前記グランド端子に、ゲートが前記第２の端子又は前記グランド端子のいずれか一方に接続されたＭＯＳトランジスタである。
【００２６】
一実施形態では、前記第１の回路は、前記第１の端子と前記負電位端子との間に挿入されたダイオードを備え、前記第２の回路素子は、エミッタが前記第１の端子に、ベースが前記負電位端子に、コレクタが前記グランド端子に接続された第２のバイポーラトランジスタであり、前記第３の回路素子は、エミッタが前記第２の端子に、ベースとコレクタが前記グランド端子に接続された第３のバイポーラトランジスタである。
【００２７】
好ましくは、前記第１、第２および第３の回路の動作電圧は、前記第１および第２の端子の動作電圧に応じて設定されている。これにより、これらの端子に接続された素子内部の破壊（絶縁膜の破壊、接合破壊）をさらに防止できる。
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
（実施の形態１）
図１に本発明の実施の形態１の概略断面図および等価回路図を示す。この実施例において、従来例で示した図６と同じ部分は同一記号で示しており、従来例に更に次の構成を追加した例を挙げて説明する。要するに、端子Ｔ１とグランド端子との間に保護回路としての保護ＭＯＳトランジスタを設けており、以下に図１を参照し説明する。
【００３５】
負電圧駆動を要する垂直転送レジスタの端子Ｔ１に対し、それに接続される保護ＭＯＳトランジスタＨ１１の他に、更にそれに接続される保護ＭＯＳトランジスタＨ１３をも負電圧ＶＬのＰ型ウエル７上において設けている。このＭＯＳトランジスタＨ１３は、Ｐ型ウエル７に設けられたドレイン１０とソース１９と、それら間に設けられたチャンネルの上にゲート絶縁膜を介して設けられたゲート１８から構成されている。このＭＯＳ保護トランジスタは、そのゲート１８およびソース１９がグランド端子Ｇ１に、そのドレイン１０が端子Ｔ１に接続されている。
【００３６】
このような構成において、何等かの原因によりグランド端子Ｇ１に対して端子Ｔ１に正の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１３のスナップバック現象により、端子Ｔ１からグランド端子Ｇ１へ正の静電気を保護ＭＯＳトランジスタＨ１３を介して（高抵抗のＮ型基板１５を介することなく）、比較的低抵抗で放電する（Ｉｐ５）。これにより、垂直転送レジスタのゲートＣ１のゲート耐圧以上の電圧が端子Ｔ１にかからないようにし、垂直転送レジスタのゲートＣ１の絶縁膜１６の破壊を防止できる。
【００３７】
グランド端子Ｇ１に対して端子Ｔ１に負の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１３のドレイン１０とＰ型ウエル７は順方向バイアスとなり、端子Ｔ１からグランド端子Ｇ１へＮ型基板１５を介して負の静電気を放電（Ｉm２）するとともに、保護ＭＯＳトランジスタＨ１３のスナップバック現象により、端子Ｔ１からグランド端子Ｇ１へ負の静電気を保護ＭＯＳトランジスタＨ１３を介して（高抵抗のＮ型基板１５を介することなく）放電する（Ｉｍ４）。これにより、垂直転送レジスタのゲートＣ１のゲート耐圧以上の電圧が端子Ｔ１にかからないようにし、垂直転送レジスタのゲートＣ１の絶縁膜１６の破壊を防止できる。
【００３８】
また、端子Ｔ１に対して、端子Ｔ２に正（負）の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１２のスナップバック現象（オン動作）によって、グランド端子Ｇ１の電位が上昇（下降）する。すなわち、保護ＭＯＳトランジスタＨ１３のゲート１８とソース１９の電位が上昇（下降）し、保護ＭＯＳトランジスタＨ１３がオン状態（スナップバック現象）となり、静電気は端子Ｔ２から端子Ｔ１へ保護ＭＯＳトランジスタＨ１３を介して（高抵抗のＮ型基板１５を介することなく）、更にはＭＯＳトランジスタＨ１２を介して電流Ｉｐ６（Ｉｍ５）として放電する。尚、このときＭＯＳトランジスタＨ１２のスナップバック現象および、ＭＯＳトランジスタＨ１３のオン動作により電流Ｉｐ６が流れ、ＭＯＳトランジスタ１２のオン動作および、ＭＯＳトランジスタＨ１３のスナップバック現象により、電流Ｉｍ５が流れる。これにより、垂直転送レジスタのゲートＣ１と水平転送レジスタのゲートＣ２との間の絶縁膜１７の破壊を防止できる。
【００３９】
端子Ｔ２に対して、端子Ｔ１に正（負）の静電気が加えられた場合も同様の動作によって、垂直転送レジスタのゲートＣ１と水平転送レジスタのゲートＣ２との間の絶縁膜１７の破壊を防止できる。
【００４０】
（実施の形態２）
図２に本発明の実施の形態２の概略断面図および等価回路図を示す。この実施の形態２は、実施の形態１の保護ＭＯＳトランジスタＨ１２およびＨ１３のゲートの接続をソースから端子に変更したものであり、端子の動作電圧が比較的低い端子、すなわち端子のうち、端子の動作電圧が−９Ｖ、０Ｖの２値のパルスが印加されるφＶ２およびφＶ４端子Ｔ１、および端子の動作電圧が０Ｖ、５Ｖの２値のパルスの印加される端子Ｔ２に適用したものである。
【００４１】
このような構成において、何らかの原因によりグランド端子Ｇ１に対して端子Ｔ１に正の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１３のゲートに正電圧がかかり、保護ＭＯＳトランジスタＨ１３は実施の形態１の場合に比べて低電圧でオン状態となり、端子Ｔ１からグランド端子Ｇ１へ正の静電気を保護ＭＯＳトランジスタＨ１３を介して（高抵抗のＮ型基板１５を介することなく）、比較的低抵抗で放電する（Ｉｐ５）。これにより、垂直転送レジスタのゲートＣ１のゲート耐圧以上の電圧が端子Ｔ１にかからないようにし、垂直転送レジスタのゲートＣ１の絶縁膜１６の破壊を防止できる。この場合、保護ＭＯＳトランジスタＨ１３の動作電圧（オン状態となる電圧）は実施の形態１の場合と比べて低電圧に設定できるため、垂直転送レジスタのゲートＣ１のゲート耐圧と保護ＭＯＳトランジスタＨ１３の動作電圧とのマージンが大きくとれ、さらに静電強度を改善できる。
【００４２】
グランド端子Ｇ１に対して端子Ｔ１に負の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１３のドレイン１０とＰ型ウエル７は順方向バイアスとなり、端子Ｔ１からグランド端子Ｇ１へＮ型基板１５を介して負の静電気を放電（Ｉｍ２）するとともに、保護ＭＯＳトランジスタＨ１３のスナップバック現象により、端子Ｔ１からグランド端子Ｇ１へ負の静電気を保護ＭＯＳトランジスタを介して（高抵抗のＮ型基板１５を介することなく）放電する（Ｉｍ４）。これにより、垂直転送レジスタのゲートＧ１のゲート耐圧以上の電圧が端子Ｔ１にかからないようにし、垂直転送レジスタのゲートＧ１の絶縁膜１６の破壊を防止できる。
【００４３】
また、端子Ｔ１に対して、端子Ｔ２に正（負）の静電気が加えられた場合、保護ＭＯＳトランジスタＨ１２のオン動作（スナップバック現象）によって、グランド端子Ｇ１の電位が上昇（下降）する。すなわち、保護ＭＯＳトランジスタＨ１３のソース１９の電位が上昇（下降）し、保護ＭＯＳトランジスタＨ１３のスナップバック現象（オン状態）により、静電気は端子Ｔ２から端子Ｔ１へ保護ＭＯＳトランジスタＨ１３を介して（高抵抗のＮ型基板１５を介することなく）電流Ｉｐ６（Ｉｍ５）として放電する。なお、このとき保護ＭＯＳトランジスタＨ１２のオン動作およびＨ１３のスナップバック現象により電流Ｉｐ６が流れ、保護ＭＯＳトランジスタＨ１２のスナップバック現象および保護ＭＯＳトランジスタＨ１３のオン動作により電流Ｉｍ５が流れる。これにより、垂直転送レジスタのゲートＣ１と水平転送レジスタのゲートＣ２との間の絶縁膜１７の破壊を防止できる。
【００４４】
端子Ｔ２に対して、端子Ｔ１に正（負）の静電気が加えられ場合も同様の動作によって、垂直転送レジスタのゲートＣ１と水平転送レジスタのゲートＣ２との間の絶縁膜１７の破壊を防止できる。
【００４５】
何らかの原因によりグランド端子Ｇ１に対して端子Ｔ２に正の静電気が加えられた場合、グランド端子Ｇ１に対して端子Ｔ１に正の静電気が加えられた場合と同様、保護ＭＯＳトランジスタＨ１２のゲートに正電圧がかかり、保護ＭＯＳトランジスタＨ１２は実施の形態１に比べて低電圧でオン状態となり、端子Ｔ２からグランド端子Ｇ１へ正の静電気を保護ＭＯＳトランジスタＨ１２を介して、比較的低抵抗で放電する。保護ＭＯＳトランジスタＨ１２の動作電圧（オン状態となる電圧）は従来および実施の形態１の場合と比べて低電圧に設定できるため、水平転送レジスタのゲートＣ２のゲート耐圧と保護ＭＯＳトランジスタＨ１２の動作電圧とのマージンが大きくとれ、さらに静電強度を改善できる。
【００４６】
このように、保護ＭＯＳトランジスタＨ１２およびＨ１３のゲートと端子を接続する構成とすることにより、保護ＭＯＳトランジスタＨ１２およびＨ１３の動作電圧を、保護ＭＯＳトランジスタＨ１２およびＨ１３のゲートをソースに接続した場合より低く設定できる。端子の動作電圧が保護ＭＯＳトランジスタＨ１２およびＨ１３の動作電圧を越えない程度に比較的低い端子、すなわち端子Ｔ１のうち、端子の動作電圧が−９Ｖ、０Ｖの２値のパルスが印加されるφＶ２およびφＶ４端子、および端子の動作電圧が０Ｖ、５Ｖの２値のパルスが印加される端子Ｔ２にこれらの保護回路を適用すれば、保護回路の動作電圧とゲート絶縁膜の破壊電圧とのマージンが大きくとれ、端子の静電強度を改善することができる。
（実施の形態３）
図３に本発明のＣＣＤ固体撮像素子の実施の形態３の概略断面図および等価回路図を示す。この実施の形態３は、実施の形態１の保護ＭＯＳトランジスタＨ１１に関してダイオードのみの構造に代えたものに相当する。ここで実施の形態１と同等部分は同一記号を用いる。保護回路Ｈ１１に関して図３に示したようなダイオードのみの構造であっても、上述した動作に影響はない。
【００４７】
（実施の形態４）
図４に本発明のＣＣＤ固体撮像素子の実施の形態４の概略断面図および等価回路図を示す。この実施の形態４は、実施の形態１の保護ＭＯＳトランジスタＨ１１及びＨ１２に代えて保護バイポーラトランジスタＨ２１及びＨ２２を設け、更に保護ＭＯＳトランジスタＨ１３に代えて保護バイポーラトランジスタＨ２３を設けた構成の例を挙げて説明する。ここで実施の形態１と同等部分は同一記号を用いる。
【００４８】
保護バイポーラトランジスタ２１は、コレクタ２０とベース２１とエミッタ２２から構成され、保護バイポーラトランジスタＨ２３は、コレクタ２７、ベース２６、エミッタ２２から構成され、ともにＰ型ウエル７に設けられ、保護バイポーラトランジスタＨ２２は、コレクタ２３、ベース２４、エミッタ２５から構成され、Ｐ型ウエル６に設けられている。保護バイポーラトランジスタＨ２１、Ｈ２２はそれぞれ、ゲートＣ１、Ｃ２を保護するため端子Ｔ１、Ｔ２に接続されている。保護バイポーラトランジスタＨ２１は、端子Ｔ１が負電圧駆動のため、負電圧（ＶＬ＝−９Ｖ）のＰ型ウエル７上に形成され、そのコレクタ２０とベース２１はＶＬに、エミッタ２２は端子Ｔ１に接続されている。保護バイポーラトランジスタＨ２２は、端子Ｔ２が正電圧駆動であり、撮像部５と同じグランド電圧のＰ型ウエル６上に形成され、そのコレクタ２３とベース２４はグランド電圧に、エミッタ２５は端子Ｔ２に接続されている。
【００４９】
負電圧駆動を要する垂直転送レジスタの端子Ｔ１に対し、それに接続されるバイポーラトランジスタＨ２１の他に、更にそれに接続される保護バイポーラトランジスタＨ２３が負電圧ＶＬのＰ型ウエル６上に設けられている。この保護バイポーラトランジスタＨ２３は、そのベース２６がＶＬに、そのコレクタ２７がグランド端子Ｇ１に、そのエミッタ２２が端子Ｔ１に接続されている。
【００５０】
このような構成において、何等かの原因により、グランド端子Ｇ１に対して端子Ｔ１に正の静電気が加えられた場合、保護バイポーラトランジスタＨ２３のスナップバック現象により、端子Ｔ１からグランド端子Ｇ１へ正の静電気を、保護バイポーラトランジスタＨ２３を介し（高抵抗のＮ型基板１５を介することなく）放電する（Ｉｐ７）。これにより、垂直転送レジスタＣ１のゲート耐圧以上の電圧が端子Ｔ１にかからないようにし、垂直転送レジスタのゲートＣ１の絶縁膜１６の破壊を防止できる。
【００５１】
グランド端子Ｇ１に対して端子Ｔ１に負の静電気が加えられた場合、保護バイポーラトランジスタＨ２３のエミッタ２２とベース２６は順方向バイアスとなり、端子Ｔ１からグランド端子Ｇ１へＮ型基板１５を介して負の静電気を放電（Ｉｍ６）するとともに、保護バイポーラトランジスタＨ２３のスナップバック現象により、端子Ｔ１からグランド端子Ｇ１へ負の静電気を、保護バイポーラトランジスタＨ２３を介して（高抵抗のＮ型基板１５を介することなく）放電する（Ｉｍ７）。これにより、垂直転送レジスタのゲートＣ１のゲート耐圧以上の電圧が端子Ｔ１にかからないようにし、垂直転送レジスタのゲートＣ１の絶縁膜１６の破壊を防止できる。
【００５２】
また、端子Ｔ１に対して、端子Ｔ２に正（負）の静電気が加えられた場合、保護バイポーラトランジスタＨ２２のスナップバック現象によって、グランド端子Ｇ１の電位が上昇（下降）する。すなわち、保護バイポーラトランジスタＨ２３のコレクタ２７の電位が上昇（下降）し、保護バイポーラトランジスタＨ２３のコレクタ２７とベース２６間のブレークダウン電圧以上にコレクタ２７電位が上昇すると、保護バイポーラトランジスタＨ２３もスナップバック現象を引き起こす。よって、静電気は端子Ｔ２から端子Ｔ１へ、保護バイポーラトランジスタＨ２３を介し（高抵抗のＮ型基板１５を介することなく）、更には保護バイポーラトランジスタＨ２２をも介し電流Ｉｐ８（Ｉｍ８）として放電する。これにより、垂直転送レジスタのゲートＣ１と水平転送レジスタのゲートＣ２との間の絶縁膜１７の破壊を防止できる。
【００５３】
端子Ｔ２に対して、端子Ｔ１に正（負）の静電気が加えられた場合も同様の動作によって、垂直転送レジスタのゲートＣ１と水平転送レジスタのゲートＣ２との間の絶縁膜１７の破壊を防止できる。これら上述した実施の形態によれば、垂直転送レジスタのような、正電圧から負電圧の駆動を必要とする端子に、静電気が加えられた場合、前記端子に接続する保護回路が、前記端子と負電圧を供給する負電位端子との間に接続され、前記端子とグランド電圧を供給するグランド端子との間に接続することにより、高抵抗のＮ型基板を介さない放電経路も形成されるため比較的低抵抗で静電気を放電することができ、前記端子の静電強度を改善することができる。例えば、ＭＩＬ仕様のＥＳＤ試験において、従来の保護回路の構成に比べ、本発明の構成は約１５００Ｖの静電強度の向上が確認された。また、前記端子の動作電圧に応じて異なった動作電圧の保護回路が接続されるので、更に静電強度を改善することができる。
【００５４】
また、上述の保護回路は、ＭＯＳトランジスタ、バイポーラトランジスタの実施例を示したが、その他に、ゲート絶縁膜にフィールド酸化膜を用い、そのフィールド酸化膜により分離形成されたソース、ドレイン領域をもったフィールドトランジスタであってもよい。
【００５５】
また、上記実施例は本発明をＣＣＤ固体撮像装置に適用した例について説明したが、これに限らずＣＣＤに適用できるのは勿論のこと、ＭＯＳを複数用いるとともにそれらに異なる電位を与えるような半導体装置に用いても良い。
【００５６】
【発明の効果】
本発明によれば、グランド電圧、正電圧、負電圧が混在して複数の端子を介して印加されるべきＣＣＤ固体撮像素子において、特に垂直転送レジスタのような正電圧から負電圧の駆動を必要とする端子等に、何等かの原因により静電気が印加されるようなことが生じても、保護回路を通じて静電気を放電することから、ＣＣＤ固体撮像素子を破壊する電圧が印加されるのを防止することが可能であり、ＣＣＤ固体撮像素子の静電強度を改善することができる。また、各端子の動作電圧に応じた保護回路を配置しているので更に静電強度を改善することができる。よって、ＣＣＤ固体撮像素子の信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】 本発明にかかるＣＣＤ固体撮像素子の実施の形態１の概略の断面図と等価回路図である。
【図２】 本発明にかかるＣＣＤ固体撮像素子の実施の形態２の概略の断面図と等価回路図である。
【図３】 本発明にかかるＣＣＤ固体撮像素子の実施の形態３の概略の断面図と等価回路図である。
【図４】 本発明にかかるＣＣＤ固体撮像素子の実施の形態４の概略の断面図と等価回路図である。
【図５】 固体撮像素子の概略の全体図である。
【図６】 従来の固体撮像素子の概略の断面図と等価回路図である。
【図７】 保護回路のスナップバック特性図である。
【符号の説明】
１ 受光部
２ 垂直レジスタ
３ 水平レジスタ
４ 出力回路
５ 撮像部
６、７ Ｐ型ウエル
Ｔ１ 垂直転送レジスタの端子
Ｔ２ 水平転送レジスタの端子
Ｃ１ 垂直転送レジスタのゲート
Ｃ２ 水平転送レジスタのゲート
ＶＬ 負電位ウエルの端子
Ｇ１ グランド端子
Ｈ１１、Ｈ１２、Ｈ１３ 保護ＭＯＳトランジスタ
Ｈ２１、Ｈ２２、Ｈ２３ 保護バイポーラトランジスタ

Claims (7)

1. 第１の端子（Ｔ１）に接続された垂直転送レジスタ（２）のゲート（Ｃ１）と、第２の端子（Ｔ２）に接続された水平転送レジスタ（３）のゲート（Ｃ２）との間の絶縁膜（１７）の破壊を防止する保護回路が、少なくとも前記第１の端子（Ｔ１）、前記第２の端子（Ｔ２）、負電位端子（ＶＬ）およびグランド端子（Ｇ１）を含む複数の端子（Ｔ１，Ｔ２，ＶＬ，Ｇ１）に接続されていると共に、前記複数の端子に印加されるグランド電圧、正電圧、負電圧のパルスを用いるＣＣＤ固体撮像素子において、
   前記保護回路は、
   前記第１の端子（Ｔ１）と前記グランド端子（Ｇ１）とを接続する第１の放電経路（Ｉｍ２）と、前記第１の放電経路（Ｉｍ２）の途中に設けられると共に前記負電位端子（ＶＬ）の電圧によって制御される接合型トランジスタ部（Ｔ１００）とを含んで、前記第１の端子（Ｔ１）における負の静電気による負電荷を前記第１の放電経路（Ｉｍ２）を介して前記グランド端子（Ｇ１）に放電するように動作する第１の回路と、
   前記第１の端子（Ｔ１）と前記接合型トランジスタ部（Ｔ１００）との間と、前記グランド端子（Ｇ１）とを接続し、抵抗が前記第１の放電経路（Ｉｍ２）よりも小さい第２の放電経路（Ｉｍ４、Ｉｐ５）と、前記第２の放電経路（Ｉｍ４、Ｉｐ５）の途中に設けられた第２の回路素子（Ｈ１３）とを含んで、前記第１の端子（Ｔ１）における負の静電気による負電荷を前記第２の放電経路（Ｉｍ４）を介して前記グランド端子（Ｇ１）に放電するように動作すると共に、前記第１の端子（Ｔ１）における正の静電気による正電荷を前記第２の放電経路（Ｉｐ５）を介して前記グランド端子（Ｇ１）に放電するように動作する第２の回路と
   を有することを特徴とするＣＣＤ固体撮像素子。
2. 前記保護回路は、前記グランド端子と前記第２の端子（Ｔ２）との間に接続された第３の回路素子（Ｈ１２）を含んで、前記第２の端子（Ｔ２）における正の静電気による正電荷、または、前記第２の端子（Ｔ２）における負の静電気による負電荷を、前記第２の回路素子を介して前記第１の端子（Ｔ１）に放電するように動作する第３の回路をさらに有することを特徴とする請求項１に記載のＣＣＤ固体撮像素子。
3. 前記第１の回路は、ドレイン（１０）が前記第１の端子（Ｔ１）に、ソース（８）が前記負電位端子に、ゲート（９）が前記第１の端子又は前記負電位端子のいずれか一方に接続された第１のＭＯＳトランジスタ（Ｈ１１）を備え、
   前記第２の回路素子は、ドレイン（１０）が前記第１の端子（Ｔ１）に、ソース（１９）が前記グランド端子（Ｇ１）に、ゲート（１８）が前記第１の端子又は前記グランド端子のいずれか一方に接続された第２のＭＯＳトランジスタ（Ｈ１３）であり、
   前記第３の回路素子は、ドレイン（１３）が前記第２の端子（Ｔ２）に、ソース（１１）が前記グランド端子（Ｇ１）に、ゲート（１２）が前記第２の端子又は前記グランド端子のいずれか一方に接続された第３のＭＯＳトランジスタ（Ｈ１２）であることを特徴とする請求項２に記載のＣＣＤ固体撮像素子。
4. 前記第１の回路は、エミッタ（２２）が前記第１の端子（Ｔ１）に、ベース（２１）とコレクタ（２０）が前記負電位端子（ＶＬ）に接続された第１のバイポーラトランジスタ（Ｈ２１）を備え、
   前記第２の回路素子は、エミッタ（２２）が前記第１の端子（Ｔ１）に、ベース（２６）が前記負電位端子（ＶＬ）に、コレクタ（２７）が前記グランド端子に接続された第２のバイポーラトランジスタ（Ｈ２３）であり、
   前記第３の回路素子は、エミッタ（２５）が前記第２の端子（Ｔ２）に、ベース（２４）とコレクタ（２３）が前記グランド端子（Ｇ１）に接続された第３のバイポーラトランジスタ（Ｈ２２）であることを特徴とする請求項２に記載のＣＣＤ固体撮像素子。
5. 前記第１の回路は、前記第１の端子（Ｔ１）と前記負電位端子（ＶＬ）との間に挿入されたダイオード（Ｈ１１１）を備え、
   前記第２の回路素子は、ドレイン（１０）が前記第１の端子（Ｔ１）に、ソース（１９）が前記グランド端子（Ｇ１）に、ゲート（１８）が前記第１の端子又は前記グランド端子のいずれか一方に接続されたＭＯＳトランジスタ（Ｈ１３）であり、
   前記第３の回路素子は、ドレイン（１３）が前記第２の端子（Ｔ２）に、ソース（１１）が前記グランド端子（Ｇ１）に、ゲート（１２）が前記第２の端子又は前記グランド端子のいずれか一方に接続されたＭＯＳトランジスタ（Ｈ１２）であることを特徴とする請求項２に記載のＣＣＤ固体撮像素子。
6. 前記第１の回路は、前記第１の端子（Ｔ１）と前記負電位端子（ＶＬ）との間に挿入されたダイオード（Ｈ１１１）を備え、
   前記第２の回路素子は、エミッタ（２２）が前記第１の端子（Ｔ１）に、ベース（２６）が前記負電位端子（ＶＬ）に、コレクタ（２７）が前記グランド端子（Ｇ１）に接続された第２のバイポーラトランジスタ（Ｈ２３）であり、
   前記第３の回路素子は、エミッタ（２５）が前記第２の端子（Ｔ２）に、ベース（２４）とコレクタ（２３）が前記グランド端子（Ｇ１）に接続された第３のバイポーラトランジスタ（Ｈ２２）であることを特徴とする請求項２に記載のＣＣＤ固体撮像素子。
7. 前記第１、第２および第３の回路の動作電圧は、前記第１および第２の端子の動作電圧に応じて設定されていることを特徴とする請求項２に記載のＣＣＤ固体撮像素子。

Images