JPS58165369A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS58165369A JPS58165369A JP57048569A JP4856982A JPS58165369A JP S58165369 A JPS58165369 A JP S58165369A JP 57048569 A JP57048569 A JP 57048569A JP 4856982 A JP4856982 A JP 4856982A JP S58165369 A JPS58165369 A JP S58165369A
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 2
- 238000012423 maintenance Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 10
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 238000002347 injection Methods 0.000 abstract description 3
- 239000007924 injection Substances 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- 230000003068 static effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 244000292604 Salvia columbariae Species 0.000 description 1
- 235000012377 Salvia columbariae var. columbariae Nutrition 0.000 description 1
- 235000001498 Salvia hispanica Nutrition 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 235000014167 chia Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、０Ｍ０８回路における入力保護回路に関す
る。
る。
従来、０Ｍ０８回路における入力保護回路は第１図に示
すように構成されている。すなわち、入力・譬、ド１１
と内部回路１２の入力端Ａとの間に保護抵抗Ｒが配設さ
れ、上記入力端Ａと第〔電源ｖｃｃとの間にダイオード
Ｄが設けられる。
すように構成されている。すなわち、入力・譬、ド１１
と内部回路１２の入力端Ａとの間に保護抵抗Ｒが配設さ
れ、上記入力端Ａと第〔電源ｖｃｃとの間にダイオード
Ｄが設けられる。
さらに、上１入力端ムと電源ｖＣｃとの間にＮＰＮ型の
トランゾスタＢＴｒが設けられ、第２電源ｖ （ＩＩ
地電位）で導通制御される。
トランゾスタＢＴｒが設けられ、第２電源ｖ （ＩＩ
地電位）で導通制御される。
第２図は、上記第１図の入力保護回路の断面構成を示す
もので、Ｃ型の半導体基板１３上にｐ＋型の不純物拡散
領域１４を形成してダイオードＤを構成し、抵抗Ｒを介
して入力／母ツド１ノに接続する。さ′らに、この基板
１３上Ｋｐ二型のウェル領域１５を形成し、このウェル
領域１５上にｎ＋型の不純物拡散領域１６を形成して抵
抗凡の一端に接続するとともに、このウェル領域１５と
基板１３との境界にｐ＋型の不純物拡散領域１７を形成
して接地する。また、基板１３上にｎ＋型の不純物拡散
領域１８を形成して電源電圧ｖｃｃを供給する。
もので、Ｃ型の半導体基板１３上にｐ＋型の不純物拡散
領域１４を形成してダイオードＤを構成し、抵抗Ｒを介
して入力／母ツド１ノに接続する。さ′らに、この基板
１３上Ｋｐ二型のウェル領域１５を形成し、このウェル
領域１５上にｎ＋型の不純物拡散領域１６を形成して抵
抗凡の一端に接続するとともに、このウェル領域１５と
基板１３との境界にｐ＋型の不純物拡散領域１７を形成
して接地する。また、基板１３上にｎ＋型の不純物拡散
領域１８を形成して電源電圧ｖｃｃを供給する。
上記のような構成において、入力・母ッド１１に電源電
圧ｖｃｃを超える高電圧が印加されると、ダイオードＤ
が順方向にバイアスされてホールが半導体基板１３に注
入される。また、入カッｆッド１１に負の電圧が印加さ
れると、ＮＰＮ型のトランジスタＢＴｒが導通し、電子
が基板１３に注入さｎる＠従って、Ｐチャネル型のＭＯ
Ｓ ）ランノスタＴｒｌおよびＮチャネル型のＭＯＳ
）ランジスタＴｒｌから成る次段のＣＭＯＳインバータ
回路（内部回路１２）には０〜ｖｃｃｔでの電圧のみが
供給されることＫな如、この回路の入力ｒ−トの静電破
壊を防止で−る。
圧ｖｃｃを超える高電圧が印加されると、ダイオードＤ
が順方向にバイアスされてホールが半導体基板１３に注
入される。また、入カッｆッド１１に負の電圧が印加さ
れると、ＮＰＮ型のトランジスタＢＴｒが導通し、電子
が基板１３に注入さｎる＠従って、Ｐチャネル型のＭＯ
Ｓ ）ランノスタＴｒｌおよびＮチャネル型のＭＯＳ
）ランジスタＴｒｌから成る次段のＣＭＯＳインバータ
回路（内部回路１２）には０〜ｖｃｃｔでの電圧のみが
供給されることＫな如、この回路の入力ｒ−トの静電破
壊を防止で−る。
しかし、０Ｍ０８回路においては、各部に寄生１１′。
のバイポーラトランジス声が形成されるため、−□、。
半導体基板１３内に電子や・□ホールが注入されるとラ
ッチア、ｆを引き起こす引き金となり、回路の誤動作や
装置の破壊等を起こす欠点がある。
ッチア、ｆを引き起こす引き金となり、回路の誤動作や
装置の破壊等を起こす欠点がある。
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、異常電圧の印加時に１基板内
へのキャリアの注入がなく、う、チアツノによる誤動作
や装置の破壊を引き起こさないすぐれた入力保■回路を
提供することである。
その目的とするところは、異常電圧の印加時に１基板内
へのキャリアの注入がなく、う、チアツノによる誤動作
や装置の破壊を引き起こさないすぐれた入力保■回路を
提供することである。
すなわち、この発明においては、半導体基板上に形成し
たウェル領域上に１第１．第２の保繰用１［）８ ）ラ
ンジスタを形成し、正あるいは負の異常入力電圧に対応
して一方のトランジスタが順方向にバイアスされるよう
に構成することによシ、この異常入力電圧を接地電圧あ
るいはｉｔ□ 電源電圧に導≦ように構成したものである。
たウェル領域上に１第１．第２の保繰用１［）８ ）ラ
ンジスタを形成し、正あるいは負の異常入力電圧に対応
して一方のトランジスタが順方向にバイアスされるよう
に構成することによシ、この異常入力電圧を接地電圧あ
るいはｉｔ□ 電源電圧に導≦ように構成したものである。
・：１１．、。
以下、この発明の一実施例について、図面を参照して説
明する。館３図はその構成を示すもので、電源ｖｃｃと
内部回路１２０入力端ムとの間にＮチャネル型の第１の
ＭＯＳ ）ランノスタＴｒｙを接続し、そのダートを入
力端ＡＫ接続するとともに、入力端Ａと接地点（Ｖ、、
）との間にＮチャネル型の第２のＭＯＳ ）ランノスタ
Ｔｒ４ヲ接続し、そのｒ−）を接地したものである。
明する。館３図はその構成を示すもので、電源ｖｃｃと
内部回路１２０入力端ムとの間にＮチャネル型の第１の
ＭＯＳ ）ランノスタＴｒｙを接続し、そのダートを入
力端ＡＫ接続するとともに、入力端Ａと接地点（Ｖ、、
）との間にＮチャネル型の第２のＭＯＳ ）ランノスタ
Ｔｒ４ヲ接続し、そのｒ−）を接地したものである。
第４図は、上記第３図の回路における入力保護回路の断
面構成を示すもので、ロー型の半導体基板１３上にｐ−
型のウェル領域１５を形成し、このウェル領域１５上に
保繰用ＭＯ８）ランノスタ”１ｅＴｒ４のソース、ドレ
インとな、るｎ＋型の不純物拡散領域１９．２０．２１
を形成する・次に１上記不純物拡散領域１９．２０の間
に、絶縁層２２１を介してｆ−）電極２３１を形成する
とともに、不純物拡散領域２０．２１の間に、絶縁層Ｚ
Ｘｓを介してｒ−）電極ｉｓｌを形成する０そして、ダ
ート電極２３１および不純物拡散領域２０を抵抗Ｒを介
して入力・母ツド１１に接続し、’ｙ’−ト電極２３婁
および不純物拡散領域２１を接地する。また、基゛板１
３上にｎ＋型の不純物拡散領域１１を設け、電源電圧ｖ
ｃｃを供給するようにして成る。
面構成を示すもので、ロー型の半導体基板１３上にｐ−
型のウェル領域１５を形成し、このウェル領域１５上に
保繰用ＭＯ８）ランノスタ”１ｅＴｒ４のソース、ドレ
インとな、るｎ＋型の不純物拡散領域１９．２０．２１
を形成する・次に１上記不純物拡散領域１９．２０の間
に、絶縁層２２１を介してｆ−）電極２３１を形成する
とともに、不純物拡散領域２０．２１の間に、絶縁層Ｚ
Ｘｓを介してｒ−）電極ｉｓｌを形成する０そして、ダ
ート電極２３１および不純物拡散領域２０を抵抗Ｒを介
して入力・母ツド１１に接続し、’ｙ’−ト電極２３婁
および不純物拡散領域２１を接地する。また、基゛板１
３上にｎ＋型の不純物拡散領域１１を設け、電源電圧ｖ
ｃｃを供給するようにして成る。
上記のような構成において、電源電圧ｖｃｃを越える正
の電圧が入力・中ラド１１に印加されると、トランジス
タＴｒｌがオン状態となシ、内部回路１２の入力端ムの
電位は「ｖｃｃ＋ｖ□」に固定される。ここでＶ□はト
ランジスタＴｒｓのしきい値電圧である。この時、ｐｎ
ジャンクシ、ンのビルトイン電位差をφ１とすると、ｐ
ａｌのウェル領域１５の電位は「Ｖ、、十φ、ＪＫ固定
されておシ１基板１３へのホールの注入はない。
の電圧が入力・中ラド１１に印加されると、トランジス
タＴｒｌがオン状態となシ、内部回路１２の入力端ムの
電位は「ｖｃｃ＋ｖ□」に固定される。ここでＶ□はト
ランジスタＴｒｓのしきい値電圧である。この時、ｐｎ
ジャンクシ、ンのビルトイン電位差をφ１とすると、ｐ
ａｌのウェル領域１５の電位は「Ｖ、、十φ、ＪＫ固定
されておシ１基板１３へのホールの注入はない。
また、入力・母、ド１１に負の過大電圧が印加された場
合には、トランジスタＴｒ４が導通状態となり、入力端
ムの電圧はｒ ｖ、、 −ｖ□」に固定される。この時
、ウェル領域１５の電位は♂型の不純物拡散領域２ｏに
よって「ｖ＠ｌ −ｖＴｌＩ＋φ１」に固定され、基板
内への電子の注入は起こらない０従って、ラッチアッｆ
＃ｉ発生しない。
合には、トランジスタＴｒ４が導通状態となり、入力端
ムの電圧はｒ ｖ、、 −ｖ□」に固定される。この時
、ウェル領域１５の電位は♂型の不純物拡散領域２ｏに
よって「ｖ＠ｌ −ｖＴｌＩ＋φ１」に固定され、基板
内への電子の注入は起こらない０従って、ラッチアッｆ
＃ｉ発生しない。
以上説明したようにこの発明によれば、基板へのキャリ
アの注入がないため、ラッチアッノが発生せず、また、
入力ｒ−）電圧４常に低い電圧に固定されているため、
入力ｆ−）の静電破壊も起こらない。さらには、保護ト
ランジスタのソース、ドレインのｐｍジャンクションは
ブレークダウンを起こさないので、このｐｎｎキャンシ
、ンを破壊することもないすぐれた入力保護回路が得ら
れる。
アの注入がないため、ラッチアッノが発生せず、また、
入力ｒ−）電圧４常に低い電圧に固定されているため、
入力ｆ−）の静電破壊も起こらない。さらには、保護ト
ランジスタのソース、ドレインのｐｍジャンクションは
ブレークダウンを起こさないので、このｐｎｎキャンシ
、ンを破壊することもないすぐれた入力保護回路が得ら
れる。
第１図はＣＭＯ８回路における従来の入力保護回路を示
す図、第２図は上記ｍ１図の入力保護回路の断面構成を
示す図、第３図はこの発明の一実施例に係る入力保護回
路を示す図、第４図は上記第３図の入力保護回路の断面
構成を示す図である。 １ノ・・・入力・母ッド、１２・・・内部回路、１３・
・・半導体基板、１５・・・ウェル領域、Ｒ・・・保鏝
抵抗、：・１ ’ｌ’ ｒ３１ Ｔ ｒ＊・・・保護用ＭＯＳトラン。 ンスタ、ｖｃｃ・・・第１［＃、 Ｖ 、ｊｌＥ□
１． 月□：１□■ 出願人代理人 弁理士 鈴 江 武 彦・第１１Ｉ
す図、第２図は上記ｍ１図の入力保護回路の断面構成を
示す図、第３図はこの発明の一実施例に係る入力保護回
路を示す図、第４図は上記第３図の入力保護回路の断面
構成を示す図である。 １ノ・・・入力・母ッド、１２・・・内部回路、１３・
・・半導体基板、１５・・・ウェル領域、Ｒ・・・保鏝
抵抗、：・１ ’ｌ’ ｒ３１ Ｔ ｒ＊・・・保護用ＭＯＳトラン。 ンスタ、ｖｃｃ・・・第１［＃、 Ｖ 、ｊｌＥ□
１． 月□：１□■ 出願人代理人 弁理士 鈴 江 武 彦・第１１Ｉ
Claims (1)
- 半導体基板上に逆導電型のウェル領域を設け、上記半導
体基板上およびシェル領域上にそれぞれＭＯＳ ）ラン
ノスタを形成したＣ ＭＯ８集積回路において、入力・
量、ドと内部回路の入力・端との間に接続される保験抵
抗と、上記内部回路の入力端と第″ｌ電源との間に接続
されこの入力端の電位で導通制御される第１の保護用Ｍ
Ｏ８）ランソスタと、上記内部、回路の入力端と第２電
源との関に接続され第２電源で櫂過制御される第２の保
護用ＭＯ８）ランジスタとを具備し、上記第１、第２の
保験用ＭＯＢ ）ランノスタをウェル領域上に形成した
ことを特徴とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048569A JPS58165369A (ja) | 1982-03-26 | 1982-03-26 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048569A JPS58165369A (ja) | 1982-03-26 | 1982-03-26 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165369A true JPS58165369A (ja) | 1983-09-30 |
| JPH044755B2 JPH044755B2 (ja) | 1992-01-29 |
Family
ID=12807023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048569A Granted JPS58165369A (ja) | 1982-03-26 | 1982-03-26 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58165369A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829350A (en) * | 1988-05-05 | 1989-05-09 | National Semiconductor Corporation | Electrostatic discharge integrated circuit protection |
| US5158899A (en) * | 1990-05-09 | 1992-10-27 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing input circuit of semiconductor device |
| EP0782192A1 (en) * | 1995-12-30 | 1997-07-02 | Samsung Electronics Co., Ltd. | Electrostatic discharge structure of semiconductor device |
| US5808343A (en) * | 1996-09-20 | 1998-09-15 | Integrated Device Technology, Inc. | Input structure for digital integrated circuits |
| EP0949679A2 (en) * | 1998-03-26 | 1999-10-13 | Sharp Kabushiki Kaisha | A semiconductor device having improved protective circuits |
| US5977594A (en) * | 1997-06-09 | 1999-11-02 | Nec Corporation | Protecting circuit for a semiconductor circuit |
| EP0697734B1 (fr) * | 1994-08-19 | 2001-10-24 | Atmel Grenoble S.A. | Circuit de protection contre les décharges électrostatiques |
-
1982
- 1982-03-26 JP JP57048569A patent/JPS58165369A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829350A (en) * | 1988-05-05 | 1989-05-09 | National Semiconductor Corporation | Electrostatic discharge integrated circuit protection |
| US5158899A (en) * | 1990-05-09 | 1992-10-27 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing input circuit of semiconductor device |
| EP0697734B1 (fr) * | 1994-08-19 | 2001-10-24 | Atmel Grenoble S.A. | Circuit de protection contre les décharges électrostatiques |
| EP0782192A1 (en) * | 1995-12-30 | 1997-07-02 | Samsung Electronics Co., Ltd. | Electrostatic discharge structure of semiconductor device |
| US5760446A (en) * | 1995-12-30 | 1998-06-02 | Samsung Electronics Co., Ltd. | Electrostatic discharge structure of semiconductor device |
| US5808343A (en) * | 1996-09-20 | 1998-09-15 | Integrated Device Technology, Inc. | Input structure for digital integrated circuits |
| US5977594A (en) * | 1997-06-09 | 1999-11-02 | Nec Corporation | Protecting circuit for a semiconductor circuit |
| EP0949679A2 (en) * | 1998-03-26 | 1999-10-13 | Sharp Kabushiki Kaisha | A semiconductor device having improved protective circuits |
| EP0949679A3 (en) * | 1998-03-26 | 2001-09-19 | Sharp Kabushiki Kaisha | A semiconductor device having improved protective circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044755B2 (ja) | 1992-01-29 |
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