JPS62165969A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- JPS62165969A JPS62165969A JP61008475A JP847586A JPS62165969A JP S62165969 A JPS62165969 A JP S62165969A JP 61008475 A JP61008475 A JP 61008475A JP 847586 A JP847586 A JP 847586A JP S62165969 A JPS62165969 A JP S62165969A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Microelectronics & Electronic Packaging (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力保護回路又は出力保護回路を備えたＣＭＯ
Ｓ半導体装置に関し特にラッチアップの発生を防止して
装置の誤動作、破壊を未然に防止できるようにしたＣＭ
ＯＳ半導体装置を提案するものである。
Ｓ半導体装置に関し特にラッチアップの発生を防止して
装置の誤動作、破壊を未然に防止できるようにしたＣＭ
ＯＳ半導体装置を提案するものである。
（従来技術〕
第５図は入力保護を回路を備えた従来のＮ型基板５０（
第６図参照）のＣ間Ｓ半導体装置の略示回路図である〔
特開昭５８−１６５３６９参照〕。
第６図参照）のＣ間Ｓ半導体装置の略示回路図である〔
特開昭５８−１６５３６９参照〕。
入カバンド５１と内部回路５２との間にはダイオード５
４及びトランジスタ５５からなる入力保護回路が設けら
れている。即ちバンド５１と内部回路５２の入力端との
ノードＡと電位Ｖｃｃとの間にはダイオード（Ｖｃｅ側
がカソード）５４が、またノードＡと電位Ｖｃｃとの間
にはＮＰＮ型のトランジスタ５５が夫々接続されており
、このトランジスタ５５０ベースは電位Ｖｓｓ（接地電
位）としている。第６図はこの装置の模式的断面構成図
である。
４及びトランジスタ５５からなる入力保護回路が設けら
れている。即ちバンド５１と内部回路５２の入力端との
ノードＡと電位Ｖｃｃとの間にはダイオード（Ｖｃｅ側
がカソード）５４が、またノードＡと電位Ｖｃｃとの間
にはＮＰＮ型のトランジスタ５５が夫々接続されており
、このトランジスタ５５０ベースは電位Ｖｓｓ（接地電
位）としている。第６図はこの装置の模式的断面構成図
である。
以上の如き構成において入力バンド５１に電源の電位Ｖ
ｃｃを超える高電圧が印加された場合は、ダイオード５
４が順方向にバイアスされることになり、従ってホール
が基板５０に注入される。また人カバノド５１に負の電
圧が印加されるとＮＰＮ型のトランジスタ５５が導通し
て電子が基板５０に注入されると同時にトランジスタ５
５のベースエミッタ電流により電位ＶＳＳの部分にも電
子が流れこむ。
ｃｃを超える高電圧が印加された場合は、ダイオード５
４が順方向にバイアスされることになり、従ってホール
が基板５０に注入される。また人カバノド５１に負の電
圧が印加されるとＮＰＮ型のトランジスタ５５が導通し
て電子が基板５０に注入されると同時にトランジスタ５
５のベースエミッタ電流により電位ＶＳＳの部分にも電
子が流れこむ。
以上のような作用により内部回路５２の入力端にはＯ〜
Ｖｃｃの電圧のみが供給されることになり、その人カゲ
ー１−の静電破壊を防止できる。
Ｖｃｃの電圧のみが供給されることになり、その人カゲ
ー１−の静電破壊を防止できる。
第７図は出力保護回路を備えた従来のＮ型基板７０（第
８図参照）のＣＭＯＳ半導体装置の略示回路図である。
８図参照）のＣＭＯＳ半導体装置の略示回路図である。
内部回路７２の出力は出力回路８２にて増幅されて出力
バンド７１から取出せるようになっているが、出力回路
８２と出力バンド７１との間にダイオード７４とＮＰＮ
型トランジスタ７３とからなる、前記入力保護回路同様
の出力保護回路が設けられている。出力回路８２はＰ型
のＭＯＳトランジスタ７６とＮ型のＭＯＳトランジスタ
７５とからなる。第８図はこの回路の模式的断面構造図
であり、ＰＭＯ３）ランジスタフ６を作成するためのＰ
＋拡散層７７とＮ型基板７０との間でダイオード７４が
形成される。またＮＭＯ５トランジスタフ５の形成のた
めにＰ型のウェル７８を形成し、ここにＮ＋拡散層７９
．８０及びＰ＋拡散層８１を形成している。ＮＭＯ３ト
ランジスタフ５はＮ＋拡散層７９．８０及びＰ型のウェ
ル７８にて構成されるが、ＮＰＮ ｌ−ランジスク７３
はＮ型基板７０、Ｐ型のウェル７８及びＮ＋拡散層７９
にて形成される。
バンド７１から取出せるようになっているが、出力回路
８２と出力バンド７１との間にダイオード７４とＮＰＮ
型トランジスタ７３とからなる、前記入力保護回路同様
の出力保護回路が設けられている。出力回路８２はＰ型
のＭＯＳトランジスタ７６とＮ型のＭＯＳトランジスタ
７５とからなる。第８図はこの回路の模式的断面構造図
であり、ＰＭＯ３）ランジスタフ６を作成するためのＰ
＋拡散層７７とＮ型基板７０との間でダイオード７４が
形成される。またＮＭＯ５トランジスタフ５の形成のた
めにＰ型のウェル７８を形成し、ここにＮ＋拡散層７９
．８０及びＰ＋拡散層８１を形成している。ＮＭＯ３ト
ランジスタフ５はＮ＋拡散層７９．８０及びＰ型のウェ
ル７８にて構成されるが、ＮＰＮ ｌ−ランジスク７３
はＮ型基板７０、Ｐ型のウェル７８及びＮ＋拡散層７９
にて形成される。
出カバンドア１に電源電位Ｖｃｃを超える高電圧が印加
された場合、負の電圧が印加された場合の動作はいずれ
も入力保護回路の場合と同様であり前者の場合にはホー
ルが、また後者の場合には電子が基板７０に注入される
。
された場合、負の電圧が印加された場合の動作はいずれ
も入力保護回路の場合と同様であり前者の場合にはホー
ルが、また後者の場合には電子が基板７０に注入される
。
［発明が解決しようとする問題点〕
ところがＣＭＯＳ半導体装置においては各部に寄生のバ
イポーラトランジスタが形成されるので、基板内に電子
又はホールが注入されるとラッチアップを招来する虞れ
があり、特にホールの注入はラッチアップの支配的要因
である。従って従来装置ではこのラッチアップのために
回路の誤動作又は破壊を生じることがあった。
イポーラトランジスタが形成されるので、基板内に電子
又はホールが注入されるとラッチアップを招来する虞れ
があり、特にホールの注入はラッチアップの支配的要因
である。従って従来装置ではこのラッチアップのために
回路の誤動作又は破壊を生じることがあった。
本発明はこのような従来装置の問題点を解決するために
なされたものであり、基板へのホールの注入を生せしめ
ることがないように人力、出力保護回路を構成してラメ
チアノブ及びこれによって惹起される誤動作、破壊を防
止できる（：ＭＯ３半導体装置を提供することを目的と
する。
なされたものであり、基板へのホールの注入を生せしめ
ることがないように人力、出力保護回路を構成してラメ
チアノブ及びこれによって惹起される誤動作、破壊を防
止できる（：ＭＯ３半導体装置を提供することを目的と
する。
本発明に係る第１のＣＭＯＳ半導体装置は、Ｎ型（又は
Ｐ型）の基板を有するＣＭＯＳ半導体装置において、入
カバノドと内部回路の入力端との間のノードと第１Ｎ位
との間に設けられたＰＮＰ （又はＮＰＮ）型の第１ト
ランジスタと、前記ノードと第２電位との間に設けられ
たＮＰＮ （又はＰＮＰ）型の第２トランジスタとを具
備し、前記第１トランジスタのベース領域をＮ型（又は
Ｐ型）ウェル構造として第２電位と接続してあり、また
前記第２トランジスタのベース領域をＮ型（又はＰ型）
ウェル構造として第１電位と接続してあることを特徴と
する。
Ｐ型）の基板を有するＣＭＯＳ半導体装置において、入
カバノドと内部回路の入力端との間のノードと第１Ｎ位
との間に設けられたＰＮＰ （又はＮＰＮ）型の第１ト
ランジスタと、前記ノードと第２電位との間に設けられ
たＮＰＮ （又はＰＮＰ）型の第２トランジスタとを具
備し、前記第１トランジスタのベース領域をＮ型（又は
Ｐ型）ウェル構造として第２電位と接続してあり、また
前記第２トランジスタのベース領域をＮ型（又はＰ型）
ウェル構造として第１電位と接続してあることを特徴と
する。
また本発明に係る第２のＣＭＯＳ半導体装置は、Ｎ型（
又はＰ型）の基板を有するＣＭＯＳ半導体装置において
、出力パッドと出力回路との間のノードと第１電位との
間に設けられたＰＮＰ （又はＮＰＮ）型の第１トラン
ジスタと、前記ノードと第２電位との間に設けられたＮ
ＰＮ （又はＰＮＰ）型の第２トランジスタとを具備し
、前記第１トランジスタのベース領域をＮ型（又はＰ型
）ウェル構造として第２電位と接続してあり、また前記
第２トランジスタのベース領域をＮ型（又はＰ型）ウェ
ル構造として第１電位と接続してあり、前記第１、第２
トランジスタは前記出力回路を構成する２つのＭＯＳト
ランジスタ夫々に付随的に形成されていることを特徴と
する。
又はＰ型）の基板を有するＣＭＯＳ半導体装置において
、出力パッドと出力回路との間のノードと第１電位との
間に設けられたＰＮＰ （又はＮＰＮ）型の第１トラン
ジスタと、前記ノードと第２電位との間に設けられたＮ
ＰＮ （又はＰＮＰ）型の第２トランジスタとを具備し
、前記第１トランジスタのベース領域をＮ型（又はＰ型
）ウェル構造として第２電位と接続してあり、また前記
第２トランジスタのベース領域をＮ型（又はＰ型）ウェ
ル構造として第１電位と接続してあり、前記第１、第２
トランジスタは前記出力回路を構成する２つのＭＯＳト
ランジスタ夫々に付随的に形成されていることを特徴と
する。
入力バッド又は出カバ・ノドに電源電圧（前記第２電位
）より高い電圧が印加されると第１トランジスタが導通
し、ホールを接地電位（若しくは前記第１電位）又は第
２電位に導いて基板への注入を行わせず、これによりラ
ンチアンプを未然に防止する。接地電位以下の電位が印
加された場合にも同様にして電子の基板への注入が防止
される。
）より高い電圧が印加されると第１トランジスタが導通
し、ホールを接地電位（若しくは前記第１電位）又は第
２電位に導いて基板への注入を行わせず、これによりラ
ンチアンプを未然に防止する。接地電位以下の電位が印
加された場合にも同様にして電子の基板への注入が防止
される。
以下に本発明を入力保護回路側の実施例を示す図面に基
づいて詳述する。
づいて詳述する。
第１図は本発明に係るＮ型基板１０（第２図参照〉を有
するＣＭＯ５半導体装置の略示回路図、第２図はその模
式的断面構成図である。
するＣＭＯ５半導体装置の略示回路図、第２図はその模
式的断面構成図である。
入カバノド１１と内部回路１２との間にはＰＮＰ型のト
ランジスタ１４及びＮＰＮ型のトランジスタ１５からな
る入力保護回路が設けられている。
ランジスタ１４及びＮＰＮ型のトランジスタ１５からな
る入力保護回路が設けられている。
即ちバッド１１と内部回路１２の入力段とのノードＡと
電位Ｖｓｓとの間にはＰＮＰ型のトランジスタ１４がエ
ミッタをノードＡ側、コレクタをＶｓｓ側とし、またベ
ースを電位Ｖｃｃとして接続しである。また前記ノード
Ａと電位Ｖｃｃとの間にはＮＰＮ型のトランジスタＩ５
がエミッタをノードＡ側、コレクタをＶｃｃ側とし、ま
たベースを電位Ｖｓｓとして接続しである。つまり第５
図のものと比較するとダイオード５４がＮＰＮ型のトラ
ンジスタ１４に変更されている。
電位Ｖｓｓとの間にはＰＮＰ型のトランジスタ１４がエ
ミッタをノードＡ側、コレクタをＶｓｓ側とし、またベ
ースを電位Ｖｃｃとして接続しである。また前記ノード
Ａと電位Ｖｃｃとの間にはＮＰＮ型のトランジスタＩ５
がエミッタをノードＡ側、コレクタをＶｃｃ側とし、ま
たベースを電位Ｖｓｓとして接続しである。つまり第５
図のものと比較するとダイオード５４がＮＰＮ型のトラ
ンジスタ１４に変更されている。
次に第２図に基づきその構造を説明する。Ｎ型の基板１
０にはＰ型のウェル１５が形成されており、この中に２
つのＮ型のウェル１６．１７が形成され、更にＮ型ウェ
ル１７の中にＰ型のウェル１８が形成されてＶｃｃに連
なっている。Ｎ型の基板ＩＯが露出している部分にはＮ
＋の拡散層２４が形成されている。
０にはＰ型のウェル１５が形成されており、この中に２
つのＮ型のウェル１６．１７が形成され、更にＮ型ウェ
ル１７の中にＰ型のウェル１８が形成されてＶｃｃに連
なっている。Ｎ型の基板ＩＯが露出している部分にはＮ
＋の拡散層２４が形成されている。
また、２つのＮ型の拡散層１６．１７に跨る部分にはＮ
＋の拡散層２１が形成されＶｃｃに連なっている。
＋の拡散層２１が形成されＶｃｃに連なっている。
Ｎ型のウェル１６にはＰ＋拡散層２０が、またＰ型のウ
ェル１８にはＮ＋の拡散層２２が夫々形成されており、
これらは一括されてパッド１１及び内部回路１２へ接続
されている。そしてＰ型のウェル１５と基板１０とに跨
る領域及びＰ型のウェル１８とＮ型のウェル１７とに跨
る領域にはＰ＋の拡散層１９．２３が夫々形成されてお
り共にＶｓｓに連なっている。ＰＮＰ トランジスタ１
４は拡散層２０．ウェル１６．１５によって形成されて
いる。即ちベース領域はＮ型のウェル構造としてＮ＋の
拡散Ｆｆ２１を経てＶｃｃに連なっている。またエミッ
タ領域はＰ＋の拡散層２０であり、コレクタ領域はＰ型
のウェル１５である。
ェル１８にはＮ＋の拡散層２２が夫々形成されており、
これらは一括されてパッド１１及び内部回路１２へ接続
されている。そしてＰ型のウェル１５と基板１０とに跨
る領域及びＰ型のウェル１８とＮ型のウェル１７とに跨
る領域にはＰ＋の拡散層１９．２３が夫々形成されてお
り共にＶｓｓに連なっている。ＰＮＰ トランジスタ１
４は拡散層２０．ウェル１６．１５によって形成されて
いる。即ちベース領域はＮ型のウェル構造としてＮ＋の
拡散Ｆｆ２１を経てＶｃｃに連なっている。またエミッ
タ領域はＰ＋の拡散層２０であり、コレクタ領域はＰ型
のウェル１５である。
−万ＮＰＮ ｌ−ランジスク１３はＮ＋の拡散層２２、
Ｐ型のウェル１８及びＮ型のウェル１７によって形成さ
れている。即ちベース領域はＰ型のウェル構造としてＰ
＋の拡散層２３を経てＶｓｓに連なっている。
Ｐ型のウェル１８及びＮ型のウェル１７によって形成さ
れている。即ちベース領域はＰ型のウェル構造としてＰ
＋の拡散層２３を経てＶｓｓに連なっている。
またエミッタ領域はＮ＋の拡散層２２であり、コレクタ
領域はＮ型のウェル１７である。
領域はＮ型のウェル１７である。
このような構成の回路においては入カバノド１１にＶｃ
ｃより高い電圧が加わった場合にはＮＰＮ ｌ−ランジ
スタ１４がオンしてこれが内部回路１２に印加されるの
が防げる。この場合にはホールはＮ型のウェル１６を介
してＶｃｃに吸収されると共に、Ｐ型のウェル１５を介
してＶｓｓに吸収される。従ってホールが基板１０に注
入されることはない。
ｃより高い電圧が加わった場合にはＮＰＮ ｌ−ランジ
スタ１４がオンしてこれが内部回路１２に印加されるの
が防げる。この場合にはホールはＮ型のウェル１６を介
してＶｃｃに吸収されると共に、Ｐ型のウェル１５を介
してＶｓｓに吸収される。従ってホールが基板１０に注
入されることはない。
一方Ｖｓｓより低い電圧、つまり負電圧が入カバノド１
１に印加された場合はトランジスタ１３がオンしてこれ
が内部回路１２に印加されるのが防げる。
１に印加された場合はトランジスタ１３がオンしてこれ
が内部回路１２に印加されるのが防げる。
この場合に電子はＰ型のウェル１８を介してＶｓｓに吸
収されると共に、Ｎ型のウェル１７を介してＶｃｃに吸
収される。
収されると共に、Ｎ型のウェル１７を介してＶｃｃに吸
収される。
次に第３図、第４図に基づきＮ型基板３０の出力保護回
路の実施例につき説明する。内部回路３２の出力は出力
回路４２にて増幅されて出カバノド３１から取出せるよ
うになっている。出力回路４２と出カバノド３１との間
に入力保護回路のＰＮＰ ｌ−ランシスタ３４とＮＰＮ
）ランジスタ３３とからなる出力保護回路が設けられ
ている。
路の実施例につき説明する。内部回路３２の出力は出力
回路４２にて増幅されて出カバノド３１から取出せるよ
うになっている。出力回路４２と出カバノド３１との間
に入力保護回路のＰＮＰ ｌ−ランシスタ３４とＮＰＮ
）ランジスタ３３とからなる出力保護回路が設けられ
ている。
Ｎ型の基板３０にＰ型のウェル３７を形成し、このウェ
ル３７内に２つのＮ型のウェル３８．３９を形成し、一
方のＮ型のウェル３９中にＰ型のウェルを形成しである
点、及び基板３０にＮ４の拡散層４７、Ｐ型のウェル３
７ト基板３０トニ跨７．、ｙＰ”（Ｄ拡ｒＩ！１．屓４
０、Ｎ型のウェル３８．３９に跨るＮ＋の拡散層４３及
びＰ型のウェル４０とＮ型のウェル３９とに跨るＰ＋拡
散石４６を設けることは入力保護回路と同様である。
ル３７内に２つのＮ型のウェル３８．３９を形成し、一
方のＮ型のウェル３９中にＰ型のウェルを形成しである
点、及び基板３０にＮ４の拡散層４７、Ｐ型のウェル３
７ト基板３０トニ跨７．、ｙＰ”（Ｄ拡ｒＩ！１．屓４
０、Ｎ型のウェル３８．３９に跨るＮ＋の拡散層４３及
びＰ型のウェル４０とＮ型のウェル３９とに跨るＰ＋拡
散石４６を設けることは入力保護回路と同様である。
Ｎ型のウェル３８内にはＰ型のトランジスタ３６形成の
ために２つのＰ＋の拡散層４１．４８が形成されまた、
Ｐ型のウェル４０内にはトランジスタ３５の形成のため
に２つのＮ＋の拡散層４４．４５が形成されている点が
入力保護回路と異なっている。
ために２つのＰ＋の拡散層４１．４８が形成されまた、
Ｐ型のウェル４０内にはトランジスタ３５の形成のため
に２つのＮ＋の拡散層４４．４５が形成されている点が
入力保護回路と異なっている。
そして拡散層４１を形成することにより該拡散層４１、
Ｎ型のウェル３８、Ｐ型のウェル３７によってＰＮＰト
ランジスタ３４が形成されており、拡散層４４を形成す
ることにより、該拡散層４４、Ｐ型のウェル４０及びＮ
型のウェル３９によってＮＰＮ トランジスタ３３が形
成される。
Ｎ型のウェル３８、Ｐ型のウェル３７によってＰＮＰト
ランジスタ３４が形成されており、拡散層４４を形成す
ることにより、該拡散層４４、Ｐ型のウェル４０及びＮ
型のウェル３９によってＮＰＮ トランジスタ３３が形
成される。
そしてこの実施例の場合にも出カバノド３１にＶｃｃ以
上の高電圧が印加されるとＰＮＰ ！−ランジスタ３４
が導通して内部回路３２を保護する一方、ホールはＮ型
のウェル３８からＶＣＣへ、また、Ｐ型のウェル３７か
らＶｓｓへ吸収される。
上の高電圧が印加されるとＰＮＰ ！−ランジスタ３４
が導通して内部回路３２を保護する一方、ホールはＮ型
のウェル３８からＶＣＣへ、また、Ｐ型のウェル３７か
らＶｓｓへ吸収される。
またＶｓｓ以下の低電圧が印加されるとＮＰＮ トラン
ジスタ３３が導通して内部回路３２を保護する一方、電
子はＰ型のウェル４０からＶｓｓへ、またＮ型のウェル
からＶｃｃへ吸収される。
ジスタ３３が導通して内部回路３２を保護する一方、電
子はＰ型のウェル４０からＶｓｓへ、またＮ型のウェル
からＶｃｃへ吸収される。
なお、上述の実施例では基板をＮ型としたがＰ型基板の
ものでも同様に構成できる。その場合はＰ、Ｎの型を逆
にした構成をとることは言うまでもない。
ものでも同様に構成できる。その場合はＰ、Ｎの型を逆
にした構成をとることは言うまでもない。
以上のように本発明による場合は０〜Ｖｃｃを外れる電
圧が入出力パッドに印加された場合にも、これを内部回
路に与えず、その保護を図れることは勿論、キャリア、
電子が基板に注入されることがないので、ラッチアップ
を効果的に抑止し、回路の誤動作、破壊を防止できる。
圧が入出力パッドに印加された場合にも、これを内部回
路に与えず、その保護を図れることは勿論、キャリア、
電子が基板に注入されることがないので、ラッチアップ
を効果的に抑止し、回路の誤動作、破壊を防止できる。
第１図は本発明のＣＭＯＳ半導体装置の入力側路示回路
図、第２図はその模式的断面構造図、第３図は本発明の
ＣＭＯＳ半導体装置の出力側路示回路図、第４図はその
模式的断面構造図、第５図は従来のＣＭＯＳ半導体装置
の入力側路示回路図、第６図はその模式的断面構造図、
第７図は従来のＣＭＯＳ半導体装置の出力側路示回路図
、第８図はその模式的断面構造図である。 ＩＬ３１・・・入カバンド １２．３２・・・内部回路
１３、３３・・・ＮＰＮ ）ランジスタ １４．２４・
・・ＰＮＰ トランジスタ ２１・・・出カバノド ４
２・・・出力回路時 許 出願人 三洋電機株式会社
（外１名）代理人 弁理士 河 野 登 夫′ ４１ 習 耳 ３ 図 算 ５ 図 算 ６１２］ 茸 ７ 区 弄 ８ 凹
図、第２図はその模式的断面構造図、第３図は本発明の
ＣＭＯＳ半導体装置の出力側路示回路図、第４図はその
模式的断面構造図、第５図は従来のＣＭＯＳ半導体装置
の入力側路示回路図、第６図はその模式的断面構造図、
第７図は従来のＣＭＯＳ半導体装置の出力側路示回路図
、第８図はその模式的断面構造図である。 ＩＬ３１・・・入カバンド １２．３２・・・内部回路
１３、３３・・・ＮＰＮ ）ランジスタ １４．２４・
・・ＰＮＰ トランジスタ ２１・・・出カバノド ４
２・・・出力回路時 許 出願人 三洋電機株式会社
（外１名）代理人 弁理士 河 野 登 夫′ ４１ 習 耳 ３ 図 算 ５ 図 算 ６１２］ 茸 ７ 区 弄 ８ 凹
Claims (1)
- 【特許請求の範囲】 １、Ｎ型（又はＰ型）の基板を有するＣＭＯＳ半導体装
置において、入力パッドと内部回路の入力端との間のノ
ードと第１電位との間に設けられたＰＮＰ（又はＮＰＮ
）型の第１トランジスタと、前記ノードと第２電位との
間に設けられたＮＰＮ（又はＰＮＰ）型の第２トランジ
スタとを具備し、前記第１トランジスタのベース領域を
Ｎ型（又はＰ型）ウェル構造として第２電位と接続して
あり、また前記第２トランジスタのベース領域をＮ型（
又はＰ型）ウェル構造として第１電位と接続してあるこ
とを特徴とするＣＭＯＳ半導体装置。 ２、Ｎ型（又はＰ型）の基板を有するＣＭＯＳ半導体装
置において、出力パッドと出力回路との間のノードと第
１電位との間に設けられたＰＮＰ（又はＮＰＮ）型の第
１トランジスタと、前記ノードと第２電位との間に設け
られたＮＰＮ（又はＰＮＰ）型の第２トランジスタとを
具備し、前記第１トランジスタのベース領域をＮ型（又
はＰ型）ウェル構造として第２電位と接続してあり、ま
た前記第２トランジスタのベース領域をＮ型（又はＰ型
）ウェル構造として第１電位と接続してあり、前記第１
、第２トランジスタは前記出力回路を構成する２つのＭ
ＯＳトランジスタ夫々に付随的に形成されていることを
特徴とする ＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008475A JPS62165969A (ja) | 1986-01-17 | 1986-01-17 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008475A JPS62165969A (ja) | 1986-01-17 | 1986-01-17 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165969A true JPS62165969A (ja) | 1987-07-22 |
Family
ID=11694138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008475A Pending JPS62165969A (ja) | 1986-01-17 | 1986-01-17 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165969A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0355501A2 (de) * | 1988-08-16 | 1990-02-28 | Siemens Aktiengesellschaft | Bipolartransistor als Schutzelement für integrierte Schaltungen |
| JPH05267586A (ja) * | 1992-03-18 | 1993-10-15 | Sanyo Electric Co Ltd | 出力保護回路 |
| EP0735640A1 (en) * | 1995-03-31 | 1996-10-02 | Kabushiki Kaisha Toshiba | Protection circuit for semiconductor devices |
| EP0776092A3 (en) * | 1995-11-21 | 1999-11-10 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| JP2000307070A (ja) * | 1999-04-22 | 2000-11-02 | Fujitsu Ltd | 保護回路を有する半導体装置 |
| JP2006288518A (ja) * | 2005-04-07 | 2006-10-26 | Morimoto Mfg Co Ltd | ゴムテープ縫付けミシン |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51137385A (en) * | 1975-05-22 | 1976-11-27 | Mitsubishi Electric Corp | Complementary type insulating gate field effect semi conductor device |
| JPS5211883A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
-
1986
- 1986-01-17 JP JP61008475A patent/JPS62165969A/ja active Pending
Patent Citations (2)
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