JPH0521714A - 過電圧保護回路 - Google Patents
過電圧保護回路Info
- Publication number
- JPH0521714A JPH0521714A JP16976891A JP16976891A JPH0521714A JP H0521714 A JPH0521714 A JP H0521714A JP 16976891 A JP16976891 A JP 16976891A JP 16976891 A JP16976891 A JP 16976891A JP H0521714 A JPH0521714 A JP H0521714A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- bipolar transistor
- during operation
- overvoltage protection
- electrode
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Abstract
(57)【要約】
【目的】内部インピーダンスの高い半導体集積回路に適
用して好適な過電圧保護回路を実現することを目的とし
ている。 【構成】過電圧保護の対象となる回路とその入力部との
間の第１の端子、動作中は常に最低電位となる第２の端
子、及び動作中は常に最高電位となる第３の端子を有す
る任意の回路と、前記第１の端子にエミッタ電極を接続
するとともに、前記第２の端子にコレクタ電極を接続
し、かつ前記第３の端子にベース電極を接続するＰＮＰ
型バイポーラトランジスタと、を含むことを特徴とす
る。
用して好適な過電圧保護回路を実現することを目的とし
ている。 【構成】過電圧保護の対象となる回路とその入力部との
間の第１の端子、動作中は常に最低電位となる第２の端
子、及び動作中は常に最高電位となる第３の端子を有す
る任意の回路と、前記第１の端子にエミッタ電極を接続
するとともに、前記第２の端子にコレクタ電極を接続
し、かつ前記第３の端子にベース電極を接続するＰＮＰ
型バイポーラトランジスタと、を含むことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、過電圧保護回路に関
し、特に静電放電等の過電圧に対する耐性の向上を意図
した保護回路に関する。半導体集積回路が使用される環
境条件には、温度、湿度、機械的な振動などと並んで、
運搬や組立時に特に問題となる過電圧（静電放電）ショ
ックがある。こうした静電気放電（ＥＳＤ：Electro St
atic Discharge）に対する耐性は、素子寸法の微細化、
大規模集積化が進むにつれて悪化する傾向にある。
し、特に静電放電等の過電圧に対する耐性の向上を意図
した保護回路に関する。半導体集積回路が使用される環
境条件には、温度、湿度、機械的な振動などと並んで、
運搬や組立時に特に問題となる過電圧（静電放電）ショ
ックがある。こうした静電気放電（ＥＳＤ：Electro St
atic Discharge）に対する耐性は、素子寸法の微細化、
大規模集積化が進むにつれて悪化する傾向にある。
【０００２】
【従来の技術】図７は静電放電のストレスからチップを
保護する代表的な従来例である。同図の保護回路は、保
護対象のパッド１（又は内部回路２の端子）と高電位側
の電源配線３の間、及び低電位側の電源配線４の間に、
それぞれダイオードＤ1、Ｄ2を接続して構成するもの
で、ダイオードＤ1、Ｄ2を介してＥＳＤの放電路を確保
するものである。
保護する代表的な従来例である。同図の保護回路は、保
護対象のパッド１（又は内部回路２の端子）と高電位側
の電源配線３の間、及び低電位側の電源配線４の間に、
それぞれダイオードＤ1、Ｄ2を接続して構成するもの
で、ダイオードＤ1、Ｄ2を介してＥＳＤの放電路を確保
するものである。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
従来の過電圧保護回路にあっては、ダイオードＤ1（印
加電圧が正電圧の場合、負電圧ならばＤ2）、配線３、
４、及び内部回路２の回路インピーダンス（図中のＺo
参照）を介して放電路を形成するものであったため、配
線抵抗や回路インピーダンスが大きい場合に、過電圧の
保護性能を充分に発揮できなくなるという問題点があ
る。
従来の過電圧保護回路にあっては、ダイオードＤ1（印
加電圧が正電圧の場合、負電圧ならばＤ2）、配線３、
４、及び内部回路２の回路インピーダンス（図中のＺo
参照）を介して放電路を形成するものであったため、配
線抵抗や回路インピーダンスが大きい場合に、過電圧の
保護性能を充分に発揮できなくなるという問題点があ
る。
【０００４】図８の静電放電説明図において、５は静電
気の発生源を模式的に表すもので例えば人体に相当する
ものである。電荷Ｑを蓄積した容量Ｃの両端をスイッチ
Ｓを介して例えばチップの端子１及び端子６に接続する
と、容量Ｃ→スイッチＳ→端子１→ダイオードＤ1→配
線３→内部インピーダンスＺo→配線４→端子６→容量
Ｃからなる閉回路が形成され、この回路内にダイオード
Ｄ1の順方向抵抗、配線３、４の抵抗及び内部インピー
ダンスＺoの大きさに反比例する放電電流ｉが流れる。
気の発生源を模式的に表すもので例えば人体に相当する
ものである。電荷Ｑを蓄積した容量Ｃの両端をスイッチ
Ｓを介して例えばチップの端子１及び端子６に接続する
と、容量Ｃ→スイッチＳ→端子１→ダイオードＤ1→配
線３→内部インピーダンスＺo→配線４→端子６→容量
Ｃからなる閉回路が形成され、この回路内にダイオード
Ｄ1の順方向抵抗、配線３、４の抵抗及び内部インピー
ダンスＺoの大きさに反比例する放電電流ｉが流れる。
【０００５】一方、動作速度や消費電力を改善したチッ
プでは、その内部インピーダンスＺ oが上昇して放電電
流ｉをスムーズに流せなくなるという点が指摘され、例
えば拡散抵抗の代わりに金属抵抗やポリシリコン抵抗を
使用するようにしたチップに多く見られる傾向である。
すなわち、半導体基板に拡散抵抗を形成すると、拡散領
域と基板間の接合面に容量やダイオードが形成されるた
めに、この接合を通して基板に無駄な電流が流れ込んだ
り接合容量によって動作周波数が低下したりするが、抵
抗素子に金属やポリシリコンを使用すると、抵抗素子と
基板間を絶縁して接合の形成を回避でき、無駄電流の発
生や動作周波数の低下を回避できる。ところがかかる接
合は、内部インピーダンスＺoを低下させるように作用
していたため、この接合がなくなったことによってＺo
が上昇し、上記の問題点を招くのである。
プでは、その内部インピーダンスＺ oが上昇して放電電
流ｉをスムーズに流せなくなるという点が指摘され、例
えば拡散抵抗の代わりに金属抵抗やポリシリコン抵抗を
使用するようにしたチップに多く見られる傾向である。
すなわち、半導体基板に拡散抵抗を形成すると、拡散領
域と基板間の接合面に容量やダイオードが形成されるた
めに、この接合を通して基板に無駄な電流が流れ込んだ
り接合容量によって動作周波数が低下したりするが、抵
抗素子に金属やポリシリコンを使用すると、抵抗素子と
基板間を絶縁して接合の形成を回避でき、無駄電流の発
生や動作周波数の低下を回避できる。ところがかかる接
合は、内部インピーダンスＺoを低下させるように作用
していたため、この接合がなくなったことによってＺo
が上昇し、上記の問題点を招くのである。
【０００６】本発明は、このような問題点に鑑みてなさ
れたもので、内部インピーダンスの高い半導体集積回路
に適用して好適な過電圧保護回路を実現することを目的
としている。
れたもので、内部インピーダンスの高い半導体集積回路
に適用して好適な過電圧保護回路を実現することを目的
としている。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、過電圧保護の対象となる回路とその入力
部との間の第１の端子、動作中は常に最低電位となる第
２の端子、及び動作中は常に最高電位となる第３の端子
を有する任意の回路と、前記第１の端子にエミッタ電極
を接続するとともに、前記第２の端子にコレクタ電極を
接続し、かつ前記第３の端子にベース電極を接続するＰ
ＮＰ型バイポーラトランジスタと、を含むことを特徴と
する。
成するために、過電圧保護の対象となる回路とその入力
部との間の第１の端子、動作中は常に最低電位となる第
２の端子、及び動作中は常に最高電位となる第３の端子
を有する任意の回路と、前記第１の端子にエミッタ電極
を接続するとともに、前記第２の端子にコレクタ電極を
接続し、かつ前記第３の端子にベース電極を接続するＰ
ＮＰ型バイポーラトランジスタと、を含むことを特徴と
する。
【０００８】
【作用】本発明では、チップの非動作中に、第１の端子
に過電圧が印加されると、バイポーラトランジスタのエ
ミッタ端子→ベース端子→第３の端子→内部回路のイン
ピーダンスＺo→第２の端子を介してベース電流が流れ
ると共に、このベース電流のβ倍（βはバイポーラトラ
ンジスタの電流増幅率）のコレクタ電流がバイポーラト
ランジスタのエミッタ端子→コレクタ端子を介して流れ
る。したがって、過電圧のほとんどをコレクタ電流によ
って速やかに放電でき、内部インピーダンスＺoの高低
に拘らず過電圧の保護耐性を向上できる。
に過電圧が印加されると、バイポーラトランジスタのエ
ミッタ端子→ベース端子→第３の端子→内部回路のイン
ピーダンスＺo→第２の端子を介してベース電流が流れ
ると共に、このベース電流のβ倍（βはバイポーラトラ
ンジスタの電流増幅率）のコレクタ電流がバイポーラト
ランジスタのエミッタ端子→コレクタ端子を介して流れ
る。したがって、過電圧のほとんどをコレクタ電流によ
って速やかに放電でき、内部インピーダンスＺoの高低
に拘らず過電圧の保護耐性を向上できる。
【０００９】他方、チップの動作中は、第２の端子が最
低電位（例えば低電位側電源の電位）になると共に、第
３の端子が最高電位（例えば高電位側電源の電位）にな
るために、バイポーラトランジスタがカットオフして、
第１の端子に加えられた信号を支障なく内部回路に与え
ることができる。
低電位（例えば低電位側電源の電位）になると共に、第
３の端子が最高電位（例えば高電位側電源の電位）にな
るために、バイポーラトランジスタがカットオフして、
第１の端子に加えられた信号を支障なく内部回路に与え
ることができる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図３は本発明に係る過電圧保護回路の第１
実施例を示す図である。図１において、１０はチップで
あり、チップ１０には、過電圧保護の対象となる第１の
端子１１、動作中は常に最低電位（例えば低電位側電源
の電位ＶEE）となる第２の端子１２、及び動作中は常に
最高電位（例えば高電位側電源の電位Ｖ CC）となる第３
の端子１３を有する任意の回路（単一の回路とは限らな
い）１４が含まれている。
する。図１〜図３は本発明に係る過電圧保護回路の第１
実施例を示す図である。図１において、１０はチップで
あり、チップ１０には、過電圧保護の対象となる第１の
端子１１、動作中は常に最低電位（例えば低電位側電源
の電位ＶEE）となる第２の端子１２、及び動作中は常に
最高電位（例えば高電位側電源の電位Ｖ CC）となる第３
の端子１３を有する任意の回路（単一の回路とは限らな
い）１４が含まれている。
【００１１】チップ１０にはまた、前記第１の端子１１
にエミッタ電極Ｅを接続するとともに、前記第２の端子
１２にコレクタ電極Ｃを接続し、かつ前記第３の端子１
３にベース電極Ｂを接続するＰＮＰ型バイポーラトラン
ジスタ１５が備えられており、このバイポーラトランジ
スタ１５が、過電圧保護素子として機能する。すなわ
ち、図２において、過電圧発生源からの過電圧Ｑが第１
の端子１１と第２の端子１２（図では第２の端子１２と
同電位の第４の端子１６）に印加されると、バイポーラ
トランジスタ１５のエミッタ電極Ｅからベース電極Ｂに
向けてＱに対応した大きさのベース電流ｉBが流れ、こ
のベース電流ｉBは、回路１４の内部インピーダンスＺo
を介して過電圧発生源へ還流する。ベース電流ｉBを流
すのに必要なＱの最低値は、バイポーラトランジスタ１
５のエミッタ−ベース間順電圧（およそ０．７Ｖ）に内
部インピーダンスＺoの電圧降下を加えた大きさで与え
られる。ベース電流ｉBは一般に微小な値であるから、
Ｚoの電圧降下も相応に小さい。したがって、ほぼ０．
７Ｖを若干上回った程度の過電圧が印加されたときにベ
ース電流ｉBが流れ始める。
にエミッタ電極Ｅを接続するとともに、前記第２の端子
１２にコレクタ電極Ｃを接続し、かつ前記第３の端子１
３にベース電極Ｂを接続するＰＮＰ型バイポーラトラン
ジスタ１５が備えられており、このバイポーラトランジ
スタ１５が、過電圧保護素子として機能する。すなわ
ち、図２において、過電圧発生源からの過電圧Ｑが第１
の端子１１と第２の端子１２（図では第２の端子１２と
同電位の第４の端子１６）に印加されると、バイポーラ
トランジスタ１５のエミッタ電極Ｅからベース電極Ｂに
向けてＱに対応した大きさのベース電流ｉBが流れ、こ
のベース電流ｉBは、回路１４の内部インピーダンスＺo
を介して過電圧発生源へ還流する。ベース電流ｉBを流
すのに必要なＱの最低値は、バイポーラトランジスタ１
５のエミッタ−ベース間順電圧（およそ０．７Ｖ）に内
部インピーダンスＺoの電圧降下を加えた大きさで与え
られる。ベース電流ｉBは一般に微小な値であるから、
Ｚoの電圧降下も相応に小さい。したがって、ほぼ０．
７Ｖを若干上回った程度の過電圧が印加されたときにベ
ース電流ｉBが流れ始める。
【００１２】一方、ベース電流ｉBと同時に、エミッタ
電極Ｅからコレクタ電極Ｃに向けてベース電流ｉBのβ
倍（βはバイポーラトランジスタ１５の電流増幅率）の
コレクタ電流ｉCが流れるが、このコレクタ電流ｉCは、
内部インピーダンスＺoを通ることなく直接、過電圧発
生源へと還流する。したがって、コレクタ電流ｉCに相
当する大部分の電荷（ｉB×β）を、内部インピーダン
スＺoを通すことなく直接的に過電圧発生源へと還流す
ることができ、Ｚoの高低に拘らず、静電耐性を向上す
ることができる。
電極Ｅからコレクタ電極Ｃに向けてベース電流ｉBのβ
倍（βはバイポーラトランジスタ１５の電流増幅率）の
コレクタ電流ｉCが流れるが、このコレクタ電流ｉCは、
内部インピーダンスＺoを通ることなく直接、過電圧発
生源へと還流する。したがって、コレクタ電流ｉCに相
当する大部分の電荷（ｉB×β）を、内部インピーダン
スＺoを通すことなく直接的に過電圧発生源へと還流す
ることができ、Ｚoの高低に拘らず、静電耐性を向上す
ることができる。
【００１３】なお、チップの動作中には、第２の端子１
２の電位が例えばＶEEになり、また第３の端子１３の電
位が例えばＶCCになり、これによってバイポーラトラン
ジスタ１５がカットオフするので、第１の端子１１に加
えられた信号が支障なく内部回路１４に伝えられる。さ
らに、第３の端子１３の電位を越える過電圧が第１の端
子１１に印加されたときには、チップ動作中であっても
バイポーラトランジスタ１５が導通するので、内部回路
１４を保護できる。
２の電位が例えばＶEEになり、また第３の端子１３の電
位が例えばＶCCになり、これによってバイポーラトラン
ジスタ１５がカットオフするので、第１の端子１１に加
えられた信号が支障なく内部回路１４に伝えられる。さ
らに、第３の端子１３の電位を越える過電圧が第１の端
子１１に印加されたときには、チップ動作中であっても
バイポーラトランジスタ１５が導通するので、内部回路
１４を保護できる。
【００１４】図３はＰＮＰ型バイポーラトランジスタ１
５の好ましい構造図であり、いわゆるサブＰＮＰ構造と
したものである。この図において、３０はＰ型半導体の
基板（コレクタ）、３１、３２は分離層、３３はエピタ
キシャル層、３４はベース領域、３５はエミッタ領域、
３６はベース電極、３７はエミッタ電極、３８はベース
電極と第３の端子１３を接続する配線、３９はエミッタ
電極３７と第１の端子１１を接続する配線である。サブ
ＰＮＰ構造にすると、基板３０と第２の端子１２が共通
電位になるので、コレクタ用の配線が不要になるという
メリットがある。
５の好ましい構造図であり、いわゆるサブＰＮＰ構造と
したものである。この図において、３０はＰ型半導体の
基板（コレクタ）、３１、３２は分離層、３３はエピタ
キシャル層、３４はベース領域、３５はエミッタ領域、
３６はベース電極、３７はエミッタ電極、３８はベース
電極と第３の端子１３を接続する配線、３９はエミッタ
電極３７と第１の端子１１を接続する配線である。サブ
ＰＮＰ構造にすると、基板３０と第２の端子１２が共通
電位になるので、コレクタ用の配線が不要になるという
メリットがある。
【００１５】図４は本発明に係る過電圧保護回路の第２
実施例を示す図であり、２つのＰＮＰ型バイポーラトラ
ンジスタ４１、４２をダーリントン接続したものであ
る。この実施例によれば、それぞれのトランジスタ４
１、４２の電流増幅率β41、β42を合わせた電流増幅率
倍のコレクタ電流を流すことができ、内部インピーダン
スＺoが特に高い場合に適用して好適なものとすること
ができる。
実施例を示す図であり、２つのＰＮＰ型バイポーラトラ
ンジスタ４１、４２をダーリントン接続したものであ
る。この実施例によれば、それぞれのトランジスタ４
１、４２の電流増幅率β41、β42を合わせた電流増幅率
倍のコレクタ電流を流すことができ、内部インピーダン
スＺoが特に高い場合に適用して好適なものとすること
ができる。
【００１６】図５は本発明に係る過電圧保護回路の第３
実施例を示す図であり、ＰＮＰ型バイポーラトランジス
タ５１とＮＰＮ型バイポーラトランジスタ５２をコンプ
リメンタリ・ダーリントン接続したものである。この実
施例によれば、ＮＰＮ型バイポーラトランジスタ５２の
エミッタ−コレクタ間につく寄生ダイオードＤ52を、負
極性の過電圧放電路として利用できる点で優れている。
実施例を示す図であり、ＰＮＰ型バイポーラトランジス
タ５１とＮＰＮ型バイポーラトランジスタ５２をコンプ
リメンタリ・ダーリントン接続したものである。この実
施例によれば、ＮＰＮ型バイポーラトランジスタ５２の
エミッタ−コレクタ間につく寄生ダイオードＤ52を、負
極性の過電圧放電路として利用できる点で優れている。
【００１７】図６は本発明に係る過電圧保護回路の第４
実施例を示す図であり、上記第３実施例のＮＰＮ型バイ
ポーラトランジスタ５２のベース−エミッタ間を抵抗Ｒ
52によって接続したものである。この実施例によれば、
抵抗Ｒ52の両端電圧をＮＰＮ型バイポーラトランジスタ
５２のバイアスとして与えることができ、ＰＮＰ型バイ
ポーラトランジスタ５１のコレクタ−エミッタ間リーク
電流による誤動作を防止することができる。
実施例を示す図であり、上記第３実施例のＮＰＮ型バイ
ポーラトランジスタ５２のベース−エミッタ間を抵抗Ｒ
52によって接続したものである。この実施例によれば、
抵抗Ｒ52の両端電圧をＮＰＮ型バイポーラトランジスタ
５２のバイアスとして与えることができ、ＰＮＰ型バイ
ポーラトランジスタ５１のコレクタ−エミッタ間リーク
電流による誤動作を防止することができる。
【００１８】なお、以上の第２〜第４実施例では、いず
れも２つのバイポーラトランジスタを使用して説明して
いるが、ダーリントン接続又はコンプリメンタリ・ダー
リントン接続であれば、トランジスタの数に限定される
ものではない。
れも２つのバイポーラトランジスタを使用して説明して
いるが、ダーリントン接続又はコンプリメンタリ・ダー
リントン接続であれば、トランジスタの数に限定される
ものではない。
【００１９】
【発明の効果】本発明によれば、過電圧保護の対象とな
る第１の端子、動作中は常に最低電位となる第２の端
子、及び動作中は常に最高電位となる第３の端子を有す
る任意の回路と、前記第１の端子にエミッタ電極を接続
するとともに、前記第２の端子にコレクタ電極を接続
し、かつ前記第３の端子にベース電極を接続するＰＮＰ
型バイポーラトランジスタと、を含むことを特徴とする
ので、内部インピーダンスの高い半導体集積回路に適用
して好適な過電圧保護回路を実現することができる。
る第１の端子、動作中は常に最低電位となる第２の端
子、及び動作中は常に最高電位となる第３の端子を有す
る任意の回路と、前記第１の端子にエミッタ電極を接続
するとともに、前記第２の端子にコレクタ電極を接続
し、かつ前記第３の端子にベース電極を接続するＰＮＰ
型バイポーラトランジスタと、を含むことを特徴とする
ので、内部インピーダンスの高い半導体集積回路に適用
して好適な過電圧保護回路を実現することができる。
【図１】第１実施例の構成図である。
【図２】第１実施例の動作説明図である。
【図３】第１実施例のバイポーラトランジスタの好まし
い構造図である。
い構造図である。
【図４】第２実施例の構成図である。
【図５】第３実施例の構成図である。
【図６】第４実施例の構成図である。
【図７】従来例の構成図である。
【図８】従来例の動作説明図である。
【符号の説明】
１０：チップ
１１：第１の端子
１２：第２の端子
１３：第３の端子
１４：内部回路
１５：ＰＮＰ型バイポーラトランジスタ
Claims (3)
- 【請求項１】過電圧保護の対象となる回路とその入力部
との間の第１の端子、動作中は常に最低電位となる第２
の端子、及び動作中は常に最高電位となる第３の端子を
有する任意の回路と、 前記第１の端子にエミッタ電極を接続するとともに、前
記第２の端子にコレクタ電極を接続し、かつ前記第３の
端子にベース電極を接続するＰＮＰ型バイポーラトラン
ジスタと、を含むことを特徴とする過電圧保護回路。 - 【請求項２】前記バイポーラトランジスタは、複数のＰ
ＮＰ型トランジスタをダーリントン接続により構成した
ことを特徴とする請求項１記載の過電圧保護回路。 - 【請求項３】前記バイポーラトランジスタは、ＮＰＮ型
トランジスタを含む複数のバイポーラトランジスタをコ
ンプリメンタリ・ダーリントン接続により構成したこと
を特徴とする請求項１記載の過電圧保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16976891A JPH0521714A (ja) | 1991-07-10 | 1991-07-10 | 過電圧保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16976891A JPH0521714A (ja) | 1991-07-10 | 1991-07-10 | 過電圧保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521714A true JPH0521714A (ja) | 1993-01-29 |
Family
ID=15892501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16976891A Pending JPH0521714A (ja) | 1991-07-10 | 1991-07-10 | 過電圧保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521714A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538290B1 (en) * | 1999-01-28 | 2003-03-25 | Mitsumi Electric Co., Ltd. | Static protection device |
| US7224052B2 (en) | 1999-12-03 | 2007-05-29 | Renesas Technology Corp. | IC card with controller and memory chips |
| EP2124339A1 (en) | 2008-05-19 | 2009-11-25 | Canon Kabushiki Kaisha | Protection circuit for semiconductor integrated circuit and driving method therefor |
| JP2017118704A (ja) * | 2015-12-24 | 2017-06-29 | アルパイン株式会社 | 過電圧保護装置 |
| US10291020B2 (en) | 2015-12-24 | 2019-05-14 | Alpine Electronics, Inc. | Overvoltage protection device |
-
1991
- 1991-07-10 JP JP16976891A patent/JPH0521714A/ja active Pending
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| US8018038B2 (en) | 1999-12-03 | 2011-09-13 | Renesas Electronics Corporation | IC card with terminals for direct access to internal components |
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