JPS5915508Y2 - 保護回路 - Google Patents
保護回路Info
- Publication number
- JPS5915508Y2 JPS5915508Y2 JP4185177U JP4185177U JPS5915508Y2 JP S5915508 Y2 JPS5915508 Y2 JP S5915508Y2 JP 4185177 U JP4185177 U JP 4185177U JP 4185177 U JP4185177 U JP 4185177U JP S5915508 Y2 JPS5915508 Y2 JP S5915508Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- zener diode
- region
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【考案の詳細な説明】
本考案は半導体集積回路内に形成された静電破壊防止の
為の保護回路の構成に関する。
為の保護回路の構成に関する。
第１図ａに示すような保護すべき回路又は素子の入力端
Ｔに直列に接続された保護抵抗Ｒと、保護抵抗Ｒと並列
に入力端Ｔに接続されたツェナダイオードＤとからなる
保護回路は公知であり、半導体集積回路内でも断面図で
示した第１図すのような構成で頻繁に用いられる。
Ｔに直列に接続された保護抵抗Ｒと、保護抵抗Ｒと並列
に入力端Ｔに接続されたツェナダイオードＤとからなる
保護回路は公知であり、半導体集積回路内でも断面図で
示した第１図すのような構成で頻繁に用いられる。
第１図すにおいて１はＰ型半導体基板、２Ａ、２ＢはＮ
型エピタキシアル層、３はアイソレーション領域、６と
７はＰ型拡散層であり、Ｐ型拡散層７が保護抵抗Ｒを形
成し、Ｐ型拡散層６とＮ型エピタキシアル層２Ｂとでツ
ェナダイオードＤを形成する。
型エピタキシアル層、３はアイソレーション領域、６と
７はＰ型拡散層であり、Ｐ型拡散層７が保護抵抗Ｒを形
成し、Ｐ型拡散層６とＮ型エピタキシアル層２Ｂとでツ
ェナダイオードＤを形成する。
４Ａは保護抵抗Ｒを形成するＰ型拡散層７と、ツェナダ
イオードＤを形成する一方の領域であるＮ型エピタキシ
アル層２Ｂを接続するための配線電極であり、４Ｂはツ
ェナダイオードＤを形成する他方の領域であるＰ形拡散
層６をアイソレーション領域３に接続するための配線電
極であり、入力端Ｔは配線電極４Ａに接続されている。
イオードＤを形成する一方の領域であるＮ型エピタキシ
アル層２Ｂを接続するための配線電極であり、４Ｂはツ
ェナダイオードＤを形成する他方の領域であるＰ形拡散
層６をアイソレーション領域３に接続するための配線電
極であり、入力端Ｔは配線電極４Ａに接続されている。
５は表面を保護するための絶縁膜である。
Ｐ型半導体基板１は接地されている。
しかしながらこのような従来の構成では、保護抵抗Ｒの
値は信号電圧の電圧降雨を少くするために大きな値にす
ることは出来ない。
値は信号電圧の電圧降雨を少くするために大きな値にす
ることは出来ない。
又保護抵抗Ｒを形成するＰ型拡散層７をエミッタ領域、
Ｎ型エピタキシアル層２Ａをベース領域、Ｐ型半導体基
板１をコレクタ領域とする寄生トランジスタが生じやす
いために、そのＰＮ接合容量によるＰ型半導体基板１の
電位変動等の不都合な動作により配線電極４Ａに接続さ
れている入力端Ｔの電圧が上昇してもツェナダイオード
Ｄを形成する部分が動作しない場合があり、保護回路と
しての信頼性を著しく悪くしている。
Ｎ型エピタキシアル層２Ａをベース領域、Ｐ型半導体基
板１をコレクタ領域とする寄生トランジスタが生じやす
いために、そのＰＮ接合容量によるＰ型半導体基板１の
電位変動等の不都合な動作により配線電極４Ａに接続さ
れている入力端Ｔの電圧が上昇してもツェナダイオード
Ｄを形成する部分が動作しない場合があり、保護回路と
しての信頼性を著しく悪くしている。
本考案は不安定に存在する寄生トランジスタの代りに積
極的にトランジスタを設け、このような欠点を除いたも
のであり、保護すべき回路又は素子に直列に接続された
保護抵抗と、一端が定電位源に接続されたツェナダイオ
ードと、該保護抵抗でエミッタ領域が形成され、ベース
領域にツェナダイオードの一端が接続され、コレクタ領
域が該ツェナダイオードの一端と共に定電位源に接続さ
れたトランジスタとからなる集積回路内に形成された保
護回路にある。
極的にトランジスタを設け、このような欠点を除いたも
のであり、保護すべき回路又は素子に直列に接続された
保護抵抗と、一端が定電位源に接続されたツェナダイオ
ードと、該保護抵抗でエミッタ領域が形成され、ベース
領域にツェナダイオードの一端が接続され、コレクタ領
域が該ツェナダイオードの一端と共に定電位源に接続さ
れたトランジスタとからなる集積回路内に形成された保
護回路にある。
以下実施例を示す第２図ａの回路図、第２図すの断面図
により説明する。
により説明する。
なお第１図と同一部分は同じ記号を付与しである。
第２図ａ、ｌ）において、ＴＲはトランジスタであり、
Ｄはツエナダイオ−ド、Ｒは保護抵抗である。
Ｄはツエナダイオ−ド、Ｒは保護抵抗である。
トランジスタＴＲのエミッタ領域をＰ型拡散層８、ベー
ス領域をＮ型エピタキシアル層９、コレクタ領域をＰ型
半導体基板１として集積回路内に形成されている。
ス領域をＮ型エピタキシアル層９、コレクタ領域をＰ型
半導体基板１として集積回路内に形成されている。
又Ｐ型拡散層８は、保護抵抗Ｒも兼ねるように形成され
ている。
ている。
Ｄはツェナダイオードであり、Ｎ型エピタキシアル層２
ＢとＰ型拡散層６とで接合面が形成され、Ｐ型拡散層６
の拡散の状態によりツェナ電圧が定まるようにしである
。
ＢとＰ型拡散層６とで接合面が形成され、Ｐ型拡散層６
の拡散の状態によりツェナ電圧が定まるようにしである
。
トランジスタＴＲのベース領域であるＮ型エピタキシア
ル層９は、配線電極１１ＡによりツェナダイオードＤの
一方の領域であるＮ型エピタキシアル層２Ｂに接続され
、ツェナダイオードＤの他方の領域であるＰ型拡散層６
はアイソレーション領域３に接続されている。
ル層９は、配線電極１１ＡによりツェナダイオードＤの
一方の領域であるＮ型エピタキシアル層２Ｂに接続され
、ツェナダイオードＤの他方の領域であるＰ型拡散層６
はアイソレーション領域３に接続されている。
Ｐ型半導体基板１は定電位源に接続され、この場合接地
されている。
されている。
従ってトランジスタＴＲのコレクタ領域とツェナダイオ
ードＤの片方の領域は共に接地されていることになる。
ードＤの片方の領域は共に接地されていることになる。
このように構成された本考案の保護回路において、外部
接続端Ｔ′に大きな正電圧が加わり、保護すべき回路又
は素子の入力端Ｔの電圧が上昇した場合には、まずツェ
ナダイオードＤを放電電流が流れ、この電流トランジス
タＴＲをオンして放電電流はトランジスタのコレクタ電
流としても流れるようになる。
接続端Ｔ′に大きな正電圧が加わり、保護すべき回路又
は素子の入力端Ｔの電圧が上昇した場合には、まずツェ
ナダイオードＤを放電電流が流れ、この電流トランジス
タＴＲをオンして放電電流はトランジスタのコレクタ電
流としても流れるようになる。
このことは従来の保護回路に比較し、保護抵抗に不安定
に寄生するトランジスタの放電経路が合せ設けられてい
ることになり、寄生するトランジスタが容量として働く
ことはなくなるから放電が容易に行なわれ入力端Ｔの電
圧がツェナ電圧以上になることを防止する。
に寄生するトランジスタの放電経路が合せ設けられてい
ることになり、寄生するトランジスタが容量として働く
ことはなくなるから放電が容易に行なわれ入力端Ｔの電
圧がツェナ電圧以上になることを防止する。
さらに放電経路がトランジスタＴＲとツェナダイオード
Ｄの２個所有るから、画素子を保護するための保護抵抗
Ｒの値を小さくできる利点もある。
Ｄの２個所有るから、画素子を保護するための保護抵抗
Ｒの値を小さくできる利点もある。
第１図ａは従来の保護回路の回路図、第１図すは集積回
路内に形成されている従来の保護回路の断面図、第２図
ａは本考案の保護回路の回路図、第２図すは集積回路内
に形成された本考案の断面図である。 Ｔ・・・・・・外部接続端、Ｔ・・・・・・入力端、Ｒ
・・・・・・保護抵抗、Ｄ・・・・・・ツェナダイオー
ド、ＴＲ・・・・・・トランジスタ。
路内に形成されている従来の保護回路の断面図、第２図
ａは本考案の保護回路の回路図、第２図すは集積回路内
に形成された本考案の断面図である。 Ｔ・・・・・・外部接続端、Ｔ・・・・・・入力端、Ｒ
・・・・・・保護抵抗、Ｄ・・・・・・ツェナダイオー
ド、ＴＲ・・・・・・トランジスタ。
Claims (1)
- 半導体集積回路装置に該半導体集積回路の信号入力端に
接続された該半導体集積回路を保護する保護抵抗と、該
保護抵抗をエミッタ領域としたトランジスタと、ツェナ
ーダイオードとを含み、該トランジスタのベース領域が
該ツェナーダイオードの一端に接続され、該トランジス
タのコレクタ領域が該ツェナーダイオードの他端に接続
されて定電位源に接続されてなる該半導体集積回路装置
の静電破壊防止の為の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185177U JPS5915508Y2 (ja) | 1977-04-04 | 1977-04-04 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185177U JPS5915508Y2 (ja) | 1977-04-04 | 1977-04-04 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53136073U JPS53136073U (ja) | 1978-10-27 |
| JPS5915508Y2 true JPS5915508Y2 (ja) | 1984-05-08 |
Family
ID=28913223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185177U Expired JPS5915508Y2 (ja) | 1977-04-04 | 1977-04-04 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915508Y2 (ja) |
-
1977
- 1977-04-04 JP JP4185177U patent/JPS5915508Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53136073U (ja) | 1978-10-27 |
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