JPH10200056A - バイポーラｉｃ - Google Patents
バイポーラｉｃInfo
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- JPH10200056A JPH10200056A JP9004595A JP459597A JPH10200056A JP H10200056 A JPH10200056 A JP H10200056A JP 9004595 A JP9004595 A JP 9004595A JP 459597 A JP459597 A JP 459597A JP H10200056 A JPH10200056 A JP H10200056A
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Abstract
(57)【要約】
【課題】 誤動作の防止と、実装時の低コスト化、コン
パクト化とを両立する。 【解決手段】 入力端子ＩＮに対する保護素子として、
エミッタが端子ＩＮに接続され、共通接続したベースと
コレクタが接地端子ＧＮＤに接続された保護トランジス
タＴｒ０を設ける。このＴｒ０は、ｎ型のコレクタ拡散
層１２と、この内部に形成されたｐ型のベース拡散層１
３と、この内部に形成されたｎ型のエミッタ拡散層１４
からなる。トランジスタＴｒ１のコレクタ拡散層１５を
コレクタとし、ｐ型基板１１をベースとし、拡散層１４
をエミッタとする寄生トランジスタｔｒ２が形成される
が、このｔｒ２はベースとエミッタがともに接地されて
いるので、入力端子ＩＮに負電圧が印加され、Ｔｒ０が
ＯＮしても常にＯＦＦである。従って保護素子がダイオ
ードである従来ＩＣのように寄生トランジスタがＯＮし
て負荷抵抗Ｒ２から電流を引き込み、Ｔｒ２をＯＦＦさ
せる誤動作がない。
パクト化とを両立する。 【解決手段】 入力端子ＩＮに対する保護素子として、
エミッタが端子ＩＮに接続され、共通接続したベースと
コレクタが接地端子ＧＮＤに接続された保護トランジス
タＴｒ０を設ける。このＴｒ０は、ｎ型のコレクタ拡散
層１２と、この内部に形成されたｐ型のベース拡散層１
３と、この内部に形成されたｎ型のエミッタ拡散層１４
からなる。トランジスタＴｒ１のコレクタ拡散層１５を
コレクタとし、ｐ型基板１１をベースとし、拡散層１４
をエミッタとする寄生トランジスタｔｒ２が形成される
が、このｔｒ２はベースとエミッタがともに接地されて
いるので、入力端子ＩＮに負電圧が印加され、Ｔｒ０が
ＯＮしても常にＯＦＦである。従って保護素子がダイオ
ードである従来ＩＣのように寄生トランジスタがＯＮし
て負荷抵抗Ｒ２から電流を引き込み、Ｔｒ２をＯＦＦさ
せる誤動作がない。
Description
【０００１】
【発明の属する技術分野】この発明は、入力された過大
電圧から内部回路を保護するための保護素子を有するバ
イポーラＩＣに関する。
電圧から内部回路を保護するための保護素子を有するバ
イポーラＩＣに関する。
【０００２】
【従来の技術】図３は従来のバイポーラＩＣの一例を示
す図であり、（ａ）はこのバイポーラＩＣの内部回路図
と基板実装時の周辺回路図、（ｂ）はダイオードｄ１と
トランジスタＴｒ１の部分の断面構造図を示す。図３
（ａ）において、入力端子ＩＮには、負電圧が入力され
たときの保護素子であるダイオード（保護ダイオード）
ｄ１と、トランジスタＴｒ１のベースとが接続されてい
る。このトランジスタＴｒ１のエミッタは接地され、コ
レクタはトランジシタＴｒ２のベースに接続されるとと
もに、負荷抵抗Ｒ２を介して外部の正電源Ｖｃｃに接続
されている。トランジシタＴｒ２のエミッタは接地さ
れ、コレクタは出力端子ＯＵＴに接続されるとともに、
負荷抵抗Ｒ３を介して正電源Ｖｃｃに接続されている。
このとき、図３（ｂ）に示すように、トランジスタＴｒ
１のコレクタ（Ｃ）であるｎ型拡散層１５をコレクタと
し、ｐ型半導体基板１１をベースとし、保護ダイオード
ｄ１のカソード（Ｋ）であるｎ型拡散層２１をエミッタ
とする寄生トランジスタｔｒ１が形成されてしまう。図
３に示すバイポーラＩＣは、寄生トランジスタｔｒ１が
ＯＮすることにより、誤動作する場合がある。
す図であり、（ａ）はこのバイポーラＩＣの内部回路図
と基板実装時の周辺回路図、（ｂ）はダイオードｄ１と
トランジスタＴｒ１の部分の断面構造図を示す。図３
（ａ）において、入力端子ＩＮには、負電圧が入力され
たときの保護素子であるダイオード（保護ダイオード）
ｄ１と、トランジスタＴｒ１のベースとが接続されてい
る。このトランジスタＴｒ１のエミッタは接地され、コ
レクタはトランジシタＴｒ２のベースに接続されるとと
もに、負荷抵抗Ｒ２を介して外部の正電源Ｖｃｃに接続
されている。トランジシタＴｒ２のエミッタは接地さ
れ、コレクタは出力端子ＯＵＴに接続されるとともに、
負荷抵抗Ｒ３を介して正電源Ｖｃｃに接続されている。
このとき、図３（ｂ）に示すように、トランジスタＴｒ
１のコレクタ（Ｃ）であるｎ型拡散層１５をコレクタと
し、ｐ型半導体基板１１をベースとし、保護ダイオード
ｄ１のカソード（Ｋ）であるｎ型拡散層２１をエミッタ
とする寄生トランジスタｔｒ１が形成されてしまう。図
３に示すバイポーラＩＣは、寄生トランジスタｔｒ１が
ＯＮすることにより、誤動作する場合がある。
【０００３】図４は図３に示すバイポーラＩＣの入出力
電圧波形を示す図であり、（ａ）は正常動作時の入出力
電圧波形、（ｂ）は上記誤動作時の入出力電圧波形示
す。正常動作時においては、外部入力端子ｉｎにおける
入力信号電圧（図４に示す入力電圧）がターンオン電圧
ＶＦ（ｎｐｎ型バイポーラトランジスタがターンオンす
るベース−エミッタ間電圧、すなわちｐｎ接合の順方向
降下電圧であり、このＶＦをｐｎ接合順方向降下電圧と
も称する）以上となり、入力端子ＩＮがターンオン電圧
ＶＦになると、トランジスタＴｒ１がＯＮし、Ｔｒ１の
コレクタ電圧Ｖ１が降下してトランジスタＴｒ２がＯＦ
Ｆし、図４（ａ）に示すように、出力端子ＯＵＴは”
Ｈ”レベルとなる。尚、図４には、簡単化のためＶＦ＝
０［Ｖ］とした出力電圧波形を示してある。
電圧波形を示す図であり、（ａ）は正常動作時の入出力
電圧波形、（ｂ）は上記誤動作時の入出力電圧波形示
す。正常動作時においては、外部入力端子ｉｎにおける
入力信号電圧（図４に示す入力電圧）がターンオン電圧
ＶＦ（ｎｐｎ型バイポーラトランジスタがターンオンす
るベース−エミッタ間電圧、すなわちｐｎ接合の順方向
降下電圧であり、このＶＦをｐｎ接合順方向降下電圧と
も称する）以上となり、入力端子ＩＮがターンオン電圧
ＶＦになると、トランジスタＴｒ１がＯＮし、Ｔｒ１の
コレクタ電圧Ｖ１が降下してトランジスタＴｒ２がＯＦ
Ｆし、図４（ａ）に示すように、出力端子ＯＵＴは”
Ｈ”レベルとなる。尚、図４には、簡単化のためＶＦ＝
０［Ｖ］とした出力電圧波形を示してある。
【０００４】これとは逆に、入力信号電圧がターンオン
電圧ＶＦより小さくなり、入力端子ＩＮがターンオン電
圧ＶＦよりも小さくなると、トランジスタＴｒ１はＯＦ
Ｆし、これによりトランジスタＴｒ２がＯＮし、図４
（ａ）に示すように、出力端子ＯＵＴは”Ｌ”レベルと
なる。さらに、入力端子ＩＮが負電圧となってその絶対
値がターンオン電圧ＶＦとなると、保護ダイオードｄ１
がＯＮし、接地端子ＧＮＤから入力端子ＩＮへの経路で
電流を流し、内部回路を保護する。
電圧ＶＦより小さくなり、入力端子ＩＮがターンオン電
圧ＶＦよりも小さくなると、トランジスタＴｒ１はＯＦ
Ｆし、これによりトランジスタＴｒ２がＯＮし、図４
（ａ）に示すように、出力端子ＯＵＴは”Ｌ”レベルと
なる。さらに、入力端子ＩＮが負電圧となってその絶対
値がターンオン電圧ＶＦとなると、保護ダイオードｄ１
がＯＮし、接地端子ＧＮＤから入力端子ＩＮへの経路で
電流を流し、内部回路を保護する。
【０００５】次に、図４（ｂ）に示すように、外部入力
端子ｉｎにその絶対値があるスレッシュ電圧Ｖｔｈ（＞
０［Ｖ］）以上である負電圧が入力されると、保護ダイ
オードｄ１に加えて、図３（ｂ）に示した寄生トランジ
スタｔｒ１がＯＮしてしまい、これにより負荷抵抗Ｒ２
−ｔｒ１−ｄ１という経路で電流が流れ、トランジスタ
Ｔｒ２のベース電圧が降下してＴｒ２がＯＦＦし、図４
（ｂ）に示すように、出力端子ＯＵＴに正常動作時とは
逆の”Ｈ”を出力しまうという誤動作が起こる。
端子ｉｎにその絶対値があるスレッシュ電圧Ｖｔｈ（＞
０［Ｖ］）以上である負電圧が入力されると、保護ダイ
オードｄ１に加えて、図３（ｂ）に示した寄生トランジ
スタｔｒ１がＯＮしてしまい、これにより負荷抵抗Ｒ２
−ｔｒ１−ｄ１という経路で電流が流れ、トランジスタ
Ｔｒ２のベース電圧が降下してＴｒ２がＯＦＦし、図４
（ｂ）に示すように、出力端子ＯＵＴに正常動作時とは
逆の”Ｈ”を出力しまうという誤動作が起こる。
【０００６】上記の誤動作を防止のためには、基板実装
の際に図３（ａ）に示すように、順方向降下電圧が保護
ダイオードｄ１よりも小さい、すなわち順方向降下電圧
が上記のｐｎ接合順方向降下電圧ＶＦよりも小さい保護
ダイオードｄ０（例えばショットッキーダイオード）を
バイポーラＩＣ２の入力端子ＩＮに外付けする必要があ
った。
の際に図３（ａ）に示すように、順方向降下電圧が保護
ダイオードｄ１よりも小さい、すなわち順方向降下電圧
が上記のｐｎ接合順方向降下電圧ＶＦよりも小さい保護
ダイオードｄ０（例えばショットッキーダイオード）を
バイポーラＩＣ２の入力端子ＩＮに外付けする必要があ
った。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
のバイポーラＩＣ２を基板実装する際には、誤動作防止
のために、保護ダイオードｄ０をバイポーラＩＣ２の外
部に設けなければならず、このことが基板実装時の低コ
スト化や周辺回路のコンパクト化における障害となって
いた。すなわち、誤動作の防止と、低コスト化および周
辺回路のコンパクト化を両立できないという問題があっ
た。
のバイポーラＩＣ２を基板実装する際には、誤動作防止
のために、保護ダイオードｄ０をバイポーラＩＣ２の外
部に設けなければならず、このことが基板実装時の低コ
スト化や周辺回路のコンパクト化における障害となって
いた。すなわち、誤動作の防止と、低コスト化および周
辺回路のコンパクト化を両立できないという問題があっ
た。
【０００８】本発明はこのような従来の問題を解決する
ものであり、誤動作の防止と、実装時における低コスト
化および周辺回路のコンパクト化とを両立できるバイポ
ーラＩＣを提供することを目的とする。
ものであり、誤動作の防止と、実装時における低コスト
化および周辺回路のコンパクト化とを両立できるバイポ
ーラＩＣを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明のバイポーラＩＣは、外部回路に接続するた
めの第１の電源接続端子と第２の電源接続端子と接続端
子とを有するバイポーラＩＣにおいて、エミッタが前記
回路接続端子に接続され、共通接続されたベースとコレ
クタが前記第１または第２の電源接続端子に接続された
保護トランジスタを設けたことを特徴とする。
めに本発明のバイポーラＩＣは、外部回路に接続するた
めの第１の電源接続端子と第２の電源接続端子と接続端
子とを有するバイポーラＩＣにおいて、エミッタが前記
回路接続端子に接続され、共通接続されたベースとコレ
クタが前記第１または第２の電源接続端子に接続された
保護トランジスタを設けたことを特徴とする。
【００１０】請求項２記載のバイポーラＩＣは、前記保
護トランジスタが、半導体基板に形成された第１の拡散
層をコレクタとし、前記第１の拡散層の内部に形成され
た第２の拡散層をベースとし、前記第２の拡散層の内部
に形成された第３の拡散層をエミッタとすることを特徴
とする。
護トランジスタが、半導体基板に形成された第１の拡散
層をコレクタとし、前記第１の拡散層の内部に形成され
た第２の拡散層をベースとし、前記第２の拡散層の内部
に形成された第３の拡散層をエミッタとすることを特徴
とする。
【００１１】請求項３記載のバイポーラＩＣは、さら
に、エミッタが前記第１の電源接続端子に接続され、ベ
ースが前記回路接続端子に接続され、コレクタが負荷抵
抗を介して前記第２の電源接続端子に接続されたｎｐｎ
型の信号入力トランジスタを備え、前記保護トランジス
タが、前記共通接続されたベースとコレクタが前記第１
の電源接続端子に接続されたｎｐｎ型トランジスタであ
ることを特徴とする。
に、エミッタが前記第１の電源接続端子に接続され、ベ
ースが前記回路接続端子に接続され、コレクタが負荷抵
抗を介して前記第２の電源接続端子に接続されたｎｐｎ
型の信号入力トランジスタを備え、前記保護トランジス
タが、前記共通接続されたベースとコレクタが前記第１
の電源接続端子に接続されたｎｐｎ型トランジスタであ
ることを特徴とする。
【００１２】請求項４記載のバイポーラＩＣは、さら
に、エミッタが前記第２の電源接続端子に接続され、ベ
ースが前記回路接続端子に接続され、コレクタが負荷抵
抗を介して前記第１の電源接続端子に接続されたｐｎｐ
型の信号入力トランジスタを備え、前記保護トランジス
タが、前記共通接続されたベースとコレクタが前記第２
の電源接続端子に接続されたｐｎｐ型トランジスタであ
ることを特徴とする。
に、エミッタが前記第２の電源接続端子に接続され、ベ
ースが前記回路接続端子に接続され、コレクタが負荷抵
抗を介して前記第１の電源接続端子に接続されたｐｎｐ
型の信号入力トランジスタを備え、前記保護トランジス
タが、前記共通接続されたベースとコレクタが前記第２
の電源接続端子に接続されたｐｎｐ型トランジスタであ
ることを特徴とする。
【００１３】
【発明の実施の形態】図１は本発明の実施の形態のバイ
ポーラＩＣの一例を示す図であり、（ａ）はこのバイポ
ーラＩＣの内部回路図と基板実装時の周辺回路図、
（ｂ）はこのバイポーラＩＣに設けられたトランジスタ
Ｔｒ０およびＴｒ１の断面構造図を示す。図１（ａ）に
示すバイポーラＩＣ１は、ｎｐｎ型バイポーラトランジ
スタＴｒ０、Ｔｒ１、Ｔｒ２と、負荷抵抗Ｒ２およびＲ
３と、信号入力用の回路接続端子（入力端子）ＩＮと、
信号出力用の回路接続端子（出力端子）ＯＵＴと、外部
の正電源に接続するための電源接続端子（電源端子）Ｅ
ｃｃと、外部の接地電源に接続するための電源接続端子
（接地端子）ＧＮＤと、外部に設けられたコンデンサに
接続するための回路接続端子（コンデンサ端子）Ｅ１と
を有する。尚、接地端子ＧＮＤは第１の電源接続端子に
相当し、電源端子Ｅｃｃは第２の電源接続端子に相当す
る。
ポーラＩＣの一例を示す図であり、（ａ）はこのバイポ
ーラＩＣの内部回路図と基板実装時の周辺回路図、
（ｂ）はこのバイポーラＩＣに設けられたトランジスタ
Ｔｒ０およびＴｒ１の断面構造図を示す。図１（ａ）に
示すバイポーラＩＣ１は、ｎｐｎ型バイポーラトランジ
スタＴｒ０、Ｔｒ１、Ｔｒ２と、負荷抵抗Ｒ２およびＲ
３と、信号入力用の回路接続端子（入力端子）ＩＮと、
信号出力用の回路接続端子（出力端子）ＯＵＴと、外部
の正電源に接続するための電源接続端子（電源端子）Ｅ
ｃｃと、外部の接地電源に接続するための電源接続端子
（接地端子）ＧＮＤと、外部に設けられたコンデンサに
接続するための回路接続端子（コンデンサ端子）Ｅ１と
を有する。尚、接地端子ＧＮＤは第１の電源接続端子に
相当し、電源端子Ｅｃｃは第２の電源接続端子に相当す
る。
【００１４】入力端子ＩＮは、外部に設けられた入力抵
抗Ｒ１の一端に接続している。入力信号は、入力抵抗Ｒ
１の他端に接続する外部入力端子ｉｎに印加され、入力
抵抗Ｒ１を介して入力端子ＩＮからバイポーラＩＣ１に
入力される。電源端子Ｅｃｃは、外部の正電源Ｖｃｃに
接続されている。接地端子ＧＮＤは外部の接地電源に接
続されている（外部にて接地されている）。またコンデ
ンサ端子Ｅ１は、外部に設けられてその一端が接地され
たコンデンサＣ１の他端に接続されている。
抗Ｒ１の一端に接続している。入力信号は、入力抵抗Ｒ
１の他端に接続する外部入力端子ｉｎに印加され、入力
抵抗Ｒ１を介して入力端子ＩＮからバイポーラＩＣ１に
入力される。電源端子Ｅｃｃは、外部の正電源Ｖｃｃに
接続されている。接地端子ＧＮＤは外部の接地電源に接
続されている（外部にて接地されている）。またコンデ
ンサ端子Ｅ１は、外部に設けられてその一端が接地され
たコンデンサＣ１の他端に接続されている。
【００１５】トランジスタＴｒ０は、入力端子ＩＮに負
電圧が入力されたときに内部回路をを保護する保護素子
（保護トランジスタ）であり、Ｔｒ０のエミッタは入力
端子ＩＮに接続され、またトランジスタＴｒ０のベース
とコレクタとは共通接続され、かつ接地されている（接
地端子ＧＮＤに接続されている）。トランジスタＴｒ１
は、信号入力トランジスタであり、Ｔｒ１のベースは入
力端子ＩＮに接続され、エミッタは接地され（接地端子
ＧＮＤに接続され）、またコレクタはコンデンサ端子Ｅ
１に接続されるとともに、負荷抵抗Ｒ２を介して電源Ｖ
ｃｃに接続されている（電源端子Ｅｃｃに接続されてい
る）。トランジシタＴｒ２は、信号出力トランジスタで
あり、Ｔｒ２のベースはトランジスタＴｒ１のコレクタ
に接続され、エミッタは接地され（接地端子ＧＮＤに接
続され）、コレクタは出力端子ＯＵＴに接続されるとと
もに、負荷抵抗Ｒ３を介して電源Ｖｃｃに接続されてい
る（電源端子Ｅｃｃに接続されている）。
電圧が入力されたときに内部回路をを保護する保護素子
（保護トランジスタ）であり、Ｔｒ０のエミッタは入力
端子ＩＮに接続され、またトランジスタＴｒ０のベース
とコレクタとは共通接続され、かつ接地されている（接
地端子ＧＮＤに接続されている）。トランジスタＴｒ１
は、信号入力トランジスタであり、Ｔｒ１のベースは入
力端子ＩＮに接続され、エミッタは接地され（接地端子
ＧＮＤに接続され）、またコレクタはコンデンサ端子Ｅ
１に接続されるとともに、負荷抵抗Ｒ２を介して電源Ｖ
ｃｃに接続されている（電源端子Ｅｃｃに接続されてい
る）。トランジシタＴｒ２は、信号出力トランジスタで
あり、Ｔｒ２のベースはトランジスタＴｒ１のコレクタ
に接続され、エミッタは接地され（接地端子ＧＮＤに接
続され）、コレクタは出力端子ＯＵＴに接続されるとと
もに、負荷抵抗Ｒ３を介して電源Ｖｃｃに接続されてい
る（電源端子Ｅｃｃに接続されている）。
【００１６】すなわち、図１（ａ）に示すバイポーラＩ
Ｃは、入力端子ＩＮに対する保護素子として、従来のダ
イオード（図３（ａ）に示すダイオードｄ１）に代え
て、ダイオード接続したトランジスタＴｒ０を用いたこ
とを特徴とするものであり、トランジスタＴｒ０の共通
接続したベースとコレクタをダイオードのアノードとし
て接地し、エミッタをダイオードのカソードとして入力
端子ＩＮに接続している。
Ｃは、入力端子ＩＮに対する保護素子として、従来のダ
イオード（図３（ａ）に示すダイオードｄ１）に代え
て、ダイオード接続したトランジスタＴｒ０を用いたこ
とを特徴とするものであり、トランジスタＴｒ０の共通
接続したベースとコレクタをダイオードのアノードとし
て接地し、エミッタをダイオードのカソードとして入力
端子ＩＮに接続している。
【００１７】図１（ｂ）において、保護トランジスタＴ
ｒ０は、ｐ型半導体基板１１に形成されたｎ型拡散層
（コレクタ（Ｃ）拡散層）１２と、コレクタ拡散層１２
の内部に形成されたｐ型拡散層（ベース（Ｂ）拡散層）
１３と、ベース拡散層１３の内部に形成されたｎ型拡散
層（エミッタ（Ｅ）拡散層）１４とを有する。尚、ｎ型
拡散層１２は第１の拡散層に相当し、ｐ型拡散層１３は
第２の拡散層に相当し、またｎ型拡散層１４は第３の拡
散層に相当する。保護トランジスタＴｒ０としては、上
記のように、ベースとなるｐ型拡散層がｐ型半導体基板
１１に対して構造的に分離されているトランジスタを用
いることが好ましく、ベース拡散層が半導体基板と構造
的に分離されていないトランジスタ、例えばｐ型半導体
基板１１をベースとするラテラルトランジスタを用いる
ことは好ましくない。Ｔｒ０のコレクタ拡散層１２と、
ベース拡散層１３とは、ともに接地端子ＧＮＤおよびｐ
型半導体基板１１に配線接続されている。またＴｒ０の
エミッタ拡散層１４は、入力端子ＩＮに配線接続されて
いる。
ｒ０は、ｐ型半導体基板１１に形成されたｎ型拡散層
（コレクタ（Ｃ）拡散層）１２と、コレクタ拡散層１２
の内部に形成されたｐ型拡散層（ベース（Ｂ）拡散層）
１３と、ベース拡散層１３の内部に形成されたｎ型拡散
層（エミッタ（Ｅ）拡散層）１４とを有する。尚、ｎ型
拡散層１２は第１の拡散層に相当し、ｐ型拡散層１３は
第２の拡散層に相当し、またｎ型拡散層１４は第３の拡
散層に相当する。保護トランジスタＴｒ０としては、上
記のように、ベースとなるｐ型拡散層がｐ型半導体基板
１１に対して構造的に分離されているトランジスタを用
いることが好ましく、ベース拡散層が半導体基板と構造
的に分離されていないトランジスタ、例えばｐ型半導体
基板１１をベースとするラテラルトランジスタを用いる
ことは好ましくない。Ｔｒ０のコレクタ拡散層１２と、
ベース拡散層１３とは、ともに接地端子ＧＮＤおよびｐ
型半導体基板１１に配線接続されている。またＴｒ０の
エミッタ拡散層１４は、入力端子ＩＮに配線接続されて
いる。
【００１８】また、トランジスタＴｒ１は、ｐ型半導体
基板１１に形成されたｎ型拡散層（コレクタ拡散層）１
５と、コレクタ拡散層１５の内部に形成されたｐ型拡散
層の（ベース拡散層）１６と、ベース拡散層６の内部に
形成されたｎ型拡散層（エミッタ拡散層）１７とを有す
る。Ｔｒ１のコレクタ拡散層１５は、負荷抵抗Ｒ２、ト
ランジスタＴｒ２のベース、および電源端子Ｅｃｃに配
線接続されている。Ｔｒ１のベース拡散層６は、入力端
子ＩＮおよび保護トランジスタＴｒ０のエミッタ拡散層
１４に配線接続されている。またＴｒ１のエミッタ拡散
層１７は、接地端子ＧＮＤ、ｐ型半導体基板１１、Ｔｒ
０のコレクタ拡散層１２、およびＴｒ０のベース拡散層
１３に配線接続されている。
基板１１に形成されたｎ型拡散層（コレクタ拡散層）１
５と、コレクタ拡散層１５の内部に形成されたｐ型拡散
層の（ベース拡散層）１６と、ベース拡散層６の内部に
形成されたｎ型拡散層（エミッタ拡散層）１７とを有す
る。Ｔｒ１のコレクタ拡散層１５は、負荷抵抗Ｒ２、ト
ランジスタＴｒ２のベース、および電源端子Ｅｃｃに配
線接続されている。Ｔｒ１のベース拡散層６は、入力端
子ＩＮおよび保護トランジスタＴｒ０のエミッタ拡散層
１４に配線接続されている。またＴｒ１のエミッタ拡散
層１７は、接地端子ＧＮＤ、ｐ型半導体基板１１、Ｔｒ
０のコレクタ拡散層１２、およびＴｒ０のベース拡散層
１３に配線接続されている。
【００１９】このとき、トランジスタＴｒ１のコレクタ
拡散層１５をコレクタとし、ｐ型半導体基板１１をベー
スとし、トランジスタＴｒ０のコレクタをエミッタとす
る寄生トランジスタｔｒ２が形成される。しかし、寄生
トランジスタｔｒ２のベースとなるｐ型半導体基板１１
と、ｔｒ２のエミッタとなる拡散層１２（保護トランジ
スタＴｒ０のコレクタ）とは、ともに接地されているの
で、寄生トランジスタｔｒ２は、入力端子ＩＮの電圧に
かかわらず常にＯＦＦである。尚、ｐ型半導体基板１１
と拡散層１５とは常にアイソレーションされているの
で、寄生トランジスタｔｒ２は、拡散層１５をエミッタ
として動作してしまうことはない。
拡散層１５をコレクタとし、ｐ型半導体基板１１をベー
スとし、トランジスタＴｒ０のコレクタをエミッタとす
る寄生トランジスタｔｒ２が形成される。しかし、寄生
トランジスタｔｒ２のベースとなるｐ型半導体基板１１
と、ｔｒ２のエミッタとなる拡散層１２（保護トランジ
スタＴｒ０のコレクタ）とは、ともに接地されているの
で、寄生トランジスタｔｒ２は、入力端子ＩＮの電圧に
かかわらず常にＯＦＦである。尚、ｐ型半導体基板１１
と拡散層１５とは常にアイソレーションされているの
で、寄生トランジスタｔｒ２は、拡散層１５をエミッタ
として動作してしまうことはない。
【００２０】また、保護トランジスタＴｒ０の入力保護
機能は、図３に示す保護ダイオードｄ１と同じである。
すなわち、入力端子ＩＮに所定の負電圧（負のサージ電
圧や負の入力信号電圧）が印加された場合にＯＮして、
入力端子ＩＮと接地端子ＧＮＤとの間に電流経路を形成
し、バイポーラＩＣ１の内部回路を保護する。
機能は、図３に示す保護ダイオードｄ１と同じである。
すなわち、入力端子ＩＮに所定の負電圧（負のサージ電
圧や負の入力信号電圧）が印加された場合にＯＮして、
入力端子ＩＮと接地端子ＧＮＤとの間に電流経路を形成
し、バイポーラＩＣ１の内部回路を保護する。
【００２１】上記のバイポーラＩＣ１は負の信号電圧が
入力され、内部に設けた保護素子（保護トランジスタＴ
ｒ０）がＯＮしても誤動作することはない。以下にバイ
ポーラＩＣ１の動作を詳細説明する。図２は図１に示す
バイポーラＩＣの入出力電圧波形を示す図であり、入力
信号の負電圧の絶対値が従来のバイポーラＩＣの動作に
おいて説明したスレッシュ電圧Ｖｔｈよりも大きくなる
場合の入出力電圧波形（図４（ｂ）に対応する入出力電
圧波形）を示す。尚、入力信号の負電圧の絶対値が上記
のスレッシュ電圧Ｖｔｈよりも大きくならない場合の入
出力電圧波形は、図４（ａ）と同じである。
入力され、内部に設けた保護素子（保護トランジスタＴ
ｒ０）がＯＮしても誤動作することはない。以下にバイ
ポーラＩＣ１の動作を詳細説明する。図２は図１に示す
バイポーラＩＣの入出力電圧波形を示す図であり、入力
信号の負電圧の絶対値が従来のバイポーラＩＣの動作に
おいて説明したスレッシュ電圧Ｖｔｈよりも大きくなる
場合の入出力電圧波形（図４（ｂ）に対応する入出力電
圧波形）を示す。尚、入力信号の負電圧の絶対値が上記
のスレッシュ電圧Ｖｔｈよりも大きくならない場合の入
出力電圧波形は、図４（ａ）と同じである。
【００２２】外部入力端子ｉｎに印加される入力信号電
圧がターンオン電圧ＶＦ以上となり、入力端子ＩＮ（ト
ランジスタＴｒ１のベース−エミッタ間電圧）がターン
オン電圧ＶＦになると、トランジスタＴｒ１がＯＮし、
これによりＴｒ１のコレクタ電圧Ｖ１（トランジスタＴ
ｒ２のベース−エミッタ間電圧）が降下してターンオン
電圧ＶＦよりも小さくなり、トランジスタＴｒ２がＯＦ
Ｆし、これにより出力端子ＯＵＴは”Ｈ”レベル（およ
そ正電源Ｖｃｃのレベル）となる。ここで、ターンオン
電圧ＶＦとは、ｎｐｎ型バイポーラトランジスタがター
ンオンするベース−エミッタ間電圧、すなわちｐｎ接合
順方向降下電圧（ｐ型半導体基板１１がシリコンのと
き、０．６〜０．７［Ｖ］）である。尚、図２において
は、簡単化のためＶＦ＝０［Ｖ］として出力電圧波形を
示してある。
圧がターンオン電圧ＶＦ以上となり、入力端子ＩＮ（ト
ランジスタＴｒ１のベース−エミッタ間電圧）がターン
オン電圧ＶＦになると、トランジスタＴｒ１がＯＮし、
これによりＴｒ１のコレクタ電圧Ｖ１（トランジスタＴ
ｒ２のベース−エミッタ間電圧）が降下してターンオン
電圧ＶＦよりも小さくなり、トランジスタＴｒ２がＯＦ
Ｆし、これにより出力端子ＯＵＴは”Ｈ”レベル（およ
そ正電源Ｖｃｃのレベル）となる。ここで、ターンオン
電圧ＶＦとは、ｎｐｎ型バイポーラトランジスタがター
ンオンするベース−エミッタ間電圧、すなわちｐｎ接合
順方向降下電圧（ｐ型半導体基板１１がシリコンのと
き、０．６〜０．７［Ｖ］）である。尚、図２において
は、簡単化のためＶＦ＝０［Ｖ］として出力電圧波形を
示してある。
【００２３】このとき、図１（ａ）において、ｐ型半導
体基板１１およびｎ型拡散層１２の電圧はそれぞれ０
［Ｖ］、ｎ型拡散層１５の電圧はターンオン電圧ＶＦと
なる。従って寄生トランジスタｔｒ２のエミッタはｎ型
拡散層１２、コレクタはｎ型拡散層１５であり、寄生ト
ランジスタｔｒ２のベース（ｐ型半導体基板１１）−エ
ミッタ間電圧は０［Ｖ］なので、寄生トランジスタｔｒ
２はＯＦＦである。
体基板１１およびｎ型拡散層１２の電圧はそれぞれ０
［Ｖ］、ｎ型拡散層１５の電圧はターンオン電圧ＶＦと
なる。従って寄生トランジスタｔｒ２のエミッタはｎ型
拡散層１２、コレクタはｎ型拡散層１５であり、寄生ト
ランジスタｔｒ２のベース（ｐ型半導体基板１１）−エ
ミッタ間電圧は０［Ｖ］なので、寄生トランジスタｔｒ
２はＯＦＦである。
【００２４】次に、外部入力端子ｉｎにおける入力信号
電圧がターンオン電圧ＶＦより小さくなり、入力端子Ｉ
Ｎがターンオン電圧ＶＦよりも小さくなると、トランジ
スタＴｒ１はＯＦＦし、これによりトランジスタＴｒ２
がＯＮし、出力端子ＯＵＴは”Ｌ”レベル（およそ０
［Ｖ］）となる。さらに、外部入力端子ｉｎにおける入
力信号電圧が負電圧となってその絶対値がターンオン電
圧ＶＦ以上となり、入力端子ＩＮが負電圧となってその
絶対値がターンオン電圧ＶＦとなると、保護トランジス
タＴｒ０がＯＮし、接地端子ＧＮＤから入力端子ＩＮへ
の経路で電流を流し、内部回路を保護する。
電圧がターンオン電圧ＶＦより小さくなり、入力端子Ｉ
Ｎがターンオン電圧ＶＦよりも小さくなると、トランジ
スタＴｒ１はＯＦＦし、これによりトランジスタＴｒ２
がＯＮし、出力端子ＯＵＴは”Ｌ”レベル（およそ０
［Ｖ］）となる。さらに、外部入力端子ｉｎにおける入
力信号電圧が負電圧となってその絶対値がターンオン電
圧ＶＦ以上となり、入力端子ＩＮが負電圧となってその
絶対値がターンオン電圧ＶＦとなると、保護トランジス
タＴｒ０がＯＮし、接地端子ＧＮＤから入力端子ＩＮへ
の経路で電流を流し、内部回路を保護する。
【００２５】保護トランジスタＴｒ０がＯＮしていると
き、図１（ａ）において、ｎ型拡散層１５はターンオン
電圧ＶＦよりも小さい正電圧となるので、保護トランジ
スタＴｒ０のＯＦＦ／ＯＮにかかわらず、ｐ型半導体基
板１１および拡散層１２の電圧は０［Ｖ］、拡散層１５
はターンオン電圧ＶＦ以下の正電圧となる。従って、入
力端子ＩＮの電圧がターンオン電圧ＶＦよりも小さいと
きにも、寄生トランジスタｔｒ２のエミッタはｎ型拡散
層１２、コレクタはｎ型拡散層１５であり、寄生トラン
ジスタｔｒ２のベース（ｐ型半導体基板１１）−エミッ
タ間電圧は０［Ｖ］なので、寄生トランジスタｔｒ２は
ＯＦＦである。
き、図１（ａ）において、ｎ型拡散層１５はターンオン
電圧ＶＦよりも小さい正電圧となるので、保護トランジ
スタＴｒ０のＯＦＦ／ＯＮにかかわらず、ｐ型半導体基
板１１および拡散層１２の電圧は０［Ｖ］、拡散層１５
はターンオン電圧ＶＦ以下の正電圧となる。従って、入
力端子ＩＮの電圧がターンオン電圧ＶＦよりも小さいと
きにも、寄生トランジスタｔｒ２のエミッタはｎ型拡散
層１２、コレクタはｎ型拡散層１５であり、寄生トラン
ジスタｔｒ２のベース（ｐ型半導体基板１１）−エミッ
タ間電圧は０［Ｖ］なので、寄生トランジスタｔｒ２は
ＯＦＦである。
【００２６】さらに、入力端子ＩＮが負電圧となりその
絶対値がスレッシュ電圧Ｖｔｈを越えた場合にも、ｎ型
拡散層１５はターンオン電圧ＶＦより小さな正電圧とな
り、寄生トランジスタｔｒ２のベース−エミッタ（ｎ型
拡散層１２）間電圧は０［Ｖ］なので、寄生トランジス
タｔｒ２は依然ＯＦＦである。従って、この場合にもバ
イポーラＩＣ１は誤動作することなく、出力端子ＯＵＴ
から”Ｌ”レベルを出力する。
絶対値がスレッシュ電圧Ｖｔｈを越えた場合にも、ｎ型
拡散層１５はターンオン電圧ＶＦより小さな正電圧とな
り、寄生トランジスタｔｒ２のベース−エミッタ（ｎ型
拡散層１２）間電圧は０［Ｖ］なので、寄生トランジス
タｔｒ２は依然ＯＦＦである。従って、この場合にもバ
イポーラＩＣ１は誤動作することなく、出力端子ＯＵＴ
から”Ｌ”レベルを出力する。
【００２７】このように上記実施の形態によれば、バイ
ポーラＩＣ２の内部に、エミッタが入力端子ＩＮに接続
され、共通接続されたベースおよびコレクタが接地され
た保護トランジスタＴｒ０を設けたことにより、寄生ト
ランジスタがＯＮすることに起因する誤動作を防止する
ことができるので、このバイポーラＩＣ２を基板実装す
る際に、誤動作防止用のダイオードを外付けする必要が
なくなり、基板実装コストの低減および周辺回路のコン
パクト化を図ることができる。
ポーラＩＣ２の内部に、エミッタが入力端子ＩＮに接続
され、共通接続されたベースおよびコレクタが接地され
た保護トランジスタＴｒ０を設けたことにより、寄生ト
ランジスタがＯＮすることに起因する誤動作を防止する
ことができるので、このバイポーラＩＣ２を基板実装す
る際に、誤動作防止用のダイオードを外付けする必要が
なくなり、基板実装コストの低減および周辺回路のコン
パクト化を図ることができる。
【００２８】尚、上記実施の形態においては、ｎｐｎ型
のトランジスタＴｒ１のベースに内部接続した回路接続
端子（入力端子ＩＮ）に対してｎｐｎ型の保護トランジ
スタＴｒ０を設けたが、回路接続端子のＩＣ内部におけ
る形態は上記に限定されず、また保護トランジスタとし
てｐｎｐ型トランジスタを用いても良い。例えば、エミ
ッタが電源端子Ｅｃｃに接続され、コレクタが負荷抵抗
を介して接地されたｐｎｐ型の信号入力トランジスタの
ベースに内部接続する回路接続端子に対して、エミッタ
がこの回路接続端子に接続され、共通接続されたベース
およびコレクタが電源端子Ｅｃｃに接続されたｐｎｐ型
の保護トランジスタを設けても、上記実施の形態と同様
に寄生トランジスタによる誤動作を防止することができ
る。
のトランジスタＴｒ１のベースに内部接続した回路接続
端子（入力端子ＩＮ）に対してｎｐｎ型の保護トランジ
スタＴｒ０を設けたが、回路接続端子のＩＣ内部におけ
る形態は上記に限定されず、また保護トランジスタとし
てｐｎｐ型トランジスタを用いても良い。例えば、エミ
ッタが電源端子Ｅｃｃに接続され、コレクタが負荷抵抗
を介して接地されたｐｎｐ型の信号入力トランジスタの
ベースに内部接続する回路接続端子に対して、エミッタ
がこの回路接続端子に接続され、共通接続されたベース
およびコレクタが電源端子Ｅｃｃに接続されたｐｎｐ型
の保護トランジスタを設けても、上記実施の形態と同様
に寄生トランジスタによる誤動作を防止することができ
る。
【００２９】
【発明の効果】以上説明したように本発明によれば、バ
イポーラＩＣの内部に、エミッタが回路接続端子に接続
され、共通接続されたベースおよびコレクタが第１また
は第２の電源接続端子に接続された保護トランジスタを
設けたことにより、内部の寄生トランジスタがＯＮする
ことに起因する誤動作を防止することができるので、こ
のバイポーラＩＣを基板実装する際に、従来のように誤
動作防止用のダイオードを外付けする必要がなくなり、
従って基板実装コストの低減および周辺回路のコンパク
ト化を図ることができるという優れた効果がある。
イポーラＩＣの内部に、エミッタが回路接続端子に接続
され、共通接続されたベースおよびコレクタが第１また
は第２の電源接続端子に接続された保護トランジスタを
設けたことにより、内部の寄生トランジスタがＯＮする
ことに起因する誤動作を防止することができるので、こ
のバイポーラＩＣを基板実装する際に、従来のように誤
動作防止用のダイオードを外付けする必要がなくなり、
従って基板実装コストの低減および周辺回路のコンパク
ト化を図ることができるという優れた効果がある。
【図１】本発明の実施の形態のバイポーラＩＣの一例を
示す図であり、（ａ）はこのバイポーラＩＣの内部回路
図と基板実装時の周辺回路図、（ｂ）はこのバイポーラ
ＩＣに設けられた保護トランジスタＴｒ０およびトラン
ジスタＴｒ１の断面構造図を示す。
示す図であり、（ａ）はこのバイポーラＩＣの内部回路
図と基板実装時の周辺回路図、（ｂ）はこのバイポーラ
ＩＣに設けられた保護トランジスタＴｒ０およびトラン
ジスタＴｒ１の断面構造図を示す。
【図２】本発明の実施の形態のバイポーラＩＣにおける
入出力電圧波形を示す図である。
入出力電圧波形を示す図である。
【図３】従来のバイポーラＩＣの一例を示す図であり、
（ａ）はこのバイポーラＩＣの内部回路図と基板実装時
の周辺回路図、（ｂ）はこのバイポーラＩＣに設けられ
た保護ダイオードｄ１およびトランジスタＴｒ１の断面
構造図を示す。
（ａ）はこのバイポーラＩＣの内部回路図と基板実装時
の周辺回路図、（ｂ）はこのバイポーラＩＣに設けられ
た保護ダイオードｄ１およびトランジスタＴｒ１の断面
構造図を示す。
【図４】従来のバイポーラＩＣにおける入出力電圧波形
を示す図であり、（ａ）は正常動作時の入出力電圧波形
を示し、（ｂ）は誤動作時の入出力電圧波形を示す。
を示す図であり、（ａ）は正常動作時の入出力電圧波形
を示し、（ｂ）は誤動作時の入出力電圧波形を示す。
１ バイポーラＩＣ、 １１ ｐ型半導体基板、 １
２，１４，１５，１７ｎ型拡散層、 １３，１６ ｐ型
拡散層、 Ｔｒ０ 保護トランジスタ、 Ｔｒ１，Ｔｒ
２ トランジスタ、 Ｒ１ 入力抵抗、 Ｒ２，Ｒ３
負荷抵抗、 Ｃ１ コンデンサ、 Ｖｃｃ 正電源、
ｉｎ 外部入力端子、 ＩＮ 入力端子、 ＯＵＴ 出
力端子、 Ｅｃｃ 電源端子、 ＧＮＤ 接地端子、
Ｅ１ コンデンサ端子
２，１４，１５，１７ｎ型拡散層、 １３，１６ ｐ型
拡散層、 Ｔｒ０ 保護トランジスタ、 Ｔｒ１，Ｔｒ
２ トランジスタ、 Ｒ１ 入力抵抗、 Ｒ２，Ｒ３
負荷抵抗、 Ｃ１ コンデンサ、 Ｖｃｃ 正電源、
ｉｎ 外部入力端子、 ＩＮ 入力端子、 ＯＵＴ 出
力端子、 Ｅｃｃ 電源端子、 ＧＮＤ 接地端子、
Ｅ１ コンデンサ端子
Claims (4)
- 【請求項１】 外部回路に接続するための第１の電源接
続端子と第２の電源接続端子と回路接続端子とを有する
バイポーラＩＣにおいて、 エミッタが前記回路接続端子に接続され、共通接続され
たベースとコレクタが前記第１または第２の電源接続端
子に接続された保護トランジスタを設けたことを特徴と
するバイポーラＩＣ。 - 【請求項２】 前記保護トランジスタは、 半導体基板に形成された第１の拡散層をコレクタとし、
前記第１の拡散層の内部に形成された第２の拡散層をベ
ースとし、前記第２の拡散層の内部に形成された第３の
拡散層をエミッタとすることを特徴とする請求項１記載
のバイポーラＩＣ。 - 【請求項３】 請求項１または２に記載のバイポーラＩ
Ｃにおいて、 前記バイポーラＩＣは、 さらに、エミッタが前記第１の電源接続端子に接続さ
れ、ベースが前記回路接続端子に接続され、コレクタが
負荷抵抗を介して前記第２の電源接続端子に接続された
ｎｐｎ型の信号入力トランジスタを備え、 前記保護トランジスタは、 前記共通接続されたベースとコレクタが前記第１の電源
接続端子に接続されたｎｐｎ型トランジスタであること
を特徴とするバイポーラＩＣ。 - 【請求項４】 請求項１または２に記載のバイポーラＩ
Ｃにおいて、 前記バイポーラＩＣは、 さらに、エミッタが前記第２の電源接続端子に接続さ
れ、ベースが前記回路接続端子に接続され、コレクタが
負荷抵抗を介して前記第１の電源接続端子に接続された
ｐｎｐ型の信号入力トランジスタを備え、 前記保護トランジスタは、 前記共通接続されたベースとコレクタが前記第２の電源
接続端子に接続されたｐｎｐ型トランジスタであること
を特徴とするバイポーラＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9004595A JPH10200056A (ja) | 1997-01-14 | 1997-01-14 | バイポーラｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9004595A JPH10200056A (ja) | 1997-01-14 | 1997-01-14 | バイポーラｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200056A true JPH10200056A (ja) | 1998-07-31 |
Family
ID=11588407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9004595A Withdrawn JPH10200056A (ja) | 1997-01-14 | 1997-01-14 | バイポーラｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10200056A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061735B2 (en) | 2003-04-30 | 2006-06-13 | Rohm Co., Ltd. | Semiconductor device |
| EP1729345A3 (en) * | 2005-06-02 | 2008-04-23 | Fujitsu Limited | Semiconductor device having a diode for a rectifier circuit |
| US7425733B2 (en) | 2006-05-15 | 2008-09-16 | Nec Electronics Corporation | Semiconductor apparatus with electrostatic protective device |
-
1997
- 1997-01-14 JP JP9004595A patent/JPH10200056A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061735B2 (en) | 2003-04-30 | 2006-06-13 | Rohm Co., Ltd. | Semiconductor device |
| EP1729345A3 (en) * | 2005-06-02 | 2008-04-23 | Fujitsu Limited | Semiconductor device having a diode for a rectifier circuit |
| US7750437B2 (en) | 2005-06-02 | 2010-07-06 | Fujitsu Semiconductor Limited | Semiconductor device having a diode for a rectifier circuit |
| US7425733B2 (en) | 2006-05-15 | 2008-09-16 | Nec Electronics Corporation | Semiconductor apparatus with electrostatic protective device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |