JP3124938B2 - 直流安定化電源回路 - Google Patents
直流安定化電源回路Info
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- JP3124938B2 JP3124938B2 JP08318404A JP31840496A JP3124938B2 JP 3124938 B2 JP3124938 B2 JP 3124938B2 JP 08318404 A JP08318404 A JP 08318404A JP 31840496 A JP31840496 A JP 31840496A JP 3124938 B2 JP3124938 B2 JP 3124938B2
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Description
【０００１】
【発明の属する技術分野】本発明は、直流安定化電源回
路に関し、特にその出力部の出力電圧設定用抵抗部に関
する。
路に関し、特にその出力部の出力電圧設定用抵抗部に関
する。
【０００２】
【従来の技術】図３は、典型的な従来技術による安定化
電源回路部の誤差増幅器を備えた基準電圧回路部の回路
図である。図３に示すように、スルー素子としてのＰＮ
ＰトランジスタＴｒ１、出力端子ＶOの出力電圧ＶOを抵
抗分圧する抵抗Ｒ１及びＲ２、抵抗Ｒ１及びＲ２によっ
て分圧された分圧値と基準電圧ＶREFとを比較、増幅す
る誤差増幅器Ａ１より構成されている。図中、Ｖｉｎは
入力端子である。
電源回路部の誤差増幅器を備えた基準電圧回路部の回路
図である。図３に示すように、スルー素子としてのＰＮ
ＰトランジスタＴｒ１、出力端子ＶOの出力電圧ＶOを抵
抗分圧する抵抗Ｒ１及びＲ２、抵抗Ｒ１及びＲ２によっ
て分圧された分圧値と基準電圧ＶREFとを比較、増幅す
る誤差増幅器Ａ１より構成されている。図中、Ｖｉｎは
入力端子である。
【０００３】ここで、ＰＮＰトランジスタをスルー素子
とする低損失型の直流安定化電源回路では、重要な特性
の一つとして出力電圧ＶOをどこまでの負電圧まで下げ
られるかという特性がある。
とする低損失型の直流安定化電源回路では、重要な特性
の一つとして出力電圧ＶOをどこまでの負電圧まで下げ
られるかという特性がある。
【０００４】具体的な構造について、図４及び図５を参
照して説明する。図４（ａ）乃至（ｃ）はそれぞれ、従
来例による直流安定化電源回路の出力分圧抵抗パターン
図、図４（ａ）のＡ−Ａ’断面図、図４（ｂ）のＢ−
Ｂ’断面図である。通常のＩＣでは、図４（ａ）乃至
（ｃ）に示すように、Ｐ型半導体基板１００にＮ型半導
体１０１を形成し、このＮ型半導体１０１の上に抵抗層
であるＰ型半導体１０２を形成する。そして、Ｎ型半導
体１０１の電位は通常、Ｎ型半導体１０３により抵抗層
のＰ型半導体１０２の最高電位と接続部１０４によって
電気的に接続されている。また、図中、１０５はＮ型埋
め込み層、１０６はシリコン酸化膜、１０７は電極であ
る。
照して説明する。図４（ａ）乃至（ｃ）はそれぞれ、従
来例による直流安定化電源回路の出力分圧抵抗パターン
図、図４（ａ）のＡ−Ａ’断面図、図４（ｂ）のＢ−
Ｂ’断面図である。通常のＩＣでは、図４（ａ）乃至
（ｃ）に示すように、Ｐ型半導体基板１００にＮ型半導
体１０１を形成し、このＮ型半導体１０１の上に抵抗層
であるＰ型半導体１０２を形成する。そして、Ｎ型半導
体１０１の電位は通常、Ｎ型半導体１０３により抵抗層
のＰ型半導体１０２の最高電位と接続部１０４によって
電気的に接続されている。また、図中、１０５はＮ型埋
め込み層、１０６はシリコン酸化膜、１０７は電極であ
る。
【０００５】なお、この分圧抵抗パターン部の等価回路
は図５のように示される。図５において、Ｒ１１、Ｒ１
２、Ｒ２１、Ｒ２２は抵抗層であるＰ型半導体層１０２
に相当する箇所、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５
は寄生ダイオード、ｒ１、ｒ２、ｒ３、ｒ４、ｒ５は層
間に生じる抵抗である。
は図５のように示される。図５において、Ｒ１１、Ｒ１
２、Ｒ２１、Ｒ２２は抵抗層であるＰ型半導体層１０２
に相当する箇所、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５
は寄生ダイオード、ｒ１、ｒ２、ｒ３、ｒ４、ｒ５は層
間に生じる抵抗である。
【０００６】また、図６に示すように、静電耐量を向上
させるために図３の回路の出力端子ＶOにファントムト
ランジスタＴｒ２を付加する場合もあった。
させるために図３の回路の出力端子ＶOにファントムト
ランジスタＴｒ２を付加する場合もあった。
【０００７】
【発明が解決しようとする課題】ところで、上記構造に
おいて、出力電圧ＶOが負電圧になった時には、ＶO端子
はＩＣ基板より低い電位となるために、図５の等価回路
で示す寄生ダイオードＤ１〜Ｄ５に電流が流れ、過電流
による破壊、あるいは寄生のトランジスタ等の回路誤動
作による出力立ち上がり不良となるという問題がある。
おいて、出力電圧ＶOが負電圧になった時には、ＶO端子
はＩＣ基板より低い電位となるために、図５の等価回路
で示す寄生ダイオードＤ１〜Ｄ５に電流が流れ、過電流
による破壊、あるいは寄生のトランジスタ等の回路誤動
作による出力立ち上がり不良となるという問題がある。
【０００８】また、図６のように、出力端子ＶOにファ
ントムトランジスタＴｒ２を付加する構成においても同
様の問題がある。
ントムトランジスタＴｒ２を付加する構成においても同
様の問題がある。
【０００９】この対策として、Ｎ型半導体１０３と接続
部１０４とを削除し、さらにファントムトランジスタＴ
ｒ２を有する場合には、このファントムトランジスタも
削除して、出力電圧の分圧抵抗Ｒ１１〜Ｒ２２の島の電
位（従って、Ｎ型の半導体１０１の電位）を浮かせるこ
とにより上記問題を回避するようにしている。具体的に
は、上記従来例の図４（ａ）〜（ｃ）及び図５はそれぞ
れ、図７（ａ）〜（ｃ）及び図８のような構造となる。
部１０４とを削除し、さらにファントムトランジスタＴ
ｒ２を有する場合には、このファントムトランジスタも
削除して、出力電圧の分圧抵抗Ｒ１１〜Ｒ２２の島の電
位（従って、Ｎ型の半導体１０１の電位）を浮かせるこ
とにより上記問題を回避するようにしている。具体的に
は、上記従来例の図４（ａ）〜（ｃ）及び図５はそれぞ
れ、図７（ａ）〜（ｃ）及び図８のような構造となる。
【００１０】しかしながら、この構造においては、今度
はファントムトランジスタを付加していないことから、
静電耐量が低下してしまうという問題がある。図８を参
照して説明すると、出力電圧端子ＶOに静電気を印加し
た場合、寄生ダイオードＤ１〜Ｄ４に順方向電流が流
れ、その全電流が寄生ダイオードＤ５を逆方向に流れる
ため寄生ダイオードＤ５で接合破壊が生じる。即ち、Ｎ
型半導体１０１とＰ型半導体１０２がＤ５で接合破壊
し、大電圧印加時にはショート状態に至ってしまうとい
う問題がある。
はファントムトランジスタを付加していないことから、
静電耐量が低下してしまうという問題がある。図８を参
照して説明すると、出力電圧端子ＶOに静電気を印加し
た場合、寄生ダイオードＤ１〜Ｄ４に順方向電流が流
れ、その全電流が寄生ダイオードＤ５を逆方向に流れる
ため寄生ダイオードＤ５で接合破壊が生じる。即ち、Ｎ
型半導体１０１とＰ型半導体１０２がＤ５で接合破壊
し、大電圧印加時にはショート状態に至ってしまうとい
う問題がある。
【００１１】そこで、本発明の目的は、出力電圧が負電
圧になった場合でも、過電流等による破壊が生じず、し
かも、静電耐量も大きく確保できるような高信頼性の直
流安定化電源回路を提供することにある。
圧になった場合でも、過電流等による破壊が生じず、し
かも、静電耐量も大きく確保できるような高信頼性の直
流安定化電源回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明は、第１導電型の半導体基板に第１の第２導電
型の半導体層が形成され、該第１の第２導電型の半導体
層の中に、出力電圧の分圧用の抵抗層となる第１導電型
の半導体層が複数、直列接続するよう形成される出力部
を有する直流安定化電源回路において、前記複数の抵抗
層の最両端部の少なくとも低電位側にファントムトラン
ジスタを設けてなることを特徴とする。
に本発明は、第１導電型の半導体基板に第１の第２導電
型の半導体層が形成され、該第１の第２導電型の半導体
層の中に、出力電圧の分圧用の抵抗層となる第１導電型
の半導体層が複数、直列接続するよう形成される出力部
を有する直流安定化電源回路において、前記複数の抵抗
層の最両端部の少なくとも低電位側にファントムトラン
ジスタを設けてなることを特徴とする。
【００１３】ここで、具体的なファントムトランジスタ
の構造は、前記第１導電型の半導体層内に第２の第２導
電型の半導体層を形成して、該第１導電型の半導体層と
第２の第２導電型の半導体層とを短絡して構成したこと
を特徴とする。
の構造は、前記第１導電型の半導体層内に第２の第２導
電型の半導体層を形成して、該第１導電型の半導体層と
第２の第２導電型の半導体層とを短絡して構成したこと
を特徴とする。
【００１４】上記のように取り出し部にファントムトラ
ンジスタを設けているので、取り出し部に静電気を印加
した場合の電流がファントムトランジスタを流れること
になり、大電圧印加時でもファントムトランジスタ部で
接合破壊が生じることはなく、静電耐量を向上すること
ができる。
ンジスタを設けているので、取り出し部に静電気を印加
した場合の電流がファントムトランジスタを流れること
になり、大電圧印加時でもファントムトランジスタ部で
接合破壊が生じることはなく、静電耐量を向上すること
ができる。
【００１５】
【発明の実施の形態】本発明の一実施例について、図１
及び図２を参照して説明する。図１（ａ）乃至（ｃ）は
それぞれ、本実施例による直流安定化電源回路の出力分
圧抵抗パターン図、図１（ａ）のＡ−Ａ’断面図、図１
（ａ）のＢ−Ｂ’断面図、図２は図１の等価回路図であ
る。図４乃至８に記載の従来例と同一機能部分には同一
記号を付している。ここでは、主に従来例との相違点に
ついて説明する。
及び図２を参照して説明する。図１（ａ）乃至（ｃ）は
それぞれ、本実施例による直流安定化電源回路の出力分
圧抵抗パターン図、図１（ａ）のＡ−Ａ’断面図、図１
（ａ）のＢ−Ｂ’断面図、図２は図１の等価回路図であ
る。図４乃至８に記載の従来例と同一機能部分には同一
記号を付している。ここでは、主に従来例との相違点に
ついて説明する。
【００１６】本実施例は図１及び図２に示すように、Ｐ
型半導体基板１００にＮ型半導体１０１を形成し、この
Ｎ型半導体１０１上に抵抗層であるＰ型半導体１０２を
形成する。そして、このＰ型半導体１０２の島、つまり
Ｎ型の半導体１０１の電位は浮かせておき、このＰ型抵
抗層１０２の最高電位部及び最低電位部、つまり安定化
電源回路の出力電圧の分圧抵抗Ｒ１１、Ｒ２２のＶO端
子部及びＧＮＤ部において、それぞれ、Ｐ型半導体１０
３内にＮ型半導体（エミッタ拡散）１、２を設け、両半
導体を短絡するようにしている。
型半導体基板１００にＮ型半導体１０１を形成し、この
Ｎ型半導体１０１上に抵抗層であるＰ型半導体１０２を
形成する。そして、このＰ型半導体１０２の島、つまり
Ｎ型の半導体１０１の電位は浮かせておき、このＰ型抵
抗層１０２の最高電位部及び最低電位部、つまり安定化
電源回路の出力電圧の分圧抵抗Ｒ１１、Ｒ２２のＶO端
子部及びＧＮＤ部において、それぞれ、Ｐ型半導体１０
３内にＮ型半導体（エミッタ拡散）１、２を設け、両半
導体を短絡するようにしている。
【００１７】この構造においては、出力電圧ＶOの分圧
抵抗Ｒ１１〜Ｒ２２の島の電位を浮かせた状態であり、
ＰＮＰトランジスタをスルー素子とする低損失型の直流
安定化電源回路としての重要な特性の一つであるところ
の、出力電圧ＶOをどの程度の負電圧にまで引き下げら
れるかという特性を図４程度に確保しつつ、静電耐量も
大きくとることができる。この点について、以下説明す
る。
抵抗Ｒ１１〜Ｒ２２の島の電位を浮かせた状態であり、
ＰＮＰトランジスタをスルー素子とする低損失型の直流
安定化電源回路としての重要な特性の一つであるところ
の、出力電圧ＶOをどの程度の負電圧にまで引き下げら
れるかという特性を図４程度に確保しつつ、静電耐量も
大きくとることができる。この点について、以下説明す
る。
【００１８】直流安定化電源回路としての通常の使い方
では、Ｐ型抵抗層１０２の最高電位部及び最低電位部、
つまり安定化電源回路の出力電圧の分電抵抗Ｒ１，Ｒ２
のＶO部及びＧＮＤ部は、Ｐ型半導体１０２とＰ型半導
体１０２内のＮ型半導体（エミッタ拡散）１、２は短絡
構造をとっているため、図１と従来例の図７とにおいて
抵抗値Ｒ１１〜Ｒ２２の変動がない。つまり、図３のＲ
１、Ｒ２の値に変化はないので特性上問題はない。
では、Ｐ型抵抗層１０２の最高電位部及び最低電位部、
つまり安定化電源回路の出力電圧の分電抵抗Ｒ１，Ｒ２
のＶO部及びＧＮＤ部は、Ｐ型半導体１０２とＰ型半導
体１０２内のＮ型半導体（エミッタ拡散）１、２は短絡
構造をとっているため、図１と従来例の図７とにおいて
抵抗値Ｒ１１〜Ｒ２２の変動がない。つまり、図３のＲ
１、Ｒ２の値に変化はないので特性上問題はない。
【００１９】まず、静電耐量を大きくとれる点について
図２を参照して説明する。図２において、出力端子ＶO
に正静電気を印加した場合、寄生ダイオードＤ１〜Ｄ４
に順方向電流あるいはＤ１と同じ接合のＴ１のコレクタ
−ベース間を流れ、その全電流がファントムトランジス
タ構造Ｔ２を流れる。このように、従来構造の寄生ダイ
オードＤ５の代わりにファントムトランジスタ構造（Ｔ
２）を設けるようにすることによって、大電圧印加時で
もＴ２部で接合破壊が生じることはなく、静電耐量を向
上することができる。
図２を参照して説明する。図２において、出力端子ＶO
に正静電気を印加した場合、寄生ダイオードＤ１〜Ｄ４
に順方向電流あるいはＤ１と同じ接合のＴ１のコレクタ
−ベース間を流れ、その全電流がファントムトランジス
タ構造Ｔ２を流れる。このように、従来構造の寄生ダイ
オードＤ５の代わりにファントムトランジスタ構造（Ｔ
２）を設けるようにすることによって、大電圧印加時で
もＴ２部で接合破壊が生じることはなく、静電耐量を向
上することができる。
【００２０】なお、この場合は、出力端子ＶOからＧＮ
Ｄへ電流が流れる場合を想定したものであるが、静電気
の加わり方によって逆方向に電流が流れるように設計す
る場合もあるので、出力端子ＶO側にもファントムトラ
ンジスタ構造（Ｔ１）を設けている。出力端子ＶOから
ＧＮＤ端子の方向へ電流が流れるような使い方をするの
であれば、ファントムトランジスタＴ２は省略してもよ
い。即ち、Ｐ型半導体１０２内のＮ型半導体（エミッタ
拡散）２のみを形成するよう構成する。
Ｄへ電流が流れる場合を想定したものであるが、静電気
の加わり方によって逆方向に電流が流れるように設計す
る場合もあるので、出力端子ＶO側にもファントムトラ
ンジスタ構造（Ｔ１）を設けている。出力端子ＶOから
ＧＮＤ端子の方向へ電流が流れるような使い方をするの
であれば、ファントムトランジスタＴ２は省略してもよ
い。即ち、Ｐ型半導体１０２内のＮ型半導体（エミッタ
拡散）２のみを形成するよう構成する。
【００２１】
【発明の効果】以上説明したように、本発明による直流
安定化電源回路においては、静電耐量を低下させること
なく、出力端子にかかる負電圧の限界値を大きく確保す
ることができる。しかも、チップサイズを大きくするこ
となく、上記特性を得ることができる。
安定化電源回路においては、静電耐量を低下させること
なく、出力端子にかかる負電圧の限界値を大きく確保す
ることができる。しかも、チップサイズを大きくするこ
となく、上記特性を得ることができる。
【図１】（ａ）乃至（ｃ）はそれぞれ、本発明の一実施
例による直流安定化電源回路の出力分圧抵抗パターン
図、（ａ）のＡ−Ａ’断面図、及び（ａ）のＢ−Ｂ’断
面図。
例による直流安定化電源回路の出力分圧抵抗パターン
図、（ａ）のＡ−Ａ’断面図、及び（ａ）のＢ−Ｂ’断
面図。
【図２】図１の等価回路図。
【図３】従来例による直流安定化電源回路の回路図。
【図４】（ａ）乃至（ｃ）はそれぞれ、従来例による直
流安定化電源回路の出力分圧抵抗パターン図、（ａ）の
Ａ−Ａ’断面図、及び（ａ）のＢ−Ｂ’断面図。
流安定化電源回路の出力分圧抵抗パターン図、（ａ）の
Ａ−Ａ’断面図、及び（ａ）のＢ−Ｂ’断面図。
【図５】図４の等価回路図。
【図６】他の従来例による直流安定化電源回路の回路
図。
図。
【図７】（ａ）乃至（ｃ）はそれぞれ、他の従来例によ
る直流安定化電源回路の出力分圧抵抗パターン図、
（ａ）のＡ−Ａ’断面図及びＢ−Ｂ’断面図。
る直流安定化電源回路の出力分圧抵抗パターン図、
（ａ）のＡ−Ａ’断面図及びＢ−Ｂ’断面図。
【図８】図７の等価回路図。
１、２ 第２の第２導電型の半導体層 １００ 第１導電型の半導体基板 １０１ 第１の第２導電型の半導体層 １０２ 第１導電型の半導体層
Claims (2)
- 【請求項１】 第１導電型の半導体基板に第１の第２導
電型の半導体層が形成され、該第１の第２導電型の半導
体層の中に、出力電圧の分圧用の抵抗層となる第１導電
型の半導体層が複数、直列接続するよう形成される出力
部を有する直流安定化電源回路において、 前記複数の抵抗層の最両端部の少なくとも低電位側にフ
ァントムトランジスタを設けてなることを特徴とする直
流安定化電源回路。 - 【請求項２】 第１導電型の半導体基板に第１の第２導
電型の半導体層が形成され、該第１の第２導電型の半導
体層の中に、出力電圧の分圧用の抵抗層となる第１導電
型の半導体層が複数、直列接続するよう形成される出力
部を有する直流安定化電源回路において、 前記複数の抵抗層の最両端部の内、少なくとも低電位側
において、前記第１導電型の半導体層内に第２の第２導
電型の半導体層を形成して、該第１導電型の半導体層と
第２の第２導電型の半導体層とを短絡してなることを特
徴とする直流安定化電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08318404A JP3124938B2 (ja) | 1996-11-29 | 1996-11-29 | 直流安定化電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08318404A JP3124938B2 (ja) | 1996-11-29 | 1996-11-29 | 直流安定化電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163428A JPH10163428A (ja) | 1998-06-19 |
| JP3124938B2 true JP3124938B2 (ja) | 2001-01-15 |
Family
ID=18098781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08318404A Expired - Fee Related JP3124938B2 (ja) | 1996-11-29 | 1996-11-29 | 直流安定化電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3124938B2 (ja) |
-
1996
- 1996-11-29 JP JP08318404A patent/JP3124938B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10163428A (ja) | 1998-06-19 |
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