JP3637175B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、抵抗素子を備えた半導体装置に関し、特に、抵抗に印加される電圧が変動しても抵抗値が変動しない抵抗素子を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来の抵抗素子を備えた半導体装置を図２に示す。図において１はシリコン半導体からなるＰ型基板、２はＰ型基板１上に成長させたＮ型エピタキシャル層、３はＰ型基板１に達するＰ型領域からなり、Ｎ型エピタキシャル層２を他の素子から電気的に分離する分離領域、４はＮ型エピタキシャル層２表面に形成されたＰ型領域からなる抵抗素子、５はＮ型エピタキシャル層２に接続するＮ型領域、６は絶縁膜、７、８はそれぞれ抵抗素子４の第１および第２の電極、９はＮ型領域５に接続する第３の電極を示す。
【０００３】
分離領域３およびＰ型基板１をＧＮＤに接続し、第３の電極９を電源電圧（Ｖｃｃ）に接続すると、分離領域３とＮ型エピタキシャル層２およびＰ型基板１とＮ型エピタキシャル層２とからなるＰＮ接合が逆バイアスされ、抵抗素子３が他の素子から電気的に分離される構造となる。また、抵抗素子４、Ｎ型エピタキシャル層２、分離領域３からなる寄生ＰＮＰトランジスタが動作しない構造となり、ラッチアップを防止している。
【０００４】
しかし、このような構造では、第３の電極９からＮ型エピタキシャル層２に印加される電圧は、抵抗素子４に印加する電圧と無関係であるから、その電圧が変動すると、抵抗素子４とＮ型エピタキシャル層２との間の電位差が変動する。その結果、抵抗素子４とＮ型エピタキシャル層２の間に形成されるＰＮ接合の空乏層幅が変わり、抵抗素子４の抵抗値が大きく変動するという問題があった。
【０００５】
このような問題を解決するため、図３に示す構造の半導体装置が提案されている。図２に示した構造の半導体装置と比較すると、第２の電極８と第３の電極９とを共通接続する第４の電極１０を備えている点が異なる。
【０００６】
図３に示す構造の半導体装置では、抵抗素子４に印加する電圧とＮ型エピタキシャル層２に印加する電圧は常に等しく、抵抗素子４とＮ型エピタキシャル層２との間に形成されるＰＮ接合の空乏層幅は一定となり、抵抗素子の抵抗値が変動することはなくなる。
【０００７】
しかし、第１の端子７に印加される電圧が、抵抗素子４とＮ型エピタキシャル層２とで形成されるＰＮ接合の順方向の立上り電圧より高くなる場合、抵抗素子４を構成するＰ型領域からＮ型エピタキシャル層４へ順方向電流が流れてしまい、抵抗素子として機能しなくなってしまう。従って、このような構造の半導体装置の第４の電極１０は、常に高電位側の端子に接続する必要があり、抵抗素子に流れる電流の向きが固定されている場合しか使用できないという問題があった。
【０００８】
【発明が解決しようとする課題】
以上のように従来の抵抗素子は、印加電圧が変動すると抵抗値が大きく変化したり、抵抗値の変動を抑える構造とすると、抵抗素子に流れる電流の向きを固定する必要があるという問題があった。本発明は、上記問題点を解消し、抵抗素子に流れる電流の向きを固定する必要がなく、かつ抵抗値の変動のない抵抗素子を備えた半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上記目的を達成するため、逆導電型の半導体基板上に形成された一導電型の半導体領域の表面の一部に、該一導電型の半導体領域で周囲を囲まれた逆導電型の半導体領域からなる抵抗素子を備えた半導体装置において、前記一導電型の半導体領域に、該一導電型の半導体領域とショットキー接合する金属からなり、順方向立上り電圧が、前記一導電型の半導体領域と前記逆導電型の半導体領域とからなるＰＮ接合の順方向立上り電圧より小さい第１および第２のショットキーバリアダイオードを設け、該第１および第２のショットキーバリアダイオードの前記金属からなるアノードを、前記抵抗素子の第１および第２の端子とそれぞれ接続したことを特徴とするものである。
【００１０】
このように構成することで、抵抗素子を取り囲む一導電型の半導体領域には、抵抗素子の一方の端子に印加される高電位側の電位より、ショットキーバリアダイオードの順方向立上り電圧分だけ降下した電位が印加されることになる。従って高電位側の電位が変動した場合でも、一導電型の半導体領域と逆導電型の半導体領域の間の電位差は、常に、ショットキバリアダイオードの順方向立上り電圧と等しくなり、一導電型の半導体領域と逆導電型の半導体領域とで形成されるＰＮ接合の空乏層幅が変動することがないので、抵抗素子の抵抗値は変動しないことになる。
【００１１】
また、ショットキーバリアダイオードの順方向立上り電圧を、半導体装置内のＰＮ接合の順方向立上り電圧より低く設定することで、寄生ＰＮ接合ダイオードがオンしない構造となり、ラッチアップの発生を防止することができる。
【００１２】
【発明の実施の形態】
図１に本発明の実施の形態を示す。図において１はシリコン半導体からなるＰ型基板、２はＰ型基板１上に成長させたＮ型エピタキシャル層、３はＰ型基板１に達するＰ型領域からなり、Ｎ型エピタキシャル層２を他の素子から電気的に分離する分離領域、４はＮ型エピタキシャル層２表面に形成されたＰ型領域からなる抵抗素子、６は絶縁膜、１１、１２はそれぞれ抵抗素子４の電極と接続するとともにＮ型エピタキシャル層２とショットキー接合するアルミニウム等の金属からなる第５、第６の電極を示す。
【００１３】
図において第５の電極１１側が高電位となる場合、Ｎ型エピタキシャル層２には、第５の電極１１とで形成されるショットキーバリアダイオードの順方向立上り電圧ＶF１だけ降下した電圧が印加されることになる。このとき、Ｎ型エピタキシャル層２と抵抗素子４あるいは分離領域３を構成するＰ型領域およびＰ型基板１との間で形成されるＰＮ接合の順方向立上り電圧ＶF２は、ＶF１＜ＶF２となるように設定する。その結果、抵抗素子４に印加される電圧が変動した場合でも、抵抗素子４とＮ型エピタキシャル層２との電位差は、常に、抵抗素子に印加される高電位側の電位からショットキーバリアダイオードの順方向立上り電圧分降下した電位となる。従って、ＰＮ接合の空乏層幅が変動することがなく、抵抗素子の抵抗値は、変動しないことになる。また、ショットキーバリアダイオードの順方向立上り電圧は、半導体装置内のＰＮ接合の順方向立上り電圧より低く設定されているので、寄生ＰＮ接合ダイオードがオンしない構造となり、ラッチアップの発生を防止することができる。
【００１４】
図１において第６の電極１２が高電位側に接続している場合も、同様に、Ｎ型エピタキシャル層２には、第６の電極１２とで形成されるショットキーバリアダイオードの順方向立上り電圧ＶF１だけ降下した電圧が印加されることになる。従って、ＰＮ接合の空乏層幅が変動することがなく、抵抗素子の抵抗値は、変動しないことになる。また、ショットキーバリアダイオードの順方向立上り電圧は、半導体装置内のＰＮ接合の順方向立上り電圧より低く設定されているので、寄生ＰＮ接合ダイオードがオンしない構造となり、ラッチアップの発生を防止することができる。
【００１５】
本発明では、抵抗素子４の端子両端にそれぞれショットキーバリアダイオードを備え、そのアノードと接続する構造としているため、抵抗素子に流れる電流の向きによらず、抵抗値の変動を抑えることが可能となる。また、抵抗素子の低電位側の端子に接続されたショットキーバリアダイオードは、逆方向破壊電圧が加わらなければ、Ｎ型エピタキシャル層２から電極へ電流が流れないので、通常、抵抗素子の動作条件下では、Ｎ型エピタキシャル層を電流が流れることはない。従って、半導体装置の消費電流は増加しない。
【００１６】
以上、Ｐ型基板とＰ型の分離領域により分離されたＮ型エピタキシャル層内に形成された抵抗素子について説明を行ったが、本発明はこれに限定されることはない。例えば、Ｐ型基板上にＮウエルを形成し、Ｎウエル内に抵抗素子とショットキーバリアダイオードを形成する構造としたり、ラッチアップ防止のため、埋込層を付加する構造とすることもできる。また、シリコン半導体に限定されることもない。
【００１７】
【発明の効果】
以上のように本発明の抵抗素子は、印加する電流の向きによらず、抵抗値の変動を抑えることができ、半導体集積回路設計の自由度を増すことができる。特に、交流信号が入力する半導体装置のように、印加する電流の向きが変化する半導体集積回路において、効果が大きい。また、ショットキーバリアダイオードは、抵抗素子が形成されるＮ型エピタキシャル層内に形成することができるので、集積度を低下させることがないという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する断面図である。
【図２】従来の半導体装置を説明する断面図である。
【図３】従来の別の半導体装置を説明する断面図である。
【符号の説明】
１ Ｐ型基板
２ Ｎ型エピタキシャル層
３ 分離領域
４ 抵抗素子
５ Ｎ型領域
６ 絶縁膜
７ 第１の電極
８ 第２の電極
９ 第３の電極
１０ 第４の電極
１１ 第５の電極
【発明の属する技術分野】
本発明は、抵抗素子を備えた半導体装置に関し、特に、抵抗に印加される電圧が変動しても抵抗値が変動しない抵抗素子を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来の抵抗素子を備えた半導体装置を図２に示す。図において１はシリコン半導体からなるＰ型基板、２はＰ型基板１上に成長させたＮ型エピタキシャル層、３はＰ型基板１に達するＰ型領域からなり、Ｎ型エピタキシャル層２を他の素子から電気的に分離する分離領域、４はＮ型エピタキシャル層２表面に形成されたＰ型領域からなる抵抗素子、５はＮ型エピタキシャル層２に接続するＮ型領域、６は絶縁膜、７、８はそれぞれ抵抗素子４の第１および第２の電極、９はＮ型領域５に接続する第３の電極を示す。
【０００３】
分離領域３およびＰ型基板１をＧＮＤに接続し、第３の電極９を電源電圧（Ｖｃｃ）に接続すると、分離領域３とＮ型エピタキシャル層２およびＰ型基板１とＮ型エピタキシャル層２とからなるＰＮ接合が逆バイアスされ、抵抗素子３が他の素子から電気的に分離される構造となる。また、抵抗素子４、Ｎ型エピタキシャル層２、分離領域３からなる寄生ＰＮＰトランジスタが動作しない構造となり、ラッチアップを防止している。
【０００４】
しかし、このような構造では、第３の電極９からＮ型エピタキシャル層２に印加される電圧は、抵抗素子４に印加する電圧と無関係であるから、その電圧が変動すると、抵抗素子４とＮ型エピタキシャル層２との間の電位差が変動する。その結果、抵抗素子４とＮ型エピタキシャル層２の間に形成されるＰＮ接合の空乏層幅が変わり、抵抗素子４の抵抗値が大きく変動するという問題があった。
【０００５】
このような問題を解決するため、図３に示す構造の半導体装置が提案されている。図２に示した構造の半導体装置と比較すると、第２の電極８と第３の電極９とを共通接続する第４の電極１０を備えている点が異なる。
【０００６】
図３に示す構造の半導体装置では、抵抗素子４に印加する電圧とＮ型エピタキシャル層２に印加する電圧は常に等しく、抵抗素子４とＮ型エピタキシャル層２との間に形成されるＰＮ接合の空乏層幅は一定となり、抵抗素子の抵抗値が変動することはなくなる。
【０００７】
しかし、第１の端子７に印加される電圧が、抵抗素子４とＮ型エピタキシャル層２とで形成されるＰＮ接合の順方向の立上り電圧より高くなる場合、抵抗素子４を構成するＰ型領域からＮ型エピタキシャル層４へ順方向電流が流れてしまい、抵抗素子として機能しなくなってしまう。従って、このような構造の半導体装置の第４の電極１０は、常に高電位側の端子に接続する必要があり、抵抗素子に流れる電流の向きが固定されている場合しか使用できないという問題があった。
【０００８】
【発明が解決しようとする課題】
以上のように従来の抵抗素子は、印加電圧が変動すると抵抗値が大きく変化したり、抵抗値の変動を抑える構造とすると、抵抗素子に流れる電流の向きを固定する必要があるという問題があった。本発明は、上記問題点を解消し、抵抗素子に流れる電流の向きを固定する必要がなく、かつ抵抗値の変動のない抵抗素子を備えた半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上記目的を達成するため、逆導電型の半導体基板上に形成された一導電型の半導体領域の表面の一部に、該一導電型の半導体領域で周囲を囲まれた逆導電型の半導体領域からなる抵抗素子を備えた半導体装置において、前記一導電型の半導体領域に、該一導電型の半導体領域とショットキー接合する金属からなり、順方向立上り電圧が、前記一導電型の半導体領域と前記逆導電型の半導体領域とからなるＰＮ接合の順方向立上り電圧より小さい第１および第２のショットキーバリアダイオードを設け、該第１および第２のショットキーバリアダイオードの前記金属からなるアノードを、前記抵抗素子の第１および第２の端子とそれぞれ接続したことを特徴とするものである。
【００１０】
このように構成することで、抵抗素子を取り囲む一導電型の半導体領域には、抵抗素子の一方の端子に印加される高電位側の電位より、ショットキーバリアダイオードの順方向立上り電圧分だけ降下した電位が印加されることになる。従って高電位側の電位が変動した場合でも、一導電型の半導体領域と逆導電型の半導体領域の間の電位差は、常に、ショットキバリアダイオードの順方向立上り電圧と等しくなり、一導電型の半導体領域と逆導電型の半導体領域とで形成されるＰＮ接合の空乏層幅が変動することがないので、抵抗素子の抵抗値は変動しないことになる。
【００１１】
また、ショットキーバリアダイオードの順方向立上り電圧を、半導体装置内のＰＮ接合の順方向立上り電圧より低く設定することで、寄生ＰＮ接合ダイオードがオンしない構造となり、ラッチアップの発生を防止することができる。
【００１２】
【発明の実施の形態】
図１に本発明の実施の形態を示す。図において１はシリコン半導体からなるＰ型基板、２はＰ型基板１上に成長させたＮ型エピタキシャル層、３はＰ型基板１に達するＰ型領域からなり、Ｎ型エピタキシャル層２を他の素子から電気的に分離する分離領域、４はＮ型エピタキシャル層２表面に形成されたＰ型領域からなる抵抗素子、６は絶縁膜、１１、１２はそれぞれ抵抗素子４の電極と接続するとともにＮ型エピタキシャル層２とショットキー接合するアルミニウム等の金属からなる第５、第６の電極を示す。
【００１３】
図において第５の電極１１側が高電位となる場合、Ｎ型エピタキシャル層２には、第５の電極１１とで形成されるショットキーバリアダイオードの順方向立上り電圧ＶF１だけ降下した電圧が印加されることになる。このとき、Ｎ型エピタキシャル層２と抵抗素子４あるいは分離領域３を構成するＰ型領域およびＰ型基板１との間で形成されるＰＮ接合の順方向立上り電圧ＶF２は、ＶF１＜ＶF２となるように設定する。その結果、抵抗素子４に印加される電圧が変動した場合でも、抵抗素子４とＮ型エピタキシャル層２との電位差は、常に、抵抗素子に印加される高電位側の電位からショットキーバリアダイオードの順方向立上り電圧分降下した電位となる。従って、ＰＮ接合の空乏層幅が変動することがなく、抵抗素子の抵抗値は、変動しないことになる。また、ショットキーバリアダイオードの順方向立上り電圧は、半導体装置内のＰＮ接合の順方向立上り電圧より低く設定されているので、寄生ＰＮ接合ダイオードがオンしない構造となり、ラッチアップの発生を防止することができる。
【００１４】
図１において第６の電極１２が高電位側に接続している場合も、同様に、Ｎ型エピタキシャル層２には、第６の電極１２とで形成されるショットキーバリアダイオードの順方向立上り電圧ＶF１だけ降下した電圧が印加されることになる。従って、ＰＮ接合の空乏層幅が変動することがなく、抵抗素子の抵抗値は、変動しないことになる。また、ショットキーバリアダイオードの順方向立上り電圧は、半導体装置内のＰＮ接合の順方向立上り電圧より低く設定されているので、寄生ＰＮ接合ダイオードがオンしない構造となり、ラッチアップの発生を防止することができる。
【００１５】
本発明では、抵抗素子４の端子両端にそれぞれショットキーバリアダイオードを備え、そのアノードと接続する構造としているため、抵抗素子に流れる電流の向きによらず、抵抗値の変動を抑えることが可能となる。また、抵抗素子の低電位側の端子に接続されたショットキーバリアダイオードは、逆方向破壊電圧が加わらなければ、Ｎ型エピタキシャル層２から電極へ電流が流れないので、通常、抵抗素子の動作条件下では、Ｎ型エピタキシャル層を電流が流れることはない。従って、半導体装置の消費電流は増加しない。
【００１６】
以上、Ｐ型基板とＰ型の分離領域により分離されたＮ型エピタキシャル層内に形成された抵抗素子について説明を行ったが、本発明はこれに限定されることはない。例えば、Ｐ型基板上にＮウエルを形成し、Ｎウエル内に抵抗素子とショットキーバリアダイオードを形成する構造としたり、ラッチアップ防止のため、埋込層を付加する構造とすることもできる。また、シリコン半導体に限定されることもない。
【００１７】
【発明の効果】
以上のように本発明の抵抗素子は、印加する電流の向きによらず、抵抗値の変動を抑えることができ、半導体集積回路設計の自由度を増すことができる。特に、交流信号が入力する半導体装置のように、印加する電流の向きが変化する半導体集積回路において、効果が大きい。また、ショットキーバリアダイオードは、抵抗素子が形成されるＮ型エピタキシャル層内に形成することができるので、集積度を低下させることがないという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する断面図である。
【図２】従来の半導体装置を説明する断面図である。
【図３】従来の別の半導体装置を説明する断面図である。
【符号の説明】
１ Ｐ型基板
２ Ｎ型エピタキシャル層
３ 分離領域
４ 抵抗素子
５ Ｎ型領域
６ 絶縁膜
７ 第１の電極
８ 第２の電極
９ 第３の電極
１０ 第４の電極
１１ 第５の電極
Claims (1)
- 逆導電型の半導体基板上に形成された一導電型の半導体領域の表面の一部に、該一導電型の半導体領域で周囲を囲まれた逆導電型の半導体領域からなる抵抗素子を備えた半導体装置において、
前記一導電型の半導体領域に、該一導電型の半導体領域とショットキー接合する金属からなり、順方向立上り電圧が、前記一導電型の半導体領域と前記逆導電型の半導体領域とからなるＰＮ接合の順方向立上り電圧より小さい第１および第２のショットキーバリアダイオードを設け、
該第１および第２のショットキーバリアダイオードの前記金属からなるアノードを、前記抵抗素子の第１および第２の端子とそれぞれ接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2970297A JP3637175B2 (ja) | 1997-01-29 | 1997-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2970297A JP3637175B2 (ja) | 1997-01-29 | 1997-01-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214979A JPH10214979A (ja) | 1998-08-11 |
| JP3637175B2 true JP3637175B2 (ja) | 2005-04-13 |
Family
ID=12283452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2970297A Expired - Fee Related JP3637175B2 (ja) | 1997-01-29 | 1997-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3637175B2 (ja) |
-
1997
- 1997-01-29 JP JP2970297A patent/JP3637175B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10214979A (ja) | 1998-08-11 |
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Legal Events
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Effective date: 20040817 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
Effective date: 20041125 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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| TRDD | Decision of grant or rejection written | ||
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