KR100621273B1 - 정전 방전 보호회로 - Google Patents

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Abstract

본 발명은 정전 방전(ESD:Electrostatic Discharge) 보호회로에 관한 것으로 보호되는 회로의 신호 입력과 전원 공급 터미널 사이에 연속하여 직렬로 연결된 다이오드를 포함한다. 이는 입력 신호가 ESD 보호회로를 트리거링없이 공급 전압위로 선택된 거리만큼 올린다. ESD 보호회로는 N-우물에서의 P+ 영역의 한 쌍 또는 분리한 N- 우물로 PN 접합을 형성하는 분리한 P+ 영역을 포함하는 다이오드로 집적 형태에서 제조될 수 있다. 다이오드는 또한 필드 산화물 영역에 걸쳐 폴리실리콘의 층에 형성될 수도 있다. 선택적으로, 연속한 다이오드의 제 2 쌍은 신호 입력 터미널과 접지 사이에 연결될 수 있다. 이는 입력 신호가 ESD 보호회로를 트리거링없이 접지 아래로 선택된 거리만큼 내리게 하는 것을 특징으로 한다.

Description

정전 방전 보호회로{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT}
이 발명은 정전 방전에 의해 만들어진, 특히 회로에 전원을 제공하는 공급 전압 위의 레벨까지 상승하는 전압 변동과 같이 과도하게 높거나 낮은 전압 변동으로부터 유발되는 손상으로부터 다른 회로를 보호하기 위한 회로에 관한 것이다.
그것은 정전 방전(ESDs)에서 손상으로부터 집적 회로와 같은 보호하기 위한 회로로 알려진다. 그러나, 이러한 공지된 기술의 대부분은 회로가 ESD 보호하도록 하는 공급 전압 위의 전압을 만드는 입력 신호에 대해 회로를 보호하지 못한다.
그러한 앞선 기술에 대한 예를 도 1에 나타내고, ESD 보호회로(10)는 인버터(12)의 입력 터미널을 보호한다. ESD 보호회로(10)는 다이오드(D1)는 입력 터미널(14)과 접지 사이에 연결되고 다이오드(D2)는 입력 터미널(14)과 양 공급 전압(VCC) 사이에 연결되는 다이오드(D1, D2)를 포함한다. 인버터(12)는 종래의 CMOS 구조이고 N-채널 낮은쪽 MOSFET(M1)와 P-채널 높은쪽 MOSFET(M2)를 포함한다. 상기 입력 신호(Vin)는 입력 터미널(14)에 적용되고, 인버터(12)가 출력 터미널(16)에서 변환된 출력 신호(Vout)를 발생시키는 공지된 방법이다. 다이오드(D3)는 MOSFET(M1, M2)로 형성된 구성, 특히 P-채널 MOSFET(M2)로 형성된 N-우물과 연관된 다이오드가 될 수 있다. 회로가 단일 칩으로 통합될 때, 다이오드(D3)는 IC가 우물 확산 사이에서 및 우물 확산과 밑에 있는 기판 사이의 접합부를 제거하는 산화물 (비유전적으로) 절연 프로세스에서 생기지 않는다면 불가피하게 형성될지도 모를 것이다. 따라서, 다이오드(D3)는 기생 다이오드이거나 설계에 의해 회로에 첨가될 수도 있다.
Vin과 Vout을 도 1b에 나타냈다. 만일 Vin이 0에서 Vcc까지 변화하고 있다면, (Vcc/2)Vout 절반 지점 근처는 Vcc에서 0까지 진동한다. 그 역은 Vin이 Vcc에서 0까지 이동할 때 일어난다.
Vin이 Vcc 또는 Vcc 아래서 정상이기 때문에, 다이오드(D1)는 보통 역-마이어스된다(비록 그것은 Vin이 접지 전위일 때 때때로 바이어스가 0이 될 수 있다).
그와 같이, 다이오드(D2)는 Vin = Vcc인 경우를 제외하고 역-바이어스된다. 다이오드(D3)는 Vcc가 존재하는 동안은 역-바이어스된다.
인버터(12)는 보호 되어지는 회로가 될 수 있고 이것은 ESD 보호회로(12)에 의해 보호되는 일반적인 회로(20)를 나타낸 도 2a에 분명히 하였다.
도 2b에서 도 2f는 저항(R1)과 스위치(S1)와 직렬로 발생된 전압(Vgen)을 충전시키는 캐패시터(C1)를 포함하는 네트워크(22)로 동작 상태의 도 2a의 회로를 설명한다. 스위치(S1)이 끊어질 때, 캐패시터(C1)는 저항(R1)을 통해 방전하고, 및 VESD의 전압을 가지는 ESD 펄스는 네트워크(22)의 터미널에서 나타난다. VESD는 에를 들어 백에서 천 볼트까지 다양할 수 있다. VESD가 천 볼트에 될 수 있는 반면에, 캐패시터(C1)에 포함되는 에너지의 양은 ESD 펄스와 관련된 캐패시턴스와 저장된 전하(Q = CV)가 상대적으로 작기 때문에 작다는 것은 알 수 있을 것이다.
도 2b와 도 2c는 입력 터미널(14)과 접지 사이에 적용되는 ESD 펄스가 있는 상태를 설명한다. 이것은 예를 들어 칩이 픽업될 때, 회로 보드내로 프러그되기전에 및 전원 공급에 연결되기 전에 일어난다. 도 2a에서 ESD 펄스의 포지티브측은 입력 터미널(14)에 적용되고, 다이오드(D1)는 회로(20)를 절연 파괴하고 그것은 전압이 다이오드(D1)(BVD1)의 절연파괴 전압이 같을 때 일어난다. 회로(20)에 대한 입력은 매우 얇은 게이트 산화물층을 가지는 작은 트랜지스터를 흔히 포함하는데, 그것은 만일 다이오드(D1)가 존재하지 않는다면 입력에서 존재하게 될 전압 증대(surge)가 일어난다면 파괴될 수 있을 것이다. 전류(IESD)는 다이오드(D1)를 통해 역방향으로 흐른다. 도 2c에서 입력 터미널(14)과 회로(20)에서 나타나는 ESD 펄스의 네거티브측은 다이오드(D1)를 지나 순방향 전압 강하에 일어난다(보통 0.6-1.0V의 범위에 있다).
도 2d에서 도 2f에서 ESD 펄스는 입력 터미널(14)과 전원 공급(VCC) 사이에 적용된다. 도 2d는 펄스의 포지티브측이 입력 터미널(14)에 적용되고 다른 터미널은 플로팅되는 상태를 설명한다. 나타낸 바와 같이, 다이오드(D2)는 순방향 바이어스되고 회로(20)는 다이오드(D2)를 지나 순방향 전압 강하에서 일어난다(0.6-1.0).
ESD 펄스의 네거티브측이 입력 터미널(14)에 적용될 때, 두 상태는 일어날 수 있다. 도 2e에 나타낸 한 가능성은 다이오드(D2)가 절연파괴이고 전류(IESD)는 다이오드(D2)를 통해 회로(20)가 다이오드(D2)의 절연파괴 전압에 종속하여 역방향으로 흐른다. 대신, 도 2f에서 나타낸 바와 같이, 다이오드(D3)는 절연파괴될 수 있고 전류(IESD)는 다이오드(D1)를 통해 순방향에서 흐른다. 비록 실제적인 적용이 다른 회로에 연결될 수도 있지만 그러한 ESD는 접지 핀이 플로팅된다고 가정하여 테스트한다. 후자는 만일 다이오드(D3)의 절연파괴 전압과 다이오드(D1)를 지나는 순방향 전압 강하의 합이 다이오드(D2)의 절연파괴 전압보다 적다면 바람직한 방전 경로가 된다.
다이오드(D3)는 베이스 쇼트에 대한 저항적인 에미터의 몇 가지의 유형으로기생 양극 트랜지스터의 부분이 될 수 있다(도 3a를 보라). PN 접합뿐만아니라 다이오드도 그것이 절연파괴할 때 베이스 전류가 흐르게 하고 양극 트랜지스터가 스냅 백하게하는 원인이 된다. 이것은 다이오드 자체의 실제 절연파괴 전압 아래에 있는 유지 전압에서 장치를 지나는 전압을 감소시킨다. 이것은 전류는 같지만 전압은 다이오드의 절연파괴 전압보다 적게 되기 때문에 전압ESD로부터 회로(20)의 보호와 다이오드에서 열을 발생시키는 것을 제한에 알맞다. 다이오드(D3)는 또한 MOSFET의 부분이 되고 필드 평면 효과에 의해 다이오드의 절연파괴 전압이 낮아진다(도 3b를 보라). 이 경우 MOSFET는 게이트가 실리콘에서 절연파괴되도록 유도되지만 게이트 산화물이 파괴되는 많은 핫 캐리어에 영향을 받지는 않도록 설계되어져야 한다. 일반적으로, 도 3a와 도 3b에 나타낸 다이오드는 양극 또는 MOSFET 보호 장치의 부분이 되지만, 다른 배열에서 첨가적인 다이오드는 전류 분배기를 형성하기 위해 양극 또는 MOSFET와 병렬로 연결될 수도 있고 그것에 의해 스냅 백 포인트를 제어한다.
기생 양극 트랜지스터가 스냅 백하거나(도 3c에서 나타낸 바와 같다) MOSFET가 필드 평면 유도된 절연파괴를 경험하는 경우에서, 전압은 VCC위의 전압에서 시작하고 전류는 장치에서 스냅 백하는 레벨에 도달할때까지 증가하고, 전압은 VCC 전압 아래의 유지 전압(Vsustain)까지 떨어지고 장치에서의 범위내에서는 정상적으로 동작된다(도 3c에서 빗금친 영역).
이 메카니즘은 정상 동작 동안에 실시될 수 없거나 또는 다른 장치가 파열될 수 있다. ESD 펄스 동안에 스냅 백은 ESD 펄스에 포함되는 에너지가 상대적으로 작기 때문에 받아들일 수 있다. 만일 더 오랜 존속기간과 더 큰 에너지의 조건이 스냅 백을 일으킨다면, 장치는 과열되고 아마도 파열할 것이다. 따라서 ESD 보호장치는 ESD 과도 현상의 높은 전압에 대해 보호하는 그들의 능력에도 불구하고 오랜 간격 동안에 과전압 또는 과전류 상태 스트레스를 남아있게 할 수 없다.
ESD 보호회로(10)가 가지는 문제는 도 4에 나타낸 종류의 회로에서 발생할 수 있다. 여기서 회로(20)은 배터리(44)로부터 V배터리에 의해 전원이 공급되고, 반면 입력 신호(VIN)는 DC/DC 컨버터(40)에 의해 공급되는 CMOS 버퍼 스테이지(42)에 의해 발생된다. Vin에 의해 공급되는 회로(20)에 성분은 예를 들어, 마이크로프로세서 또는 정확히 규제된 공급 전압을 요구하는 커스톰 칩이 될 수 있고, 반면에 ESD에 대해 보호되는 회로(20)의 성분은 디지털, 아날로그 또는 배터리를 직접 끄도록 의도된 전원 장치를 포함하는 또하나의 IC가 될 수 있다. 이 시나리오에서 만일 DC/DC 발생기(40)이 CMOS 버퍼 스테이지(42)와 회로(20)에 공급 전원이 된다면 하나는 원래 배터리 전압 V배터리가 전원 손실과 DC/DC 조정기(40)에 원하지 않은 고유의 열 발생을 피하기 위한 전원칩을 공급하는 것일 것이다. 이것은 전형적으로 만일 회로(20)가 높은 전류 모터 드라이브 IC 또는 셀 폰에서 사용되는 라디오 주파수 전원 증폭기와 같은 높은 전류를 끌어내는 회로가 되는 경우가 될 것이다.
버퍼 스테이지(42)에 공급되는 전압은 계획된 VCC이다. ESD 다이오드(D1, D2)는 VCC가 V배터리보다 더 크지 않기 때문에 문제가 되지는 않는다. 만일 V배터리가 붕괴하고 DC/DC 컨버터(40)가 일정한 출력 VCC를 유지할 수 있다면 V배터리는 실제로 VCC아래로 떨어진다. 버퍼(42)의 출력, VIN 과 회로(20)에 대한 입력은 V배터리위에 있을 수있고 다이오드(D2)는 순방향 바이어스가 될 수 있다. 그 결과는 부적당한 회로 동작이 될 수 있거나 회로(20)과 버퍼(42) 모두 또는 한쪽에 손상이 될 수 있다.
이 오기능은 도 5에서 설명한다. 도 5의 윗쪽 그래프는 4.2V에서 DC/DC 컨버터(40)에 의해 발생되는 VCC아래에 있는 레벨까지의 시간을 지나 떨어지는 것을 나타내는데 그것은 여기서 3.3V로 가정하였다. 도 5의 아래쪽 그래프에 나타낸 바와 같이, V배터리가 VCC아래로 떨어지자마자 작은 누출 전류(IIN)는 버퍼(42)로부터 다이오드(D2)를 통해 흐르기 시작한다. V배터리가 약 2.7V에 도달할 때, 다이오드(D2)는 완전한 전도성이 되고 2.7V에서 V배터리를 클램프한다. IIN는 그 다음에 빠르게 오르기 시작한다. 출력 필터 캐패시턴스와 DC/DC 컨버터에 저장된 에너지에 따라, 몇가지 시나리오가 일어날 수 있다. 만일 캐패시턴스가 충분하다면, 전류는 빠르게 오르기를 계속할 수 있고(곡선 a) 다이오드(D2)는 끊어질 수 있다. 전류는 저항의 직렬에 의해 어느 정도 제한될 수 있고(곡선 b), 그래서 전류는 V배터리가 붕괴를 계속하고 VCC가 조정으로부터 벗어날 때까지 시간의 몇 주기동안에 다이오드(D2)를 통해 흐르는 것을 계속할 것이다. 다시 말하면, 배터리(44)는 너무 큰 저항을 가져서 실제로 전체 시스템이 끊어지기 시작하고 전류는 감쇠하기 시작한다.
따라서, ESD 보호회로는 입력 전압이 사실상 공급 전압 위의 레벨만큼 오르거나 또는 사실상 접지 아래의 레벨만큼 떨어질 때 전도하지 않는 것이 필요하다.
이 발명에 따른 ESD 보호회로는 보호되는 회로의 전압 입력 터미널과 공급 터미널 사이에 직렬로 연결된 다이오드를 포함한다. 다이오드는 반대 방향이 되게, 즉, 양극 대 양극 또는 음극 대 음극이 되게 연결한다. 대신, 회로는 보호되는 회로의 다른 터미널, 즉, 전압 입력 터미널과 접지 사이에 반대 방향이 되게 직렬로 연결된 다이오드를 포함할 수도 있다.
입력 전압이 오름에 따라, 역바이어스된 다이오드는 제어될 수 있으며 공급전압 위에 존재할 수 있는 레벨로 절연파괴된다. 역으로, 다른 다이오드의 절연파괴 전압은 전류가 다이오드를 통해 흐르기 전에 얼마나 낮은 입력 전압이 통과할 수 있는지를 판정한다. 따라서 입력 전압은 보호 다이오드의 파괴 없이 소정의 높거나 낮은 레벨로 변화할 수 있다. 반면에, 다이오드의 하나는 포지티브 또는 네거티브 ESD 펄스의 존재에서 항상 절연파괴를 한다.
다이오드는 분리한 성분 또는 나누어진 양극 또는 음극에 따라 통합적으로 제조될 수 있다. 후자 사건에서, 기생 양극 트랜지스터가 형성될 수도 있다. 기생 양극 트랜지스터의 형성은 바이폴라 트랜지스터의 스냅백 특성을 제한함으로써 ESD 실행을 개량할 수 있다. 특별히, 스냅백은 정상 동작에 의해 요구되는 전류 범위에 기생 양극 트랜지스터에서는 일어날 수 없어야 한다.
도 6b는 도 6a에 나타낸 이상적인 ESD 보호회로(60)의 절연파괴 특성을 나타내는 그래프이고, 입력 터미널(14)과 회로(20)의 VCC 터미널 사이에 연결된다. 수직축은 보호회로(60)를 통한 전류(iIN)를 나타내고 수평축은 VCC(Vin - VCC)에 대한 Vin의 값을 나타낸다. Vin - VCC가 감소에 따라, ESD 보호회로(60)는 Vin - VCC가 -(BVA - VCC), 접지 아래에 있는 값에 도달할때까지 전도를 시작하지 않는다(도 6b에서의 -VCC, 그래프의 최초는 Vin = VCC인 곳). Vin - VCC가 증가에 따라, ESD 보호회로(60)는 Vin - VCC가 BVA는 Vin = VCC(max)의 값이 최대값 위에 있는 값인 BVA - VCC에 도달할때까지 전도를 시작하지 않는다. 나타낸 바와 같이, 도 1a에 나타낸 회로(10)과 같은 종래 기술 ESD 보호회로는 Vin가 VCC를 약 0.7V 초과할 때 전도성이 된다.
도 7a는 발명의 한 실시예의 회로 다이어그램을 설명한다. 나타낸 바와 같이, ESD 보호회로(60)는 입력 터미널(14)과 공급 터미널(VCC)(또는 V배터리) 사이에 직렬로 연속하여 연결된(즉 양극 대 양극) 다이오드(D2A, D2B)를 포함한다. 연속하여 연결된 다이오드는 보통 어느 한쪽 방향으로 전도하지 않기 때문에, 회로(60)는 AC 블로킹(blocking) 장치이다. 도 7a에서 다이오드(D1, D3)는 상기 설명한 회로에서 변화하지 않는다. 다이오드(D3)는 생략될 수 있으나, 대부분 실시예에서 존재할 것이다.
다이오드(D2A, D2B)가 어떻게 제조되는가에 따라, 다이오드는 기생 양극 트랜지스터(Q2)(점선으로 나타낸)를 만들거나 만들지 않을 수도 있다. 만일 기생 양극 트랜지스터가 형성된다면, 스냅 백에 종속할 것이다. 도 7b는 몇가지 가능성을 설명한 전압의 기능인 전류의 그래프이다. VCC위와 아래 빗금친 영역(수직축에 의해 표현되는)은 회로(20)의 정상 동작의 영역을 나타낸다. 수직축의 오른쪽 영역은 입력 전압 Vin이 전류와 전압이 다이오드(D2A, D2B) 모두 절연파괴되는 영역내에 있기만 하면 공급 전압VCC를 초과할 수 있다. X와 X'는 기생 양극 트랜지스터(Q2)가 존재하지 않거나 또는 스냅백하지 않는 상태를 나타낸다. 다이오드(D2A, D2B)는 따라서 정상 작동 범위외에 전압에서 절연파괴하고 이 상태에서 어떤 적당한 전류밀도를 남긴다.
만일 기생 트랜지스터(Q2)가 존재하고 스냅백에 종속한다면 남아있는 곡선은 보급할 수 있는 두 개의 가능한 상태를 예시한다. 곡선 Y와 Y'는 트랜지스터(Q2)가 정상 동작 전압 범위외에서 유지 전압을 스냅핑 백하는 것을 나타낸다. 곡선 Z와 Z'는 트랜지스터(Q2)가 정상 동작 범위내지만 전류가 높아서 입력 터미널(14)에서 정상적으로 예상되는 전류외에 있는 전압을 스냅핑 백하는 것을 나타내다. 다이오드는 확장된 시간 주기를 위한 높은 전류, 예를 들어, 밀리세컨드에서 세컨드까지를 조정할 수 없을 것이지만 ESD 펄스의 전형인 나노세컨드에서 마이크로세컨드까지 짧은 존속 기간을 위한 높은 전류에는 견딜 수 있다.
도 7a에서 나타낸 회로의 다양한 동작 상태에서의 요구되는 성분 크기는 부록A에서 나타낸 표에 요약되었다.
부록A에 나타낸 바와 같이, 만일 최대 전압이 Vin(max) ＞ VCC이라면, 다이오드(D1)의 절연파괴 전압은 Vin(max)에 ΔV로 나타낸 제조 허용오차에서 또는 위에서 준비될 수 있을 것이다. 이것은 Vin이 순방향 바이어스된 다이오드 강하(즉, 대략 0.7V)보다 더 많게 VCC를 초과가 예상되지 않기 때문에, 다이오드(D1)가 VCC보다 큰 절연파괴 전압을 가지는 것을 필요하지 않는다. 도 7a의 회로에서, VCC는 5V가 될 수 있고 Vin는 예를 들어, 다이오드(D1)가 13V가 되어야할 경우에 12V만큼 높을 수 있다. 그렇지않으면, Vin이 6V정도 될 때, 다이오드(D1)는 전도하기 시작할 것이다.
다이오드(D3)의 절연파괴 전압은 VCC의 레벨에 기초되고, 만일 보호회로가 공급 전압을 다양하게 사용되면 다양해질 수 있다. 부록 A에서, VCC(max)는 최대 예상된 공급 전압을 나타내고 ΔV는 제조 허용오차를 나타낸다. 다이오드(D3)의 절연파괴 전압은 VCC(max) + ΔV 위에 있을 것이다.
대부분 음 입력 Vin은 -0.7V이고(다이오드(D1))가 순방향 전도를 시작하는 지점); 그러므로, 다이오드(D2A)의 절연파괴 전압은 VCC(max) + 0.7V 위에 있을 것이다. 다이오드(D2B)를 지나는 순방향 전압 강하는 분리 대역으로서 사용하고 이러한 경우에 제조 허용오차를 위한 요구를 제거한다.
다이오드(D2B)의 절연파괴 전압은 Vin(max) - VCC(min)에서 또는 위에서 준비 될 것이고, VCC(min)는 가장 낮은 예상 공급 전압이다. 다이오드(D2A)를 지나는 순방향 전압 강하는 효과적인 분리 대역을 제공해서 제조 허용오차가 필요없게 된다.
만일 다이오드(D2A, D2B)가 기생 양극 트랜지스터(Q2)로서 기능을 한다면, 스냅백 사건에서의 트랜지스터의 유지 전압은 다이오드(D2A, D2B)의 절연파괴 전압과 같을 것이다.
만일 Vin이 -0.7V 아래로 가는 것이 바람직하다면, 다이오드(D2A, D2B)와 동등한 연결 다이오드는 다이오드(D1)을 대체할 것이다.
도 8a와 도 8b는 ESD 보호회로(60)가 영향을 받을 수 있는 두가지 극단적인 상태를 설명한다. 도 8a에서 Vin은 그것의 최대값이고 VCC는 그것의 최소값이다. 도 8b에서 VCC는 그것의 최대값이고 Vin은 -0.7V의 최소값이다.
도 9a에서 도 9e는 발명의 몇가지 실시예의 횡단면도를 설명한다.
도 9a에서, P-에피텍셜(에피)층(902)는 P 기판(900)에 성장된다. 다이오드(D2A, D2B)는 P+영역(906, 908)과 N-우물(904)로 형성된다. 다이오드(D1)는 N+영역(916)을 사용하여 형성되고, 다이오드(D3)는 제 2의 N-우물(910)에 P+영역(915)으로 형성된다. N+영역(916)(다이오드(D1)의 음극)과 P+영역(906)(다이오드(D2A)의 음극)은 Vin과 연결된 위쪽 금속층(914)과 접촉하는 금속층(924)를 거쳐 연결된다. 이 설계는 또한 인터디지털 설계를 통해 단일층 금속 프로세스또는 멀티플층 금속 프로세스에서 구현될 수 있다. 공급 전압(VCC)은 P+영역(908)(다이오드(D3)의 양극)과 금속층(918)을 통해 N+ 접촉 영역(912)(다이오드(D3)의 음극)에 운반된다. P+영역(915)(다이오드(D3)의 양극)은 금속층(920)에 의한 접지에 연결된다. 금속층(914)은 또한 금속 접촉(922)에 의해 보호되는 회로(트랜지스터의 게이트로 나타낸)에 연결된다. 다이오드(D2A, D2B)는 공통 음극(N-우물904)을 공유하기 때문에, 임의 N 매립층(926)은 어떤 기생 PNP 양극 작용을 측면으로 또는 수직으로 억제하거나 제어하기 위해 N-우물(904)아래에 형성된다. 유사한 임의 N 매립층(928)은 N-우물(910) 아래에 형성된다.
다이오드(D1)의 절연파괴 전압은 P-에피층(902)에서의 불순물 농도와 음극 아래에 P-필드 불순물(PFD)영역(909, 911)에서 P형 불순물의 측면 확산에 의해 제어된다. PFD 영역은 보통 필드 산화물(901, 903)의 형성에 따라 형성된다. 다이오드(D2A, D2B, D3)의 전자사태 항복전압은 N-우물(904, 910)에서의 불순물 농도에 의해 각각 제어되거나 또는 이러한 다이오드의 고립된 양극을 접촉하거나 둘러싸고 있는 필드 산화물 영역으로부터 N-형 필드 불순물의 가능한 도입에 의해 제거된다.
도 9b에서 나타낸 실시예는 다이오드(D2A, D2B)가 각각 분리한 N-우물(932, 930)에 형성된다는 것을 제외하고 도9a에 나타낸 것과 유사하다. 금속층(942)은 P+ 영역(934)(다이오드 D2B의 양극)과 P+ 영역(938)(다이오드 D2A의 양극)을 접촉한다. Vin은 금속층(924)을 거쳐 N+영역(936)(다이오드 D2B의 음극)에 공급되고, VCC는 금속층(918)을 거쳐 N+ 영역(940)(다이오드 D2A의 음극)에 제공된다. 분리한 임의 N 매립층(944, 946)은 N-우물(930, 932) 아래에 형성된다. 도 9b에서 기생 측면 PNP 양극 트랜지스터는 제거되지만, N 매립층(944, 946)은 기생 수직 PNP 양극 작용을 억제하기 위해 요구된다.
도 9c의 실시예에서 다이오드(D2A, D2B)는 N-에피층(950)에 형성된다. P+ 영역(952, 954)는 각각 다이오드(D2A, D2B)의 양극을 형성한다. N+ 싱커(956)는 만일 스냅백 문제가 생긴다면 기생 측면 양극 작용을 금지하기 위해 다이오드(D2A, D2B)의 음극에 삽입된다. N 매립층(958)은 대개 다이오드(D2A, D2B)아래에 형성된다. 다이오드(D1)는 P 매립층(962)을 거쳐 P기판(900)에 연결된 P-우물에 형성된다. 다이오드(D3)는 N 매립층(966)에 의해 P 기판으로부터 고립되는 P-우물(964)에 형성된다. 이것은 P 기판(900)을 통해 흐르는 전류를 가지기 때문에, 다이오드(D3)가 전류를 운반할 것이라는 가정에서 행해진다. 만일 전류가 다이오드(D3)를 통해 흐를 것이라고 생각하지 않는다면, P-우물(964)은 P기판(900)에 연결될 수 있을 것이다. 유사하게, 만일 다이오드(D1)가 전류를 운반할 것이라고 생각한다면 P 기판(900)(도 9c에 나타낸)에 다이오드(D1)를 형성하지 않아도 좋다. 그 대신에, 이 사건에서 다이오드(D3)가 형성된 방법으로 다이오드(D1)를 구성하는 것이 바람직하다.
도 9d의 실시예는 다시 P 기판(900)에 성장한 N-에피층(950)을 가진다. 다이오드(D2A, D2B)는 P-우물(970)에 N+ 영역(972, 974)로써 형성된다. P-우물(970)은 N 매립층(978)을 걸쳐 위치된 P 매립층(976) 꼭대기에 놓인다. 구성의 이 유형은 BiCMOS에 공통이고 두 개의 기생 양극 트랜지스터: N+ 영역(972, 974)를 구비하는 측면 NPN과 N+ 싱커(980)를 거쳐 VCC에 연결된 N 매립층(978)에 기인한다. 다이오드(D1)의 구성은 도 9c에 도시된 실시예의 다이오드 구성과 유사하지만,다이오드(D3)의 양극은 P 매립층(982)을 거쳐 P 기판(900)에 연결된다.
다이오드는 또한 폴리실리콘에 형성된다. 도 9e는 폴리실리콘층(992)에 형성된 다이오드(D1)가 있는 실시예를 나타내고, 다이오드(D2A, D2B)는 폴리실리콘층(994)에 형성되고, 다이오드(D3)는 폴리실리콘층(996)에 형성된다. 폴리실리콘층(992, 994, 및 996)은 필드 산화물 영역(991)에 걸쳐 위치되고, 반도체 기판(993)의 맨위 표면에 형성된다. Vin을 운반하는 금속층(990)은 다이오드(D1, D2B)의 양극과 필드 산화물 영역(991)의 맨위 표면에 씌여진 것으로 나타낸MOSFET(나타내지않은)의 게이트를 접촉한다. VCC는 금속층(998)에 의해 다이오드(D2A, D2B)의 음극에 오게되고, 다이오드(D1, D3)의 양극은 접지에 연결된다.
도 10a에서 도 10d는 도 9a에서 도 9d에 각각 나타낸 실시예의 유사한 회로의 다이어그램을 나타낸다. “p"로 쓰여진 다이오드는 보통 종래의 IC 프로세스에서 기생적이다.
도 11a에서 도 11g는 다이오드(D2A, D2B)를 위한 다양한 구성의 상부도이다. 각 경우에서 한 번 빗금친 부분은 P-형이고 크로스되게 빗금친 부분은 N+형이고, 깨끗한 부분은 N-형이다. 이러한 극성은 역으로 될 수 있다는 것을 이해할 수 있을 것이다. 접촉은 도 11a에서 도 11g에 나타내지 않았지만, 각 경우는 다이오드(D2A, D2B)의 양극으로써 사용하는 P-형 영역과 전기적인 접촉을 한다. 일반적으로, N+ 영역과 전기적인 접촉을 만드는 “베이스 접촉”이 있다. 대개, 접촉과 금속화는 다이오드가 전체 주변을 따라 등전위가 되게 하는 가능한 많은 확산을 덮는다. 기생 양극 트랜지스터를 포함하는 다이오드의 경우에 접촉 면적과 금속 쑈트는 베이스 저항을 다양화하는 것을 감소될 수 있고 양극 트랜지스터가 스냅 백하는 전류를 제어한다.
도 11a에서 다이오드(D2A, D2B)의 양극은 N-우물 또는 N-에피 영역에서의 P-형 영역으로 나타낸다. 이것은 기생 PNP 작용이지만 N+링은 캐리어를 포함하는 것을 도울 것이다. 도 11b는 유사하지만 N+링은 양극 작용을 의도적으로 억압하기 위해 P-형 영역 사이에 오게 된다. 도 11c는 몇 개의 양극 작용을 억압하기 위해 P-형 영역 사이에 부분적으로 오게하는 N+링이 있는 중간 구성이다. 도 11d는 N+링이 양극 작용을 억압하는 것을 돕기 위해 P-형 영역 사이에 조각되는 또하나의 유사한 구성이다.
도 11e는 두 개의 양극 P-형 링 사이에 대량으로 불순물이 첨가된 N+링이 삽입되는 원형도를 설명한다. N+링은 만일 접촉될때조차 양극 작용을 부분적으로 억압한다. 도 11f는 양극 억압의 정도를 제한하도록 조각화된 N+링이 있는 중간도를 나타낸다. 도 11G는 서로 또는 내부에 N+링이 있고 양극 작용을 증폭하지만 N+링 내부 표면 근처에 양극의 소수 캐리어를 포함하는 P-형 양극이 있는 또다른 원형도를 나타낸다. 도 11a에서 도 11f는 기생 양극는 수평 또는 수직적이 될 수 있다(수직 장치에서의 에미터 또는 콜랙터로써 작용하는 매립층이 있다고 가정한다).
도 12는 다이오드(D2A, D2B)의 양극 작용을 변화시킴으로써 얻을 수 있는 다양한 특징을 나타내는 그래프를 설명한다. 곡선 x, y, 및 z는 베이스 접촉 지역을 증가시킴으로써 증가되는 양극 작용으로써 기생 양극의 전류-전압 특성을 나타낸다. 유지 전압 VSUS을 스냅백하는 장치에서 전류는 양극 작용이 증가됨에 따라 증가한다. 곡선 w는 베이스 접촉이 없고 장치가 VSUS를 즉시 절여파괴하도록 스냅백 하는 극단적인 경우를 나타낸다. 베이스 접촉 면적은 베이스 저항을 전기적으로 다양하게 한다. 곡선 z로 표현되는 경우에, 접촉이 잘 분배되고 베이스 저항이 낮아져서 높은 전류는 스냅백이 계속되기 전에 도달될 수 있다. 곡선 X로 표현되는 경우에, 베이스 저항은 높고, 적은 전류는 스냅백을 시작하도록 요구된다. 곡선 y로 표현되는 경우는 곡선 x와 곡선 z로 표현되는 경우 사이의 중간이다. 곡선 w로 표현되는 경우에, 베이스는 전혀 접촉하지 않거나 매우 저항적인 경로만을 통해 접촉하고, 단순히 누설 전류는 트랜지스터를 스냅백으로 몰기에 충분하다.
앞선 실시예는 설명적이고 제한되지 않는다. 많은 첨가적인 실시예는 기술 분야에서 뚜렷해질 것이다. 예를 들어, 만일 Vin이 접지 아래의 다이오드 강하를 떨어지게 한다면, 다이오드(D2A, D2B)와 유사한 다이오드는 입력 터미널과 접지 사이에 연결될 수 있다. 그러한 실시예는 도 13에 나타내고, 다이오드(D1A, D1B)는 입력 터미널(14)과 접지 사이에 연결된다.
본 발명은 정전 방전(ESD:Electrostatic Discharge) 보호회로에 관한 것으로 보호되는 회로의 신호 입력과 전원 공급 터미널 사이에 연속하여 직렬로 연결된 다이오드를 포함한다. 이것은 입력 신호가 ESD 보호회로를 트리거링없이 공급 전압위로 선택된 거리만큼 올리게 한다. ESD 보호회로는 N - 우물에서의 P+ 영역의 한 쌍 또는 분리한 N - 우물로 PN 접합을 형성하는 분리한 P+ 영역을 포함하는 다이오드로 집적 형태에서 제조될 수 있다. 다이오드는 또한 필드 산화물 영역에 걸쳐 폴리실리콘의 층에 형성될 수도 있다. 대신 다이오드에 연속한 제 2 쌍은 신호 입력 터미널과 접지 사이에 연결될 수 있고 이것은 입력 신호가 ESD 보호회로를 트리거링없이 접지 아래로 선택된 거리만큼 내리게 한다.
본 발명에서는 같은 구성요소는 동일한 참조번호를 부여하는 첨부된 도면을 참조하여 설명되어질 것이다.
도 1a는 CMOS 인버터를 보호하기 위하여 배열된 종래기술의 ESD 보호 회로의 회로 다이어그램를 설명하고,
도 1b는 도 1a에서 도시된 회로의 입출력 전압을 도시하는 그래프를 설명하고,
도 2a는 제널릭 회로를 보호하기 위하여 배열된 종래기술의 ESD 보호회로의 회로 다이어그램를 설명하고,
도 2b-2f는 도 2a의 회로에서 적용되는 다양한 ESD 펄스를 설명하고,
도 3a 및 3b는 도 2a-2f에서 도시된 전압 및 접지사이에서 다이오드의 등가 회로 다이어그램(양극형 트랜지스터 및 MOSFET의 형태로서)를 설명하고,
도 3c는 전압의 기능으로서 도 3a 및 3b의 다이오드를 통하여 전류를 도시하는 그래프를 설명하고,
도 4는 DC/DC 컨버터에 의해 공급되는 인버터에 의해 발생되는 입력 전압에서 보호되는 회로와 ESD 보호회로의 회로 다이어그램을 설명하고,
도 5는 도 4에서 도시된 회로소자에서 전압 및 전류를 도시하는 그래프를 설명하고,
도 6a는 보호된 회로를 도시하는 블록 다이어그램과 본 발명에 따른 ESD 보호회로를 설명하고,
도 6b는 전압의 기능으로서 도 6a의 ESD 보호회로를 통하여 전류를 도시하는 그래프를 설명하고,
도 7a는 본 발명에 따른 ESD 보호회로의 회로 다이어그램을 설명하고,
도 7b는 도 7a에서 도시된 회로의 허용된 작동 상태를 도시하는 그래프를 설명하고,
도 8a 및 8b는 ESD 보호회로에 영향을 받는 최후상태를 설명하는 회로 다이어그램이고
도 9a는 다이오드가 N-우물안에 P+영역으로서 형성되어지는 집적회로의 횡단면도를 설명하고,
도 9b는 각각의 다이오드가 N-우물과 PN 접합을 형성하는 P+영역으로서 형성되는 집적회로의 횡단면도를 설명하고,
도 9c는 다이오드가 N-에피택셜 층안에서 P+영역으로 형성되는 집적회로의 횡단면도를 설명하고,
도 9d는 다이오드가 P-우물안에서 N+영역으로 형성되는 집적회로의 횡단면도를 설명하고,
도 9e는 다이오드가 필드 산화물 영역을 넘어 폴리실리콘 층안에서 형성되는 집적회로의 횡단면도를 설명하고,
도 10a-10d는 각각의 도 9a-9d에서 도시된 바람직한 실시예에 대한 등가 회로 다이어그램이고,
도 11a-11g는 집적된 형태에서 다이오드의 다양한 구성의 상부도를 설명하고,
도 12는 다이오드의 양극작용이 다이오드의 스냅백 특징에 영향을 주는 방법을 도시하는 그래프를 설명하고, 및
도 13은 신호입력 터미널과 접지사이에서 연속적으로 접속되는 제 2의 한쌍의 다이오드를 포함하는 다른 대안의 회로 다이어그램을 설명한다.

Claims (30)

  1. 정전 방전(ESD : Electrostatic Discharge) 보호회로에 있어서,
    상기 정전 방전 보호회로에 의해 보호되는 제 2 회로로 입력 신호를 전달하기 위한 신호 입력 터미널과,
    전원 공급 터미널과,
    상기 신호 입력 터미널과 상기 전원 공급 터미널 사이에 직렬로 연결되는 제 1 및 제 2 다이오드와,
    상기 신호 입력 터미널과 접지 사이에 연결되는 제 3 다이오드와,
    상기 전원 공급 터미널과 접지 사이에 연결되는 제 4 다이오드를
    포함하고,
    상기 제 1 및 제 2 다이오드는 각각의 순방향 전류 흐름 방향이 반대가 되게 연결되며,
    상기 제 1 및 제 2 다이오드는 폴리실리콘층을 포함하고,
    상기 폴리실리콘층은 제 1 도전율 유형의 제 1 영역과, 제 2 도전율 유형의 제 2 영역과, 제 3 도전율 유형의 제 3 영역을 포함하며,
    상기 제 2 영역은 상기 제 1 및 제 3 영역 각각에 PN 접합을 형성하는 것을 특징으로 하는 정전 방전 보호회로.
  2. 제 1 항에 있어서,
    상기 신호 입력 터미널은 상기 제 1 영역에 연결되고, 상기 전원 공급 터미널은 상기 제 3 영역에 연결되는 것을 특징으로 하는 정전 방전 보호회로.
  3. 제 2 항에 있어서,
    상기 폴리실리콘층은 필드 산화물 영역 위로 형성되는 것을 특징으로 하는 정전 방전 보호회로.
  4. 집적 회로 칩으로서 형성된 정전 방전 보호회로에 있어서,
    상기 칩은
    제 1 도전율 유형의 제 1 영역과,
    상기 칩의 제 1 표면에 인접하는 제 2 도전율 유형의 제 2 영역과,
    상기 제 2 영역으로부터 분리되고 상기 칩의 상기 제 1 표면에 이웃하며 상기 제 1 도전율 유형의 제 4 영역 및 상기 제 1 도전율 유형의 제 5 영역을 둘러싸는 상기 제 2 도전율 유형의 제 3 영역과,
    상기 제 1 도전율 유형의 제 6 영역 및 상기 제 2 도전율 유형의 제 7 영역과,
    상기 제 2 및 제 4 영역을 연결하는 제 1 금속층과,
    상기 제 5 및 제 7 영역을 연결하는 제 2 금속층과,
    상기 제 1 및 제 6 영역을 연결하는 제 3 금속층과,
    입력 신호를 전달하고 상기 정전 방전 보호회로에 의해 보호되는 회로로 상기 제 1 금속층을 연결시키는 제 4 금속층을
    포함하고,
    상기 제 2 영역은 상기 제 1 영역에 제 1 PN 접합 다이오드를 형성하며,
    상기 제 4 및 제 5 영역은 상기 제 1 표면에 이웃하고, 상기 제 4 영역은 상기 제 3 영역에 제 2 PN 접합 다이오드를 형성하며, 상기 제 5 영역은 상기 제 3 영역에 제 3 PN 접합 다이오드를 형성하고,
    상기 제 6 및 제 7 영역은 상기 제 2 및 제 3 영역으로부터 분리되고 제 1 표면에 이웃하며, 상기 제 6 영역은 상기 제 7 영역에 제 4 PN 접합 다이오드를 형성하는 것을 특징으로 하는 정전 방전 보호회로.
  5. 제 4 항에 있어서,
    상기 칩은 기판 및 상기 기판을 덮는 에피택셜층을 포함하고,
    상기 제 1 영역은 상기 기판의 적어도 일부 및 상기 에피택셜층의 제 1 부분을 포함하며,
    상기 에피택셜층의 상기 제 1 부분은 상기 제 1 도전율 유형의 불순물로써 상기 기판의 상기 제 1 도전율 유형의 불순물의 농도 보다 낮은 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  6. 제 5 항에 있어서,
    상기 제 3 영역은 상기 에피택셜층 내에 상기 제 2 도전율 유형의 제 2 우물을 포함하는 것을 특징으로 하는 정전 방전 보호회로.
  7. 제 6 항에 있어서,
    상기 제 7 영역은 상기 에피택셜층 내에 상기 제 2 도전율 유형의 제 2 우물을 포함하는 것을 특징으로 하는 정전 방전 보호회로.
  8. 제 7 항에 있어서,
    상기 제 1 우물 아래에 상기 제 2 도전율 유형의 제 1 매립층(buried layer)을 포함하고,
    상기 제 1 매립층은 상기 제 2 도전율 유형의 불순물로 상기 제 1 우물 내의 상기 제 2 도전율 유형의 불순물의 농도 보다 높은 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  9. 제 8 항에 있어서.
    상기 제 2 우물 아래에 상기 제 2 도전율 유형의 제 2 매립층을 포함하고,
    상기 제 2 매립층은 상기 제 2 도전율 유형의 불순물로 상기 제 2 우물 내의 상기 제 2 도전율 유형의 불순물의 농도 보다 높은 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 매립층 각각은 상기 기판으로 연장되어 있는 것을 특징으로 하는 정전 방전 보호회로.
  11. 상기 제 5 항에 있어서,
    상기 제 1 영역은 상기 에피택셜층 내에 상기 제 1 도전율 유형의 제 1 우물을 포함하고,
    상기 제 1 PN 접합 다이오드는 상기 제 1 우물과 상기 제 2 영역 사이의 접합에 위치하는 것을 특징으로 하는 정전 방전 보호회로.
  12. 제 11 항에 있어서,
    상기 제 1 영역은 상기 제 1 도전율 유형의 제 1 매립층을 포함하고, 상기 제 1 매립층은 상기 기판과 상기 제 1 우물 사이에 연장되어 있는 것을 특징으로 하는 정전 방전 보호회로.
  13. 제 12 항에 있어서,
    상기 제 3 영역은 상기 에피택셜층 내에 위치하고, 상기 제 3 영역은 상기 제 2 도전율 유형의 제 1 싱커 영역(sinker region)에 의해 측면으로 경계지워지고, 상기 제 1 싱커 영역은 상기 제 2 도전율 유형의 불순물로 상기 제 3 영역 내의 상기 제 2 도전율 유형의 불순물의 농도 보다 큰 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  14. 제 13 항에 있어서,
    상기 정전 방전 보호회로는 상기 제 3 영역 아래에 위치한 상기 제 2 도전율 유형의 제 1 매립층을 포함하고, 상기 제 1 매립층은 상기 제 2 도전율 유형의 불순물로 상기 제 3 영역 내의 상기 제 2 도전율 유형의 불순물의 농도 보다 큰 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  15. 제 14 항에 있어서,
    상기 제 1 싱커 영역은 상기 제 1 매립층에 이웃하는 것을 특징으로 하는 정전 방전 보호회로.
  16. 집적 회로 칩으로서 형성된 정전 방전 보호회로에 있어서,
    상기 칩은
    제 1 도전율 유형의 제 1 영역과,
    상기 칩의 제 1 표면에 인접하는 제 2 도전율 유형의 제 2 영역과,
    상기 제 2 도전율 유형의 제 3 영역 및 상기 제 1 도전율 유형의 제 4 영역과,
    상기 제 1 도전율 유형의 제 5 영역 및 상기 제 2 도전율 유형의 제 6 영역과,
    상기 제 2 도전율 유형의 제 7 영역 및 상기 제 1 도전율 유형의 제 8 영역과,
    상기 제 2 및 제 3 영역을 연결하는 제 1 금속층과,
    상기 제 4 및 제 5 영역을 연결하는 제 2 금속층과,
    상기 제 6 및 제 7 영역을 연결하는 제 3 금속층과,
    입력 신호를 전달하고 상기 정전 방전 보호회로에 의해 보호되는 회로로 상기 제 1 금속층을 연결시키는 제 4 금속층을
    포함하고,
    상기 제 2 영역은 상기 제 1 영역에 제 1 PN 접합 다이오드를 형성하며,
    상기 제 3 및 제 4 영역은 상기 제 1 표면에 이웃하고 상기 제 2 영역으로부터 분리되어 있으며, 상기 제 4 영역은 상기 제 3 영역에 제 2 PN 접합 다이오드를 형성하고,
    상기 제 5 및 제 6 영역은 상기 제 1 표면에 이웃하고 상기 제 2, 제 3 및 제 4 영역으로부터 분리되어 있으며, 상기 제 5 영역은 상기 제 6 영역에 제 3 PN 접합 다이오드를 형성하며,
    상기 제 7 및 제 8 영역은 상기 제 2, 제 3, 제 4 및 제 5 영역으로부터 분리되어 있고 상기 제 1 표면에 이웃하며, 상기 제 7 영역은 상기 제 8 영역에 제 4 PN 접합 다이오드를 형성하는 것을 특징으로 하는 정전 방전 보호회로.
  17. 제 16 항에 있어서,
    상기 칩은 기판 및 상기 기판을 덮는 에피택셜층을 추가로 포함하고,
    상기 제 3 영역은 상기 에피택셜층 내에 형성되는 제 2 도전율 유형의 제 1 우물을 포함하는 것을 특징으로 하는 정전 방전 보호회로.
  18. 제 17 항에 있어서,
    상기 제 6 영역은 상기 에피택셜층 내의 상기 제 2 도전율 유형의 제 2 우물을 포함하는 것을 특징으로 하는 정전 방전 보호회로.
  19. 제 17 항에 있어서,
    상기 제 7 영역은 상기 에피택셜층 내의 상기 제 2 도전율 유형의 제 3 우물을 포함하는 것을 특징으로 하는 정전 방전 보호회로.
  20. 제 17 항에 있어서,
    상기 정전 방전 보호회로는 상기 제 1 우물 아래에 상기 제 2 도전율 유형의 제 1 매립층을 포함하고,
    상기 제 1 매립층은 상기 제 2 도전율 유형의 불순물로 상기 제 1 우물의 상기 제 2 도전율 유형의 불순물의 농도 보다 높은 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  21. 제 20 항에 있어서.
    상기 정전 방전 보호회로는 상기 제 2 우물 아래에 상기 제 2 도전율 유형의 제 2 매립층을 포함하고,
    상기 제 2 매립층은 상기 제 2 도전율 유형의 불순물로 상기 제 2 우물의 상기 제 2 도전율 유형의 불순물의 농도 보다 높은 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  22. 제 21 항에 있어서,
    상기 정전 방전 보호회로는 상기 제 3 우물 아래에 상기 제 2 도전율 유형의 제 3 매립층을 포함하고,
    상기 제 3 매립층은 상기 제 2 도전율 유형의 불순물로 상기 제 3 우물의 상기 제 2 도전율 유형의 불순물의 농도 보다 높은 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  23. 집적 회로 칩으로서 형성된 정전 방전 보호회로에 있어서,
    상기 칩은
    상기 칩의 제 1 표면에 이웃한 제 1 도전율 유형의 제 1 영역과,
    제 2 도전율 유형의 제 2 영역과,
    상기 제 2 영역으로부터 분리되고 상기 칩의 제 1 표면에 이웃하며 상기 제 1 도전율 유형의 제 4 영역 및 상기 제 1 도전율 유형의 제 5 영역을 에워싸는 상기 제 2 도전율 유형의 제 3 영역과,
    상기 제 1 표면에 이웃하는 상기 제 1 도전율 유형의 제 6 영역과,
    상기 제 2 도전율 유형의 제 7 영역과,
    상기 제 1 및 제 4 영역을 연결하는 제 1 금속층과,
    상기 제 5 및 제 6 영역을 연결하는 제 2 금속층과,
    입력 신호를 전달하고 상기 정전 방전 보호회로에 의해 보호되는 회로에 상기 제 1 금속층을 연결시키는 제 3 금속층을
    포함하고,
    상기 제 2 영역은 상기 제 1 영역에 제 1 PN 접합 다이오드를 형성하며,
    상기 제 4 및 제 5 영역은 상기 제 1 표면에 이웃하고, 상기 제 4 영역은 상기 제 3 영역에 제 2 PN 접합 다이오드를 형성하며 상기 제 5 영역은 상기 제 3 영역에 제 3 PN 접합 다이오드를 형성하고,
    상기 제 7 영역은 상기 제 2 및 제 3 영역으로부터 분리되어 있고, 상기 제 6 영역은 상기 제 7 영역에 제 4 PN 접합 다이오드를 형성하는 것을 특징으로 하는 정전 방전 보호회로.
  24. 제 23 항에 있어서,
    상기 칩은 기판 및 상기 기판을 덮는 에피택셜층을 포함하고,
    상기 제 2 영역은 상기 에피택셜층 내에 상기 제 2 도전율 유형의 제 1 우물을 포함하는 것을 특징으로 하는 정전 방전 보호회로.
  25. 제 24 항에 있어서,
    상기 제 3 영역은 상기 에피택셜층 내의 상기 제 2 도전율 유형의 제 2 우물을 포함하는 것을 특징으로 하는 정전 방전 보호회로.
  26. 제 25 항에 있어서,
    상기 제 7 영역은 상기 에피택셜층 내의 상기 제 2 도전율 유형의 제 3 우물을 포함하는 것을 특징으로 하는 정전 방전 보호회로.
  27. 제 26 항에 있어서,
    상기 정전 방전 보호회로는 상기 제 1 우물 아래에 상기 제 2 도전율 유형의 제 1 매립층을 포함하고,
    상기 제 1 매립층은 상기 제 2 도전율 유형의 불순물로 상기 제 1 우물의 상기 제 2 도전율 유형의 불순물의 농도 보다 높은 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  28. 제 27 항에 있어서.
    상기 정전 방전 보호회로는 상기 제 2 우물 아래에 상기 제 2 도전율 유형의 제 2 매립층을 포함하고,
    상기 제 2 매립층은 상기 제 2 도전율 유형의 불순물로 상기 제 2 우물의 상기 제 2 도전율 유형의 불순물의 농도 보다 높은 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  29. 제 28 항에 있어서,
    상기 정전 방전 보호회로는 상기 제 3 우물 아래에 상기 제 2 도전율 유형의 제 3 매립층을 포함하고,
    상기 제 3 매립층은 상기 제 2 도전율 유형의 불순물로 상기 제 3 우물의 상기 제 2 도전율 유형의 불순물의 농도 보다 높은 농도로 도핑되는 것을 특징으로 하는 정전 방전 보호회로.
  30. 제 28 항에 있어서,
    상기 정전 방전 보호회로는
    제 2 도전율 유형의 상기 제 2 매립층 아래에 상기 제 1 도전율 유형의 매립층과,
    상기 제 1 도전율 유형의 상기 매립층과 상기 제 2 금속층을 연결하는 제 1 도전율 유형의 싱커 영역을
    추가로 포함하는 것을 특징으로 하는 정전 방전 보호회로.
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