JPH11259148A - 静電放電（ｅｓｄ）保護回路 - Google Patents
静電放電（ｅｓｄ）保護回路Info
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- JPH11259148A JPH11259148A JP10370303A JP37030398A JPH11259148A JP H11259148 A JPH11259148 A JP H11259148A JP 10370303 A JP10370303 A JP 10370303A JP 37030398 A JP37030398 A JP 37030398A JP H11259148 A JPH11259148 A JP H11259148A
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Abstract
(57)【要約】
【課題】 入力電圧が回路の電源範囲外の所定のレベ
ルになるまで導通しないＥＳＤ保護回路を提供する。 【解決手段】 静電放電（ＥＳＤ）保護回路は、信号
入力と保護される回路の電源端子との間に逆向きに直列
接続されるダイオードを含む。これにより、ＥＳＤ保護
回路をトリガすることなく、入力信号が供給電圧を上回
るに選択されたレベルまで上昇できるようにする。ＥＳ
Ｄ保護回路は、Ｎ−ウエル内に一対のＰ＋領域を含む
か、或いは個別のＮ−ウエルとのＰＮ接合部を形成する
個別のＰ＋領域を含むダイオードを備える集積回路とし
て製作することができる。ダイオードはフィールド酸化
物領域上のポリシリコンの層内に形成されてもよい。さ
らに第２の一対の逆向きに接続されたダイオードが信号
入力端子とグランドとの間に接続されてもよい。
ルになるまで導通しないＥＳＤ保護回路を提供する。 【解決手段】 静電放電（ＥＳＤ）保護回路は、信号
入力と保護される回路の電源端子との間に逆向きに直列
接続されるダイオードを含む。これにより、ＥＳＤ保護
回路をトリガすることなく、入力信号が供給電圧を上回
るに選択されたレベルまで上昇できるようにする。ＥＳ
Ｄ保護回路は、Ｎ−ウエル内に一対のＰ＋領域を含む
か、或いは個別のＮ−ウエルとのＰＮ接合部を形成する
個別のＰ＋領域を含むダイオードを備える集積回路とし
て製作することができる。ダイオードはフィールド酸化
物領域上のポリシリコンの層内に形成されてもよい。さ
らに第２の一対の逆向きに接続されたダイオードが信号
入力端子とグランドとの間に接続されてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、静電放電により生
じる電圧変動のような極端な高電圧或いは低電圧への電
圧の揺れ、特に回路に電源を供給する供給電圧を上回る
レベルにまで上昇する電圧の変動により生じる損傷から
他の回路を保護するための保護回路に関連する。
じる電圧変動のような極端な高電圧或いは低電圧への電
圧の揺れ、特に回路に電源を供給する供給電圧を上回る
レベルにまで上昇する電圧の変動により生じる損傷から
他の回路を保護するための保護回路に関連する。
【０００２】
【従来の技術】静電放電（ＥＳＤ）により生じる損傷か
ら集積回路のような回路を保護することが知られてい
る。しかしながら、これら既知の技術の多くは、ＥＳＤ
保護される必要がある回路を駆動する供給電圧を上回る
電圧を生じる入力信号に対しては、その回路を保護しな
い。
ら集積回路のような回路を保護することが知られてい
る。しかしながら、これら既知の技術の多くは、ＥＳＤ
保護される必要がある回路を駆動する供給電圧を上回る
電圧を生じる入力信号に対しては、その回路を保護しな
い。
【０００３】そのような従来の回路の一例が図１Ａに示
されており、ＥＳＤ保護回路１０がインバータ１２を入
力端子において保護している。ＥＳＤ保護回路１０はダ
イオードＤ１及びＤ２を含み、ダイオードＤ１は入力端
子１４をとグランドとの間に接続され、ダイオードＤ２
は入力端子１４と正の供給電圧Ｖccとの間に接続され
る。インバータ１２は従来のＣＭＯＳ構造体からなり、
Ｎチャネル低位側ＭＯＳＦＥＴＭ１及びＰチャネル高位
側ＭＯＳＦＥＴＭ２を有する。入力信号Ｖinは入力端子
１４に加えられ、周知のようにインバータ１２は出力端
子１６に反転出力信号Ｖoutを生成する。ダイオードＤ
３は、ＭＯＳＦＥＴＭ１及びＭ２が形成される構造体、
詳細にはＰチャネルＭＯＳＦＥＴＭ２が形成されるＮ−
ウエルと接続されるダイオードである。回路をモノリシ
ック回路に集積するとき、そのＩＣがウエル拡散部間の
接合部，並びにウエル拡散部と下側基板との間の接合部
を排除する酸化物（誘電体による）絶縁プロセスにおい
て生成されていない場合には、ダイオードＤ３を形成す
ることは必須である。従ってダイオードＤ３は寄生ダイ
オードであってもよく、設定により回路に加えられても
よい。
されており、ＥＳＤ保護回路１０がインバータ１２を入
力端子において保護している。ＥＳＤ保護回路１０はダ
イオードＤ１及びＤ２を含み、ダイオードＤ１は入力端
子１４をとグランドとの間に接続され、ダイオードＤ２
は入力端子１４と正の供給電圧Ｖccとの間に接続され
る。インバータ１２は従来のＣＭＯＳ構造体からなり、
Ｎチャネル低位側ＭＯＳＦＥＴＭ１及びＰチャネル高位
側ＭＯＳＦＥＴＭ２を有する。入力信号Ｖinは入力端子
１４に加えられ、周知のようにインバータ１２は出力端
子１６に反転出力信号Ｖoutを生成する。ダイオードＤ
３は、ＭＯＳＦＥＴＭ１及びＭ２が形成される構造体、
詳細にはＰチャネルＭＯＳＦＥＴＭ２が形成されるＮ−
ウエルと接続されるダイオードである。回路をモノリシ
ック回路に集積するとき、そのＩＣがウエル拡散部間の
接合部，並びにウエル拡散部と下側基板との間の接合部
を排除する酸化物（誘電体による）絶縁プロセスにおい
て生成されていない場合には、ダイオードＤ３を形成す
ることは必須である。従ってダイオードＤ３は寄生ダイ
オードであってもよく、設定により回路に加えられても
よい。
【０００４】Ｖin及びＶoutが図１Ｂに示される。Ｖin
が０からＶccに遷移するとき、中間点（Ｖcc／２）付近
のある場所において、ＶoutがＶccから０に変化する。
ＶinがＶccから０に遷移するとき逆の状況が生じる。
が０からＶccに遷移するとき、中間点（Ｖcc／２）付近
のある場所において、ＶoutがＶccから０に変化する。
ＶinがＶccから０に遷移するとき逆の状況が生じる。
【０００５】Ｖinは通常Ｖcc以下であるため、ダイオー
ドＤ１は通常逆方向バイアスされる（ただしＶinがグラ
ンド電位にあるとき、場合によってはゼロバイアスされ
ることもある）。同様にダイオードＤ２は通常逆方向バ
イアスされるが、Ｖin＝Ｖccの場合はこの限りではな
い。ダイオードＤ３は、Ｖccが存在する限り逆方向バイ
アスされる。
ドＤ１は通常逆方向バイアスされる（ただしＶinがグラ
ンド電位にあるとき、場合によってはゼロバイアスされ
ることもある）。同様にダイオードＤ２は通常逆方向バ
イアスされるが、Ｖin＝Ｖccの場合はこの限りではな
い。ダイオードＤ３は、Ｖccが存在する限り逆方向バイ
アスされる。
【０００６】保護されているインバータ１２は任意の回
路であってよく、これは図２において明らかになってお
り、そこではＥＳＤ保護回路１２により保護される一般
的な回路２０として示される。
路であってよく、これは図２において明らかになってお
り、そこではＥＳＤ保護回路１２により保護される一般
的な回路２０として示される。
【０００７】図３−図７は、動作時の図２の回路を示し
ており、ＥＳＤパルスは、抵抗Ｒ１及びスイッチＳ１と
直列に接続され、発生電圧Ｖgenに帯電したコンデンサ
Ｃ１を含む回路網２２として模式化されている。スイッ
チＳ１が投入されるとき、コンデンサＣ１は抵抗Ｒ１を
介して放電され、ＶESDの電圧を有するＥＳＤパルスが
回路網２２の端子に現れる。例えば、ＶESDは数百Ｖか
ら数千Ｖまで変化することができる。ＶESDは数千Ｖに
達することができるが、ＥＳＤパルスに関連する容量及
び蓄積された電荷（Ｑ＝ＣＶ）が比較的小さいため、コ
ンデンサＣ１に含まれるエネルギー量は小さくなる。
ており、ＥＳＤパルスは、抵抗Ｒ１及びスイッチＳ１と
直列に接続され、発生電圧Ｖgenに帯電したコンデンサ
Ｃ１を含む回路網２２として模式化されている。スイッ
チＳ１が投入されるとき、コンデンサＣ１は抵抗Ｒ１を
介して放電され、ＶESDの電圧を有するＥＳＤパルスが
回路網２２の端子に現れる。例えば、ＶESDは数百Ｖか
ら数千Ｖまで変化することができる。ＶESDは数千Ｖに
達することができるが、ＥＳＤパルスに関連する容量及
び蓄積された電荷（Ｑ＝ＣＶ）が比較的小さいため、コ
ンデンサＣ１に含まれるエネルギー量は小さくなる。
【０００８】図３及び図４は、ＥＳＤパルスが入力端子
１４とグランドとの間に加えられる状態を示している。
例えばこの状態は、回路基板に差し込まれる前に、並び
に電源に接続される前に、そのチップがピックアップさ
れた場合に発生する。図３では、ＥＳＤパルスの正側が
入力端子１４に加えられ、ダイオードＤ１がブレイクダ
ウンして回路２０を保護しており、ダイオードＤ１には
ブレイクダウン電圧（ＢＶD1）に等しい電圧がかかる。
回路２０への入力は非常に薄いゲート酸化物層を有する
小電力トランジスタを含む場合が多く、ダイオードＤ１
が存在しない場合に入力端子に現れるサージ電圧を印加
されると、破壊されてしまうであろう。電流ＩESDはダ
イオードＤ１を通り逆方向に流れる。図４ではＥＳＤパ
ルスの負側が入力端子１４に現れ、回路２０にはダイオ
ードＤ１間の順方向電圧降下分の電圧がかかる（通常
０．６−１．０Ｖの範囲にある）。
１４とグランドとの間に加えられる状態を示している。
例えばこの状態は、回路基板に差し込まれる前に、並び
に電源に接続される前に、そのチップがピックアップさ
れた場合に発生する。図３では、ＥＳＤパルスの正側が
入力端子１４に加えられ、ダイオードＤ１がブレイクダ
ウンして回路２０を保護しており、ダイオードＤ１には
ブレイクダウン電圧（ＢＶD1）に等しい電圧がかかる。
回路２０への入力は非常に薄いゲート酸化物層を有する
小電力トランジスタを含む場合が多く、ダイオードＤ１
が存在しない場合に入力端子に現れるサージ電圧を印加
されると、破壊されてしまうであろう。電流ＩESDはダ
イオードＤ１を通り逆方向に流れる。図４ではＥＳＤパ
ルスの負側が入力端子１４に現れ、回路２０にはダイオ
ードＤ１間の順方向電圧降下分の電圧がかかる（通常
０．６−１．０Ｖの範囲にある）。
【０００９】図５−図７では、ＥＳＤパルスが入力端子
１４と電源Ｖccとの間に加えられる。図５は、パルスの
正側が入力端子１４に加えられ、他の端子が浮動状態の
ままである状態を示しており、図に示されるように、ダ
イオードＤ２は順方向バイアスされ、回路２０にはダイ
オードＤ２間の順方向電圧降下分の電圧がかかる（０．
６−１．０Ｖ）。
１４と電源Ｖccとの間に加えられる。図５は、パルスの
正側が入力端子１４に加えられ、他の端子が浮動状態の
ままである状態を示しており、図に示されるように、ダ
イオードＤ２は順方向バイアスされ、回路２０にはダイ
オードＤ２間の順方向電圧降下分の電圧がかかる（０．
６−１．０Ｖ）。
【００１０】ＥＳＤパルスの負側が入力端子１４に加え
られるとき、２つの状態が生じる可能性がある。１つの
可能性は、図６に示されるように、ダイオードＤ２がブ
レイクダウンし、電流ＩESDがダイオードＤ２を介して
逆方向に流れ、回路２０にダイオードＤ２のブレイクダ
ウン電圧がかかる状態である。別の可能性は、図７に示
されるように、ダイオードＤ３がブレイクダウンして、
電流ＩESDがダイオードＤ１を介して順方向に流れるこ
とができる状態である。そのようなＥＳＤ試験において
は、実際の応用例では他の回路に接続されるかもしれな
いが、グランドピンは浮動状態のままにしておく。ダイ
オードＤ３のブレイクダウン電圧とダイオードＤ１間の
順方向電圧降下との和がダイオードＤ２のブレイクダウ
ン電圧より低い場合、後者の状態が放電経路として好ま
しい。
られるとき、２つの状態が生じる可能性がある。１つの
可能性は、図６に示されるように、ダイオードＤ２がブ
レイクダウンし、電流ＩESDがダイオードＤ２を介して
逆方向に流れ、回路２０にダイオードＤ２のブレイクダ
ウン電圧がかかる状態である。別の可能性は、図７に示
されるように、ダイオードＤ３がブレイクダウンして、
電流ＩESDがダイオードＤ１を介して順方向に流れるこ
とができる状態である。そのようなＥＳＤ試験において
は、実際の応用例では他の回路に接続されるかもしれな
いが、グランドピンは浮動状態のままにしておく。ダイ
オードＤ３のブレイクダウン電圧とダイオードＤ１間の
順方向電圧降下との和がダイオードＤ２のブレイクダウ
ン電圧より低い場合、後者の状態が放電経路として好ま
しい。
【００１１】ダイオードＤ３は、ある種の抵抗によりエ
ミッタ−ベース間が短絡される寄生バイポーラトランジ
スタの一部であることができる（図８Ａ参照）。それは
ＰＮ接合を与えるのみならず、ブレイクダウン時に、ベ
ース電流が流れ、バイポーラトランジスタがスナップバ
ックできるようにするダイオードである。これは、デバ
イス間にかかる電圧をダイオード自体の実際のブレイク
ダウン電圧より低い持続電圧にまで低減する。これは、
電流が同一であるが、電圧がダイオードのブレイクダウ
ン電圧より低いため、回路２０をＥＳＤから保護するこ
と、並びにダイオードにおいて発生する熱を抑制するこ
とのいずれの観点からみても好都合である。ダイオード
Ｄ３はＭＯＳＦＥＴの一部であってもよく、そのＭＯＳ
ＦＥＴでは、フィールドプレート効果によりダイオード
のブレイクダウン電圧が低減される（図８Ｂ参照）。こ
の場合には、ＭＯＳＦＥＴは、ゲートによりシリコン内
にブレイクダウンが誘導されるだけでなく、非常に多く
のホットキャリアによりゲート酸化物自体が破壊される
ことのないように設計されることが要求される。一般に
図８Ａ及び８Ｂに示されるダイオードは、バイポーラト
ランジスタ或いはＭＯＳＦＥＴの一部であるが、他の装
置においては付加的なダイオードがバイポーラトランジ
スタ或いはＭＯＳＦＥＴと並列に接続され、電流デバイ
ダを形成し、それによりスナップバック点を制御するこ
ともできる。
ミッタ−ベース間が短絡される寄生バイポーラトランジ
スタの一部であることができる（図８Ａ参照）。それは
ＰＮ接合を与えるのみならず、ブレイクダウン時に、ベ
ース電流が流れ、バイポーラトランジスタがスナップバ
ックできるようにするダイオードである。これは、デバ
イス間にかかる電圧をダイオード自体の実際のブレイク
ダウン電圧より低い持続電圧にまで低減する。これは、
電流が同一であるが、電圧がダイオードのブレイクダウ
ン電圧より低いため、回路２０をＥＳＤから保護するこ
と、並びにダイオードにおいて発生する熱を抑制するこ
とのいずれの観点からみても好都合である。ダイオード
Ｄ３はＭＯＳＦＥＴの一部であってもよく、そのＭＯＳ
ＦＥＴでは、フィールドプレート効果によりダイオード
のブレイクダウン電圧が低減される（図８Ｂ参照）。こ
の場合には、ＭＯＳＦＥＴは、ゲートによりシリコン内
にブレイクダウンが誘導されるだけでなく、非常に多く
のホットキャリアによりゲート酸化物自体が破壊される
ことのないように設計されることが要求される。一般に
図８Ａ及び８Ｂに示されるダイオードは、バイポーラト
ランジスタ或いはＭＯＳＦＥＴの一部であるが、他の装
置においては付加的なダイオードがバイポーラトランジ
スタ或いはＭＯＳＦＥＴと並列に接続され、電流デバイ
ダを形成し、それによりスナップバック点を制御するこ
ともできる。
【００１２】寄生バイポーラトランジスタがスナップバ
ックする（図８Ｃに示されるような）或いはＭＯＳＦＥ
Ｔがフィールドプレート誘導型ブレイクダウンを生じる
場合には、電圧はＶCCを上回る電圧から生起し、電流
は、そのデバイスにおいてスナップバックし、電圧がＶ
CCを下回り、そのデバイスが通常動作する範囲内（図８
Ｃの斜線部分）にある持続電圧Ｖsustainまで降下する
レベルに到達するまで上昇する。
ックする（図８Ｃに示されるような）或いはＭＯＳＦＥ
Ｔがフィールドプレート誘導型ブレイクダウンを生じる
場合には、電圧はＶCCを上回る電圧から生起し、電流
は、そのデバイスにおいてスナップバックし、電圧がＶ
CCを下回り、そのデバイスが通常動作する範囲内（図８
Ｃの斜線部分）にある持続電圧Ｖsustainまで降下する
レベルに到達するまで上昇する。
【００１３】このメカニズムは、通常の動作中には起動
されないが、そうでなければデバイスは破損してしま
う。ＥＳＤパルスに含まれるエネルギーが比較的小さい
ため、ＥＳＤパルス中のスナップバックは許容可能であ
る。長時間に渡って、より高いエネルギーが加えられる
条件下でスナップバックが発生する場合には、そのデバ
イスは過熱され、おそらく破損してしまうであろう。従
って、ＥＳＤ保護デバイスは、過渡的なＥＳＤの高電圧
に対して回路を保護することができるにも関わらず、長
期間に渡る過電圧或いは過電流状態を救済することはで
きない。
されないが、そうでなければデバイスは破損してしま
う。ＥＳＤパルスに含まれるエネルギーが比較的小さい
ため、ＥＳＤパルス中のスナップバックは許容可能であ
る。長時間に渡って、より高いエネルギーが加えられる
条件下でスナップバックが発生する場合には、そのデバ
イスは過熱され、おそらく破損してしまうであろう。従
って、ＥＳＤ保護デバイスは、過渡的なＥＳＤの高電圧
に対して回路を保護することができるにも関わらず、長
期間に渡る過電圧或いは過電流状態を救済することはで
きない。
【００１４】ＥＳＤ保護回路１０を用いる場合、図９に
示される種類の回路において問題が生じる。ここで入力
信号Ｖinは、ＤＣ／ＤＣコンバータ４０により電源供給
されるＣＭＯＳバッファ段４２により生成されるが、回
路２０はバッテリ４４から直接供給されるＶbatteryに
より駆動される。ＥＳＤに対して保護される回路２０の
構成要素は、バッテリから直接電源供給されるデジタル
デバイス、アナログデバイス或いはパワーデバイスを含
む別のＩＣであってもよいが、Ｖinにより信号供給され
る回路２０の構成要素は、例えば調整された電源を必要
とするマイクロプロセッサ或いはカスタムッチップであ
ってもよい。この場合、ＤＣ／ＤＣコンバータ４０がＣ
ＭＯＳバッファ段４２及び回路２０の両方に対して電源
を供給しているなら、ＤＣ／ＤＣコンバータ４０に固有
の電力損失及び不要な発熱を避けるために、バッテリ電
圧Ｖbatteryそのものをパワーチップに供給することが
望まれるであろう。回路２０が、高電流モータ駆動ＩＣ
或いは携帯電話に用いられる無線周波数電力増幅器のよ
うな高い電流を流す回路である場合には、典型的にこれ
に相当するであろう。
示される種類の回路において問題が生じる。ここで入力
信号Ｖinは、ＤＣ／ＤＣコンバータ４０により電源供給
されるＣＭＯＳバッファ段４２により生成されるが、回
路２０はバッテリ４４から直接供給されるＶbatteryに
より駆動される。ＥＳＤに対して保護される回路２０の
構成要素は、バッテリから直接電源供給されるデジタル
デバイス、アナログデバイス或いはパワーデバイスを含
む別のＩＣであってもよいが、Ｖinにより信号供給され
る回路２０の構成要素は、例えば調整された電源を必要
とするマイクロプロセッサ或いはカスタムッチップであ
ってもよい。この場合、ＤＣ／ＤＣコンバータ４０がＣ
ＭＯＳバッファ段４２及び回路２０の両方に対して電源
を供給しているなら、ＤＣ／ＤＣコンバータ４０に固有
の電力損失及び不要な発熱を避けるために、バッテリ電
圧Ｖbatteryそのものをパワーチップに供給することが
望まれるであろう。回路２０が、高電流モータ駆動ＩＣ
或いは携帯電話に用いられる無線周波数電力増幅器のよ
うな高い電流を流す回路である場合には、典型的にこれ
に相当するであろう。
【００１５】バッファ段４２に供給される電圧はＶccで
示される。ＶccがＶbattery以下である限り、ＥＳＤダ
イオードＤ１及びＤ２は問題を生じない。しかしなが
ら、Ｖ batteryが劣化しても、なおＤＣ／ＤＣコンバー
タ４０が一定出力電圧Ｖccを保持できる場合には、Ｖ
batteryは実際にＶccより低い電圧に降下する場合も生
じる。そのときＶin、すなわちバッファ段４２の出力及
び回路２０への入力が、Ｖ batteryを上回り、ダイオー
ドＤ１は順方向バイアスされるようになる。その結果、
回路２０及びバッファ４２のいずれか、或いは両方にお
いて不適当な回路動作になり、損傷を生じるようにな
る。
示される。ＶccがＶbattery以下である限り、ＥＳＤダ
イオードＤ１及びＤ２は問題を生じない。しかしなが
ら、Ｖ batteryが劣化しても、なおＤＣ／ＤＣコンバー
タ４０が一定出力電圧Ｖccを保持できる場合には、Ｖ
batteryは実際にＶccより低い電圧に降下する場合も生
じる。そのときＶin、すなわちバッファ段４２の出力及
び回路２０への入力が、Ｖ batteryを上回り、ダイオー
ドＤ１は順方向バイアスされるようになる。その結果、
回路２０及びバッファ４２のいずれか、或いは両方にお
いて不適当な回路動作になり、損傷を生じるようにな
る。
【００１６】この誤動作が図１０Ａ及び図１０Ｂに示さ
れる。図１０Ａは、時間の経過と共に、４．２ＶからＤ
Ｃ／ＤＣコンバータ４０により生成されるＶccを下回る
レベルにまで降下するＶbattery電圧を示しており、こ
こではＶccを３．３Ｖになるようにしている。図１０Ｂ
に示されるように、ＶbatteryがＶccより降下するとす
ぐに、小さな漏れ電流（ＩIN）がバッファ段４２からダ
イオードＤ２を通って流れ始める。Ｖbatteryが約２．
７Ｖに達するとき、ダイオードＤ２は完全に導通するよ
うになり、Ｖbatteryを２．７Ｖにクランプする。その
ときＩINは急激に上昇し始める。出力フィルタ容量及び
ＤＣ／ＤＣコンバータ４０に蓄積されるエネルギーに応
じて、いくつかの状態が生じる。容量が十分に大きい場
合には、電流は急速に上昇し続けてしまい（曲線ａ）、
ダイオードＤ２は破損してしまう。電流を、例えば直列
抵抗により制限することができ（曲線ｂ）、その結果Ｖ
ba tteryが劣化してＶccが調整されずに駆動されるよう
になるまでのある時間に渡って、電流はダイオードＤ１
を通って流れ続けるであろう。またバッテリ４４は、実
際に全システムが動作を停止し始め、電流が降下し始め
るほど大きな抵抗を有することもできる。
れる。図１０Ａは、時間の経過と共に、４．２ＶからＤ
Ｃ／ＤＣコンバータ４０により生成されるＶccを下回る
レベルにまで降下するＶbattery電圧を示しており、こ
こではＶccを３．３Ｖになるようにしている。図１０Ｂ
に示されるように、ＶbatteryがＶccより降下するとす
ぐに、小さな漏れ電流（ＩIN）がバッファ段４２からダ
イオードＤ２を通って流れ始める。Ｖbatteryが約２．
７Ｖに達するとき、ダイオードＤ２は完全に導通するよ
うになり、Ｖbatteryを２．７Ｖにクランプする。その
ときＩINは急激に上昇し始める。出力フィルタ容量及び
ＤＣ／ＤＣコンバータ４０に蓄積されるエネルギーに応
じて、いくつかの状態が生じる。容量が十分に大きい場
合には、電流は急速に上昇し続けてしまい（曲線ａ）、
ダイオードＤ２は破損してしまう。電流を、例えば直列
抵抗により制限することができ（曲線ｂ）、その結果Ｖ
ba tteryが劣化してＶccが調整されずに駆動されるよう
になるまでのある時間に渡って、電流はダイオードＤ１
を通って流れ続けるであろう。またバッテリ４４は、実
際に全システムが動作を停止し始め、電流が降下し始め
るほど大きな抵抗を有することもできる。
【００１７】
【発明が解決しようとする課題】従って、入力電圧が電
源を実質的に上回るレベルにまで上昇するか、或いはグ
ランドレベルを実質的に下回るレベルにまで降下すると
きまで、導通しないＥＳＤ保護回路が必要とされる。
源を実質的に上回るレベルにまで上昇するか、或いはグ
ランドレベルを実質的に下回るレベルにまで降下すると
きまで、導通しないＥＳＤ保護回路が必要とされる。
【００１８】
【課題を解決するための手段】本発明に基づくＥＳＤ保
護回路は、電圧入力端子と保護される回路の供給端子と
の間に直列に接続されるダイオードを含む。ダイオード
は逆向きに、すなわちアノード同士或いはカソード同士
のいずれかを接続される。さらに回路は保護される回路
の他の端子間、例えば電圧入力端子とグランドとの間に
逆向きに直列接続されるダイオードを含む場合もある。
護回路は、電圧入力端子と保護される回路の供給端子と
の間に直列に接続されるダイオードを含む。ダイオード
は逆向きに、すなわちアノード同士或いはカソード同士
のいずれかを接続される。さらに回路は保護される回路
の他の端子間、例えば電圧入力端子とグランドとの間に
逆向きに直列接続されるダイオードを含む場合もある。
【００１９】入力電圧が上昇するに従って、逆方向バイ
アスされたダイオードは、制御可能で、しかも供給電圧
を上回るようになるレベルでブレークダウンする。逆
に、他のダイオードのブレークダウン電圧は、そのダイ
オードを介して電流が流れる前に入力電圧を如何に低く
することができるかにより決定される。こうして入力電
圧は、保護ダイオードを破壊することなく、所定の高レ
ベル或いは低レベルまで変化することができる。一方ダ
イオードの１つは、正、或いは負のＥＳＤパルスの存在
時に常にブレークダウンする。
アスされたダイオードは、制御可能で、しかも供給電圧
を上回るようになるレベルでブレークダウンする。逆
に、他のダイオードのブレークダウン電圧は、そのダイ
オードを介して電流が流れる前に入力電圧を如何に低く
することができるかにより決定される。こうして入力電
圧は、保護ダイオードを破壊することなく、所定の高レ
ベル或いは低レベルまで変化することができる。一方ダ
イオードの１つは、正、或いは負のＥＳＤパルスの存在
時に常にブレークダウンする。
【００２０】ダイオードは、個別の構成要素として、或
いは共用されたアノード或いはカソードを有するものと
して集積回路に組み込まれる。後者の共用型の場合に
は、寄生バイポーラトランジスタが形成される。寄生バ
イポーラトランジスタを形成することにより、バイポー
ラトランジスタのスナップバック特性の制限を受けるＥ
ＳＤ性能を改善することができる。詳細にはスナップバ
ックは、通常の動作により必要とされる電流範囲にある
寄生バイポーラトランジスタにおいては生ずるべきでは
ない。
いは共用されたアノード或いはカソードを有するものと
して集積回路に組み込まれる。後者の共用型の場合に
は、寄生バイポーラトランジスタが形成される。寄生バ
イポーラトランジスタを形成することにより、バイポー
ラトランジスタのスナップバック特性の制限を受けるＥ
ＳＤ性能を改善することができる。詳細にはスナップバ
ックは、通常の動作により必要とされる電流範囲にある
寄生バイポーラトランジスタにおいては生ずるべきでは
ない。
【００２１】本発明は以下の図面を参照することによ
り、より容易に理解できるであろう。図面において、類
似の構成要素は同一の参照番号が付されている。
り、より容易に理解できるであろう。図面において、類
似の構成要素は同一の参照番号が付されている。
【００２２】
【発明の実施の形態】図１１Ｂは、入力端子１４と回路
２０のＶCC端子との間に接続される図１１Ａに示される
理想的なＥＳＤ保護回路６０のブレークダウン特性を示
すグラフである。縦軸上に保護回路６０を介して流れる
電流（ＩIN）が示され、横軸上にＶCCに対するＶINの値
（ＶIN−ＶCC）が示される。ＶIN−ＶCCを減少させると
き、ＥＳＤ保護回路６０は、ＶIN−ＶCCがグランド以下
のレベルである値−（ＢＶA−ＶCC）に達するまで導通
することはない（グラフの原点がＶIN＝ＶCCの点である
ため、図１１Ｂではグランドは−ＶCCである）。ＶIN−
ＶCCを増加させる場合、ＶIN−ＶCCがある値ＢＶB−Ｖ
CCに達するまでＥＳＤ保護回路６０は導通することはな
い。ただしＢＶBは、ＶINの値の最大値＝ＶIN（ｍａ
ｘ）を上回る値である。図に示されるように、図１Ａに
示される回路１０のような従来のＥＳＤ保護回路は、Ｖ
INが約０．７ＶだけＶCCを上回るとき、導通するように
なる。
２０のＶCC端子との間に接続される図１１Ａに示される
理想的なＥＳＤ保護回路６０のブレークダウン特性を示
すグラフである。縦軸上に保護回路６０を介して流れる
電流（ＩIN）が示され、横軸上にＶCCに対するＶINの値
（ＶIN−ＶCC）が示される。ＶIN−ＶCCを減少させると
き、ＥＳＤ保護回路６０は、ＶIN−ＶCCがグランド以下
のレベルである値−（ＢＶA−ＶCC）に達するまで導通
することはない（グラフの原点がＶIN＝ＶCCの点である
ため、図１１Ｂではグランドは−ＶCCである）。ＶIN−
ＶCCを増加させる場合、ＶIN−ＶCCがある値ＢＶB−Ｖ
CCに達するまでＥＳＤ保護回路６０は導通することはな
い。ただしＢＶBは、ＶINの値の最大値＝ＶIN（ｍａ
ｘ）を上回る値である。図に示されるように、図１Ａに
示される回路１０のような従来のＥＳＤ保護回路は、Ｖ
INが約０．７ＶだけＶCCを上回るとき、導通するように
なる。
【００２３】図１２は、本発明の１つの実施例の回路図
を示す。図に示されるように、ＥＳＤ保護回路６０はダ
イオードＤ２Ａ及びＤ２Ｂを含み、それらは入力端子１
４と電圧供給端子ＶCC（或いはＶbattery）との間に逆
向き（すなわちアノード同士で）に直列接続される。逆
向きに接続されるダイオードは通常いずれかの方向では
導通しないため、回路６０はＡＣ遮断デバイスとなる。
図１２におけるダイオードＤ１及びＤ３は上記の回路か
ら変更されない。
を示す。図に示されるように、ＥＳＤ保護回路６０はダ
イオードＤ２Ａ及びＤ２Ｂを含み、それらは入力端子１
４と電圧供給端子ＶCC（或いはＶbattery）との間に逆
向き（すなわちアノード同士で）に直列接続される。逆
向きに接続されるダイオードは通常いずれかの方向では
導通しないため、回路６０はＡＣ遮断デバイスとなる。
図１２におけるダイオードＤ１及びＤ３は上記の回路か
ら変更されない。
【００２４】ダイオードＤ２Ａ及びＤ２Ｂが、如何に製
作されるかに応じて、それらのダイオードが寄生バイポ
ーラトランジスタＱ２（波線により示される）を形成す
る場合、或いはしない場合がある。ダイオードＤ３は省
略される場合もあるが、多くの実施例では存在するであ
ろう。寄生バイポーラトランジスタが形成される場合、
そのトランジスタはスナップバックするようになるであ
ろう。図１３は電流を電圧の関数として示したグラフで
あり、いくつかの可能性が示されている。ＶCCを上回
る、或いは下回る斜線の領域（縦軸により示される）
は、回路２０の通常の動作の範囲を示す。縦軸の右側に
ある領域は、入力電圧ＶINが供給端子ＶCCを上回るよう
になることを示す。電流及び電圧がこれらの範囲内にあ
る限り、ダイオードＤ２Ａ及びダイオードＤ２Ｂはいず
れもブレークダウンすべきでない。Ｘ及びＸ'を付され
た曲線は、寄生バイポーラトランジスタＱ２が存在しな
いか、或いはスナップバックしないかのいずれかの状態
を示す。従ってダイオードＤ２Ａ及びＤ２Ｂは、通常の
動作範囲の外側にある電圧でブレークダウンし、任意の
適当な電流密度に対するこの条件内に保持される。
作されるかに応じて、それらのダイオードが寄生バイポ
ーラトランジスタＱ２（波線により示される）を形成す
る場合、或いはしない場合がある。ダイオードＤ３は省
略される場合もあるが、多くの実施例では存在するであ
ろう。寄生バイポーラトランジスタが形成される場合、
そのトランジスタはスナップバックするようになるであ
ろう。図１３は電流を電圧の関数として示したグラフで
あり、いくつかの可能性が示されている。ＶCCを上回
る、或いは下回る斜線の領域（縦軸により示される）
は、回路２０の通常の動作の範囲を示す。縦軸の右側に
ある領域は、入力電圧ＶINが供給端子ＶCCを上回るよう
になることを示す。電流及び電圧がこれらの範囲内にあ
る限り、ダイオードＤ２Ａ及びダイオードＤ２Ｂはいず
れもブレークダウンすべきでない。Ｘ及びＸ'を付され
た曲線は、寄生バイポーラトランジスタＱ２が存在しな
いか、或いはスナップバックしないかのいずれかの状態
を示す。従ってダイオードＤ２Ａ及びＤ２Ｂは、通常の
動作範囲の外側にある電圧でブレークダウンし、任意の
適当な電流密度に対するこの条件内に保持される。
【００２５】残りの曲線は、寄生トランジスタＱ２が存
在し、スナップバックするようになる場合に、起こり得
る２つの許容可能な条件を例示する。曲線Ｙ及びＹ'
は、通常の動作電圧範囲外にある持続電圧にスナップバ
ックするトランジスタＱ２を示す。曲線Ｚ及びＺ'は、
動作電圧範囲内にある電圧にスナップバックするが、電
流に関しては高く、通常入力端子１４における所定の電
流値以上にあるトランジスタＱ２を示す。ダイオード
は、例えばミリ秒から秒までの長時間に渡ってそのよう
な高い電流を処理することはできないが、ＥＳＤパルス
において典型的であるナノ秒からマイクロ秒までの範囲
の短時間であれば、高電流に耐えることができる。
在し、スナップバックするようになる場合に、起こり得
る２つの許容可能な条件を例示する。曲線Ｙ及びＹ'
は、通常の動作電圧範囲外にある持続電圧にスナップバ
ックするトランジスタＱ２を示す。曲線Ｚ及びＺ'は、
動作電圧範囲内にある電圧にスナップバックするが、電
流に関しては高く、通常入力端子１４における所定の電
流値以上にあるトランジスタＱ２を示す。ダイオード
は、例えばミリ秒から秒までの長時間に渡ってそのよう
な高い電流を処理することはできないが、ＥＳＤパルス
において典型的であるナノ秒からマイクロ秒までの範囲
の短時間であれば、高電流に耐えることができる。
【００２６】図１２に示される回路の種々の動作条件に
対して必要とされる構成要素の大きさは、図３３の表に
要約される。
対して必要とされる構成要素の大きさは、図３３の表に
要約される。
【００２７】図３３の表に示されるように、最大電圧が
ＶIN（ｍａｘ）＞ＶCCである場合には、ダイオードＤ１
のブレークダウン電圧は、ＶIN（ｍａｘ）の値に、ΔＶ
として示される製造公差を加えた値以上に設定されなけ
ればならない。これは、ＶINが順方向バイアスダイオー
ド電圧降下（すなわち約０．７Ｖ）より大きい値だけＶ
CCを上回ることが想定されないため、ダイオードＤ１が
ＶCCより大きいブレークダウン電圧を有する必要がない
という点で、図１Ａに示される従来の回路とは異なる。
しかしながら図１２の回路を用いる場合、ＶCCは５Ｖで
あり、例えばダイオードＤ１が１３Ｖダイオードである
ことが要求される場合には、ＶINは１２Ｖと同レベルに
電圧を上げるようにする。そうでないと、ＶINが６Ｖ程
度になるとき、ダイオードＤ１は導通し始めてしまうで
あろう。
ＶIN（ｍａｘ）＞ＶCCである場合には、ダイオードＤ１
のブレークダウン電圧は、ＶIN（ｍａｘ）の値に、ΔＶ
として示される製造公差を加えた値以上に設定されなけ
ればならない。これは、ＶINが順方向バイアスダイオー
ド電圧降下（すなわち約０．７Ｖ）より大きい値だけＶ
CCを上回ることが想定されないため、ダイオードＤ１が
ＶCCより大きいブレークダウン電圧を有する必要がない
という点で、図１Ａに示される従来の回路とは異なる。
しかしながら図１２の回路を用いる場合、ＶCCは５Ｖで
あり、例えばダイオードＤ１が１３Ｖダイオードである
ことが要求される場合には、ＶINは１２Ｖと同レベルに
電圧を上げるようにする。そうでないと、ＶINが６Ｖ程
度になるとき、ダイオードＤ１は導通し始めてしまうで
あろう。
【００２８】ダイオードＤ３のブレークダウン電圧はＶ
CCのレベルに基づいており、保護回路が種々の供給電圧
に対して用いられる場合には変更することができる。図
３３の表では、ＶCC（ｍａｘ）は所定最大供給電圧を示
しており、さらにΔＶが製造公差を示している。ダイオ
ードＤ３のブレークダウン電圧はＶCC（ｍａｘ）＋ΔＶ
を上回らなければならない。
CCのレベルに基づいており、保護回路が種々の供給電圧
に対して用いられる場合には変更することができる。図
３３の表では、ＶCC（ｍａｘ）は所定最大供給電圧を示
しており、さらにΔＶが製造公差を示している。ダイオ
ードＤ３のブレークダウン電圧はＶCC（ｍａｘ）＋ΔＶ
を上回らなければならない。
【００２９】負の最大電圧ＶINは−０．７Ｖである（ダ
イオードＤ１が順方向に導通し始める）。従って、ダイ
オードＤ２Ａのブレークダウン電圧はＶCC（ｍａｘ）＋
０．７Ｖ以上に設定されなければならない。ダイオード
Ｄ２Ｂ間の順方向電圧降下は、保護帯域として機能し、
この場合製造公差は不要である。
イオードＤ１が順方向に導通し始める）。従って、ダイ
オードＤ２Ａのブレークダウン電圧はＶCC（ｍａｘ）＋
０．７Ｖ以上に設定されなければならない。ダイオード
Ｄ２Ｂ間の順方向電圧降下は、保護帯域として機能し、
この場合製造公差は不要である。
【００３０】ダイオードＤ２Ｂのブレークダウン電圧は
ＶIN（ｍａｘ）−ＶCC（ｍｉｎ）以上に設定されなけれ
ばならない。ただしＶCC（ｍｉｎ）は所定最低供給電圧
である。ダイオードＤ２Ａ間の順方向電圧降下は有効な
保護帯域を与え、それにより製造公差は不要になる。
ＶIN（ｍａｘ）−ＶCC（ｍｉｎ）以上に設定されなけれ
ばならない。ただしＶCC（ｍｉｎ）は所定最低供給電圧
である。ダイオードＤ２Ａ間の順方向電圧降下は有効な
保護帯域を与え、それにより製造公差は不要になる。
【００３１】ダイオードＤ２Ａ及びＤ２Ｂが寄生バイポ
ーラトランジスタＱ２として機能する場合には、スナッ
プバックを生じる場合のトランジスタの持続電圧は、ダ
イオードＤ２Ａ及びＤ２Ｂのブレークダウン電圧に等し
くなければならない。
ーラトランジスタＱ２として機能する場合には、スナッ
プバックを生じる場合のトランジスタの持続電圧は、ダ
イオードＤ２Ａ及びＤ２Ｂのブレークダウン電圧に等し
くなければならない。
【００３２】ＶINが−０．７Ｖより低い電圧に遷移でき
るようにしたい場合には、ダイオードＤ２Ａ及びＤ２Ｂ
に相当する逆向き接続のダイオードが、ダイオードＤ１
の代わりに用いられるであろう。
るようにしたい場合には、ダイオードＤ２Ａ及びＤ２Ｂ
に相当する逆向き接続のダイオードが、ダイオードＤ１
の代わりに用いられるであろう。
【００３３】図１４Ａ及び１４Ｂは、ＥＳＤ保護回路６
０に加えられる２つの極限条件を示している。図１４Ａ
では、ＶINはその最大値にあり、ＶCCはその最小値にあ
る。図１４Ｂでは、ＶCCはその最大値にあり、ＶINは−
０．７Ｖのその最小値にある。
０に加えられる２つの極限条件を示している。図１４Ａ
では、ＶINはその最大値にあり、ＶCCはその最小値にあ
る。図１４Ｂでは、ＶCCはその最大値にあり、ＶINは−
０．７Ｖのその最小値にある。
【００３４】図１５−１９は本発明のいくつかの実施例
の断面図を示す。
の断面図を示す。
【００３５】図１５では、Ｐ−エピタキシャル（ｅｐ
ｉ）層９０２がＰ−基板９００上に成長する。ダイオー
ドＤ２Ａ及びＤ２ＢはＮ−ウエル９０４内にＰ＋領域９
０６及び９０８を用いて生成される。ダイオードＤ１は
Ｎ＋領域９１６を用いて形成され、ダイオードＤ３は第
２のＮ−ウエル９１０内にＰ＋領域９１５を用いて形成
される。Ｐ基板９００は接地される。Ｎ＋領域９１６
（ダイオードＤ１のカソード）及びＰ＋領域９０６（ダ
イオードＤ２Ａのアノード）は金属層９２４を介して接
続され、金属層９２４は、ＶINが接続される上側金属層
９１４と接触する。この設計は、インターデジタルレイ
アウトを介する単層金属プロセス、或いは多層金属プロ
セスにおいて実現されることができる。供給端子Ｖ
CCは、金属層９１８を介してＰ＋領域９０８（ダイオー
ドＤ３のアノード）及びＮ＋コンタクト領域９１２（ダ
イオードＤ３のカソード）に供給される。Ｐ＋領域９１
５（ダイオードＤ３のアノード）は金属層９２０により
グランドに接続される。また金属層９１４は金属コンタ
クト９２２により保護される回路（トランジスタのゲー
トとして示される）に接続もされる。ダイオードＤ２Ａ
及びＤ２Ｂは共通のカソード（Ｎ−ウエル９０４）に共
有されるため、付加的なＮ埋込層９２６がＮ−ウエル９
０４の下側に形成され、横方向、或いは縦方向のいずれ
かの、あらゆる寄生ＰＮＰバイポーラ動作を抑圧、或い
は制御する。同様の付加的なＮ埋込層９２８がＮ−ウエ
ル９１０の下側に形成される。
ｉ）層９０２がＰ−基板９００上に成長する。ダイオー
ドＤ２Ａ及びＤ２ＢはＮ−ウエル９０４内にＰ＋領域９
０６及び９０８を用いて生成される。ダイオードＤ１は
Ｎ＋領域９１６を用いて形成され、ダイオードＤ３は第
２のＮ−ウエル９１０内にＰ＋領域９１５を用いて形成
される。Ｐ基板９００は接地される。Ｎ＋領域９１６
（ダイオードＤ１のカソード）及びＰ＋領域９０６（ダ
イオードＤ２Ａのアノード）は金属層９２４を介して接
続され、金属層９２４は、ＶINが接続される上側金属層
９１４と接触する。この設計は、インターデジタルレイ
アウトを介する単層金属プロセス、或いは多層金属プロ
セスにおいて実現されることができる。供給端子Ｖ
CCは、金属層９１８を介してＰ＋領域９０８（ダイオー
ドＤ３のアノード）及びＮ＋コンタクト領域９１２（ダ
イオードＤ３のカソード）に供給される。Ｐ＋領域９１
５（ダイオードＤ３のアノード）は金属層９２０により
グランドに接続される。また金属層９１４は金属コンタ
クト９２２により保護される回路（トランジスタのゲー
トとして示される）に接続もされる。ダイオードＤ２Ａ
及びＤ２Ｂは共通のカソード（Ｎ−ウエル９０４）に共
有されるため、付加的なＮ埋込層９２６がＮ−ウエル９
０４の下側に形成され、横方向、或いは縦方向のいずれ
かの、あらゆる寄生ＰＮＰバイポーラ動作を抑圧、或い
は制御する。同様の付加的なＮ埋込層９２８がＮ−ウエ
ル９１０の下側に形成される。
【００３６】ダイオードＤ１のブレークダウン電圧は、
Ｐ−ｅｐｉ層９０２内のドーパント濃度並びにカソード
の下側のＰ−フィールドドーパント（ＰＦＤ）領域９０
９及び９１１からのドーパントによるＰ型ドーパントの
横方向拡散により制御される。ＰＦＤ領域は通常フィー
ルド酸化物領域９０１及び９０３と共に形成される。ダ
イオードＤ２Ａ及びＤ２Ｂ、並びにダイオードＤ３のア
バランシェブレークダウン電圧は、それぞれＮ−ウエル
９０４及び９１０のドーパント濃度により、或いはこれ
らのダイオードの絶縁されたアノードと接触するか或い
は周囲をなすフィールド酸化物領域からのＮ型フィール
ドドーパントの導入により制御される。
Ｐ−ｅｐｉ層９０２内のドーパント濃度並びにカソード
の下側のＰ−フィールドドーパント（ＰＦＤ）領域９０
９及び９１１からのドーパントによるＰ型ドーパントの
横方向拡散により制御される。ＰＦＤ領域は通常フィー
ルド酸化物領域９０１及び９０３と共に形成される。ダ
イオードＤ２Ａ及びＤ２Ｂ、並びにダイオードＤ３のア
バランシェブレークダウン電圧は、それぞれＮ−ウエル
９０４及び９１０のドーパント濃度により、或いはこれ
らのダイオードの絶縁されたアノードと接触するか或い
は周囲をなすフィールド酸化物領域からのＮ型フィール
ドドーパントの導入により制御される。
【００３７】図１６に示される実施例は図１５に示され
る実施例と同様であるが、ダイオードＤ２Ａ及びＤ２Ｂ
がそれぞれ個別のＮ−ウエル９３２及び９３０内に形成
される点が異なる。金属層９４２がＰ＋領域９３４（ダ
イオードＤ２Ｂのアノード）及びＰ＋領域９３８（ダイ
オードＤ２Ａのアノード）と接触する。ＶINは金属層９
２４を介してＮ＋領域９３６（ダイオードＤ２Ｂのカソ
ード）に供給され、Ｖ CCは金属層９１８を介してＮ＋領
域９４０（ダイオードＤ２Ａのカソード）に供給され
る。個別の付加的なＮ埋込層９４４及び９４６がそれぞ
れＮ−ウエル９３０及び９３２の下側に形成される。図
１６では、寄生横形ＰＮＰバイポーラトランジスタは削
除されるが、Ｎ埋込層９４４及び９４６は、なおも寄生
縦形ＰＮＰバイポーラ動作を抑圧するために必要とされ
る。
る実施例と同様であるが、ダイオードＤ２Ａ及びＤ２Ｂ
がそれぞれ個別のＮ−ウエル９３２及び９３０内に形成
される点が異なる。金属層９４２がＰ＋領域９３４（ダ
イオードＤ２Ｂのアノード）及びＰ＋領域９３８（ダイ
オードＤ２Ａのアノード）と接触する。ＶINは金属層９
２４を介してＮ＋領域９３６（ダイオードＤ２Ｂのカソ
ード）に供給され、Ｖ CCは金属層９１８を介してＮ＋領
域９４０（ダイオードＤ２Ａのカソード）に供給され
る。個別の付加的なＮ埋込層９４４及び９４６がそれぞ
れＮ−ウエル９３０及び９３２の下側に形成される。図
１６では、寄生横形ＰＮＰバイポーラトランジスタは削
除されるが、Ｎ埋込層９４４及び９４６は、なおも寄生
縦形ＰＮＰバイポーラ動作を抑圧するために必要とされ
る。
【００３８】図１７の実施例では、ダイオードＤ２Ａ及
びＤ２ＢはＮ−ｅｐｉ層９５０内に形成される。Ｐ＋領
域９５２及び９５４はそれぞれダイオードＤ２Ａ及びＤ
２Ｂのアノードを形成する。Ｎ＋シンカー領域９５６が
ダイオードＤ２Ａ及びＤ２Ｂのカソードに挿入され、ス
ナップバック問題が生じる場合には、寄生横形バイポー
ラ動作を阻止する。Ｎ埋込層９５８はダイオードＤ２Ａ
及びＤ２Ｂの下側に形成されことが好ましい。ダイオー
ドＤ１は、Ｐ埋込層９６２を介してＰ基板９００に接続
されるＰ−ウエル９６０内に形成される。ダイオードＤ
３は、Ｎ埋込層９６６によりＰ基板９００から絶縁され
るＰ−ウエル９６４内に形成される。Ｐ基板９００を通
って電流が流れることは好ましくないため、これはダイ
オードＤ３が電流を流すという仮定のもとに行われる。
電流がダイオードＤ３を通って流れるものと考えない場
合には、Ｐ−ウエル９６４がＰ基板９００に接続される
こともできる。同様に、ダイオードＤ１が電流を流すと
考えられる場合には、（図１７に示されるように）Ｐ基
板９００内にダイオードＤ１を形成しないことが好まし
い。代わりにこの場合には、ダイオードＤ３が形成され
る方法によりダイオードＤ１を構成することが好まし
い。
びＤ２ＢはＮ−ｅｐｉ層９５０内に形成される。Ｐ＋領
域９５２及び９５４はそれぞれダイオードＤ２Ａ及びＤ
２Ｂのアノードを形成する。Ｎ＋シンカー領域９５６が
ダイオードＤ２Ａ及びＤ２Ｂのカソードに挿入され、ス
ナップバック問題が生じる場合には、寄生横形バイポー
ラ動作を阻止する。Ｎ埋込層９５８はダイオードＤ２Ａ
及びＤ２Ｂの下側に形成されことが好ましい。ダイオー
ドＤ１は、Ｐ埋込層９６２を介してＰ基板９００に接続
されるＰ−ウエル９６０内に形成される。ダイオードＤ
３は、Ｎ埋込層９６６によりＰ基板９００から絶縁され
るＰ−ウエル９６４内に形成される。Ｐ基板９００を通
って電流が流れることは好ましくないため、これはダイ
オードＤ３が電流を流すという仮定のもとに行われる。
電流がダイオードＤ３を通って流れるものと考えない場
合には、Ｐ−ウエル９６４がＰ基板９００に接続される
こともできる。同様に、ダイオードＤ１が電流を流すと
考えられる場合には、（図１７に示されるように）Ｐ基
板９００内にダイオードＤ１を形成しないことが好まし
い。代わりにこの場合には、ダイオードＤ３が形成され
る方法によりダイオードＤ１を構成することが好まし
い。
【００３９】図１８の実施例は再びＮ−ｅｐｉ層９５０
を有する。ダイオードＤ２Ａ及びＤ２ＢはＰ−ウエル９
７０内にＮ＋領域９７２及び９７４として形成される。
Ｐ−ウエル９７０は、Ｎ埋込層９７８上に配置されるＰ
埋込層９７６上に位置する。この種の構造体は通常のＢ
ｉＣＭＯＳプロセスにおいて処理され、その結果２つの
寄生バイポーラトランジスタが形成される。横形ＮＰＮ
トランジスタはＮ＋領域９７２及び９７４からなり、縦
形ＮＰＮトランジスタは、Ｎ＋シンカー領域９８０を介
してＶccに接続されるＮ埋込層９７８からなる。ダイオ
ードＤ１の構造は図１７の構造と同様であるが、ダイオ
ードＤ３のアノードはＰ埋込層９８２を介してＰ基板９
００に接続される。
を有する。ダイオードＤ２Ａ及びＤ２ＢはＰ−ウエル９
７０内にＮ＋領域９７２及び９７４として形成される。
Ｐ−ウエル９７０は、Ｎ埋込層９７８上に配置されるＰ
埋込層９７６上に位置する。この種の構造体は通常のＢ
ｉＣＭＯＳプロセスにおいて処理され、その結果２つの
寄生バイポーラトランジスタが形成される。横形ＮＰＮ
トランジスタはＮ＋領域９７２及び９７４からなり、縦
形ＮＰＮトランジスタは、Ｎ＋シンカー領域９８０を介
してＶccに接続されるＮ埋込層９７８からなる。ダイオ
ードＤ１の構造は図１７の構造と同様であるが、ダイオ
ードＤ３のアノードはＰ埋込層９８２を介してＰ基板９
００に接続される。
【００４０】また、ダイオードはポリシリコン内に形成
される場合もある。図１９は１つの実施例を示してお
り、その中でダイオードＤ１はポリシリコン層９９２内
に形成され、ダイオードＤ２Ａ及びＤ２Ｂはポリシリコ
ン層９９４内に形成され、ダイオードＤ３はポリシリコ
ン層９９６内に形成される。ポリシリコン層９９２，９
９４及び９９６はフィールド酸化物領域９９１上に配置
されており、フィールド酸化物領域９９１は半導体基板
９９３の上面に形成されている。Ｖinを通す金属層９９
０は、フィールド酸化物領域９９１の上面に重畳するも
のとして示されるダイオードＤ１及びＤ２Ｂのカソード
並びにＭＯＳＦＥＴのゲート（図示せず）に接触する。
Ｖccは金属層９９８によりダイオードＤ２Ａ及びＤ３の
カソードに加えられ、ダイオードＤ１及びＤ３のアノー
ドはグランドに接続される。
される場合もある。図１９は１つの実施例を示してお
り、その中でダイオードＤ１はポリシリコン層９９２内
に形成され、ダイオードＤ２Ａ及びＤ２Ｂはポリシリコ
ン層９９４内に形成され、ダイオードＤ３はポリシリコ
ン層９９６内に形成される。ポリシリコン層９９２，９
９４及び９９６はフィールド酸化物領域９９１上に配置
されており、フィールド酸化物領域９９１は半導体基板
９９３の上面に形成されている。Ｖinを通す金属層９９
０は、フィールド酸化物領域９９１の上面に重畳するも
のとして示されるダイオードＤ１及びＤ２Ｂのカソード
並びにＭＯＳＦＥＴのゲート（図示せず）に接触する。
Ｖccは金属層９９８によりダイオードＤ２Ａ及びＤ３の
カソードに加えられ、ダイオードＤ１及びＤ３のアノー
ドはグランドに接続される。
【００４１】図２０−２３は、それぞれ図１５−１８に
示される実施例の等価回路の回路図である。文字「Ｐ」
を付されたダイオードは通常の従来のＩＣプロセスに対
する寄生ダイオードである。
示される実施例の等価回路の回路図である。文字「Ｐ」
を付されたダイオードは通常の従来のＩＣプロセスに対
する寄生ダイオードである。
【００４２】図２４−３０はダイオードＤ２ＡおよびＤ
２Ｂに対する種々の構造体の平面図である。いずれの場
合においても、斜線の領域はＰ型であり、交差線領域は
Ｎ＋型であり、さらに白抜きされた領域はＮ型である。
しかしながら、これらの極性は逆であってもよいという
ことは理解されたい。コンタクトは図２４−３０には示
されないが、いずれの場合においてもダイオードＤ２Ａ
及びＤ２Ｂのアノードとして機能するＰ型領域に電気的
に接触するコンタクトが存在する。一般にそれらは「ベ
ースコンタクト」であり、Ｎ＋領域に電気的に接触す
る。一般に、コンタクト並びに金属被覆ができるだけ多
くの拡散部を覆い、ダイオードが周囲全体に沿って等電
位なるようにする。寄生バイポーラトランジスタを含む
ダイオードの場合には、コンタクト及び金属短絡部の面
積は、ベース抵抗を変化させ、それによりバイポーラト
ランジスタがスナップバックを生じる電流を制御するよ
うに減少させることができる。
２Ｂに対する種々の構造体の平面図である。いずれの場
合においても、斜線の領域はＰ型であり、交差線領域は
Ｎ＋型であり、さらに白抜きされた領域はＮ型である。
しかしながら、これらの極性は逆であってもよいという
ことは理解されたい。コンタクトは図２４−３０には示
されないが、いずれの場合においてもダイオードＤ２Ａ
及びＤ２Ｂのアノードとして機能するＰ型領域に電気的
に接触するコンタクトが存在する。一般にそれらは「ベ
ースコンタクト」であり、Ｎ＋領域に電気的に接触す
る。一般に、コンタクト並びに金属被覆ができるだけ多
くの拡散部を覆い、ダイオードが周囲全体に沿って等電
位なるようにする。寄生バイポーラトランジスタを含む
ダイオードの場合には、コンタクト及び金属短絡部の面
積は、ベース抵抗を変化させ、それによりバイポーラト
ランジスタがスナップバックを生じる電流を制御するよ
うに減少させることができる。
【００４３】図２４では、ダイオードＤ２Ａ及びＤ２Ｂ
のアノードは、重くドープされたＮ＋環状部により包囲
されるＮ−ウエル或いはＮ−ｅｐｉ領域内のＰ型領域と
して示される。このことにより寄生ＰＮＰ動作させるこ
とができるが、Ｎ＋環状部によりキャリアを含むように
なるであるあろう。図２５は類似であるが、ここではＮ
＋環状部は、バイポーラ動作を意図的に抑圧するため
に、Ｐ型領域間にも挿入される。図２６は中間構造体で
あり、Ｎ＋環状部は、ある程度バイポーラ動作を抑圧す
るために、Ｐ型領域間に部分的に挿入される。図２７は
別の類似の構造体であり、Ｎ＋環状部は、バイポーラ動
作を抑圧するように、Ｐ型領域間に分割配置される。
のアノードは、重くドープされたＮ＋環状部により包囲
されるＮ−ウエル或いはＮ−ｅｐｉ領域内のＰ型領域と
して示される。このことにより寄生ＰＮＰ動作させるこ
とができるが、Ｎ＋環状部によりキャリアを含むように
なるであるあろう。図２５は類似であるが、ここではＮ
＋環状部は、バイポーラ動作を意図的に抑圧するため
に、Ｐ型領域間にも挿入される。図２６は中間構造体で
あり、Ｎ＋環状部は、ある程度バイポーラ動作を抑圧す
るために、Ｐ型領域間に部分的に挿入される。図２７は
別の類似の構造体であり、Ｎ＋環状部は、バイポーラ動
作を抑圧するように、Ｐ型領域間に分割配置される。
【００４４】図２８は円形の場合を示しており、重くド
ープされたＮ＋環状部が２つのアノードＰ型環状部間に
挿入される。接触していない場合であっても、Ｎ＋環状
部はバイポーラ動作を部分的に抑圧する。図２９は中間
的な場合を示しており、Ｎ＋環状部が分割配置され、バ
イポーラ動作の抑圧の度合いを制限する。図３０は別の
円形の場合を示しており、Ｐ型アノードが互いに向かい
合い、Ｎ＋環状部の内部に配置され、それによりバイポ
ーラ動作を増幅するが、Ｎ＋環状部内の表面付近にバイ
ポーラの少数キャリアを含んでいる。図２４−２９で
は、寄生バイポーラトランジスタは横形或いは縦形（埋
込層が縦形デバイスのエミッタ或いはコレクタとして機
能すると仮定する）のいずれであってもよい。図３１は
ダイオードＤ２Ａ及びＤ２Ｂのバイポーラ動作を変更す
ることにより得ることができる特性の変化を示すグラフ
である。曲線ｚ、ｙ並びにｚは、バイポーラ動作がベー
スコンタクト面積を拡大することにより促進されるとき
の寄生バイポーラの電流−電圧特性を示す。デバイスが
持続電圧Ｖsusにスナップバックする電流は、バイポー
ラ動作が増幅されるに従って増加する。曲線ｗはベース
コンタクトがない極端な場合を示しており、デバイスは
ブレイクダウンと同時にＶsusにスナップバックするで
あろう。ベースコンタクトの面積はベース抵抗を電気的
に変化させる。曲線ｚにより示される場合では、コンタ
クトは十分に分散され、ベース抵抗は、スナップバック
を生じなくても高電流に達することができるように低い
値となる。曲線ｘにより示される場合では、ベース抵抗
は高くなり、スナップバックを開始するために電流はほ
とんど必要とされない。曲線ｙで示される場合は、曲線
ｘ及びｚにより示される場合の中間の状態である。曲線
ｗにより示される場合には、ベースは全く接触しない
か、或いは非常に抵抗性の高い経路を介してのみ接触さ
れ、漏れ電流のみでトランジスタをスナップバックさせ
るのに十分である。
ープされたＮ＋環状部が２つのアノードＰ型環状部間に
挿入される。接触していない場合であっても、Ｎ＋環状
部はバイポーラ動作を部分的に抑圧する。図２９は中間
的な場合を示しており、Ｎ＋環状部が分割配置され、バ
イポーラ動作の抑圧の度合いを制限する。図３０は別の
円形の場合を示しており、Ｐ型アノードが互いに向かい
合い、Ｎ＋環状部の内部に配置され、それによりバイポ
ーラ動作を増幅するが、Ｎ＋環状部内の表面付近にバイ
ポーラの少数キャリアを含んでいる。図２４−２９で
は、寄生バイポーラトランジスタは横形或いは縦形（埋
込層が縦形デバイスのエミッタ或いはコレクタとして機
能すると仮定する）のいずれであってもよい。図３１は
ダイオードＤ２Ａ及びＤ２Ｂのバイポーラ動作を変更す
ることにより得ることができる特性の変化を示すグラフ
である。曲線ｚ、ｙ並びにｚは、バイポーラ動作がベー
スコンタクト面積を拡大することにより促進されるとき
の寄生バイポーラの電流−電圧特性を示す。デバイスが
持続電圧Ｖsusにスナップバックする電流は、バイポー
ラ動作が増幅されるに従って増加する。曲線ｗはベース
コンタクトがない極端な場合を示しており、デバイスは
ブレイクダウンと同時にＶsusにスナップバックするで
あろう。ベースコンタクトの面積はベース抵抗を電気的
に変化させる。曲線ｚにより示される場合では、コンタ
クトは十分に分散され、ベース抵抗は、スナップバック
を生じなくても高電流に達することができるように低い
値となる。曲線ｘにより示される場合では、ベース抵抗
は高くなり、スナップバックを開始するために電流はほ
とんど必要とされない。曲線ｙで示される場合は、曲線
ｘ及びｚにより示される場合の中間の状態である。曲線
ｗにより示される場合には、ベースは全く接触しない
か、或いは非常に抵抗性の高い経路を介してのみ接触さ
れ、漏れ電流のみでトランジスタをスナップバックさせ
るのに十分である。
【００４５】上記の実施例は例示であって制限するもの
ではない。多くの別の実施例が当業者には明らかであろ
う。例えば、Ｖinがグランドレベルより低いダイオード
電圧降下より大きく電圧降下するようにしたい場合に
は、ダイオードＤ２Ａ及びＤ２Ｂと同様のダイオードを
入力端子とグランドとの間に接続することができる。そ
のような実施例が図３２に示されており、ダイオードＤ
１Ａ及びＤ１Ｂが入力端子１４とグランドとの間に接続
されている。
ではない。多くの別の実施例が当業者には明らかであろ
う。例えば、Ｖinがグランドレベルより低いダイオード
電圧降下より大きく電圧降下するようにしたい場合に
は、ダイオードＤ２Ａ及びＤ２Ｂと同様のダイオードを
入力端子とグランドとの間に接続することができる。そ
のような実施例が図３２に示されており、ダイオードＤ
１Ａ及びＤ１Ｂが入力端子１４とグランドとの間に接続
されている。
【００４６】
【発明の効果】以上のように、本発明に従って、逆向き
に直列接続されたダイオードを用いることにより、電源
電圧より高い入力電圧、或いはグランドレベルより低い
入力電圧が回路に加えられる場合であっても、回路の通
常の動作領域外にある所定の電圧になるまで導通しない
ＥＳＤ保護回路を提供することができる。
に直列接続されたダイオードを用いることにより、電源
電圧より高い入力電圧、或いはグランドレベルより低い
入力電圧が回路に加えられる場合であっても、回路の通
常の動作領域外にある所定の電圧になるまで導通しない
ＥＳＤ保護回路を提供することができる。
【図１】Ａ及びＢからなり、ＡはＣＭＯＳインバータを
保護するために配置される従来のＥＳＤ保護回路の回路
図であり、ＢはＡに示される回路の入力及び出力電圧を
示すグラフである。
保護するために配置される従来のＥＳＤ保護回路の回路
図であり、ＢはＡに示される回路の入力及び出力電圧を
示すグラフである。
【図２】一般的な回路を保護するために配置された従来
のＥＳＤ保護回路の回路図である。
のＥＳＤ保護回路の回路図である。
【図３】図２の回路に加えられる種々のＥＳＤパルスで
ある。
ある。
【図４】図２の回路に加えられる種々のＥＳＤパルスで
ある。
ある。
【図５】図２の回路に加えられる種々のＥＳＤパルスで
ある。
ある。
【図６】図２の回路に加えられる種々のＥＳＤパルスで
ある。
ある。
【図７】図２の回路に加えられる種々のＥＳＤパルスで
ある。
ある。
【図８】Ａ乃至Ｃからなり、Ａ及びＢは図２〜図７に示
される供給電圧とグランドとの間のダイオードの等価回
路図（それぞれバイポーラトランジスタ及びＭＯＳＦＥ
Ｔの形式において示す）であり、ＣはＡ及びＢのダイオ
ードを介して流れる電流を電圧の関数として示すグラフ
である。
される供給電圧とグランドとの間のダイオードの等価回
路図（それぞれバイポーラトランジスタ及びＭＯＳＦＥ
Ｔの形式において示す）であり、ＣはＡ及びＢのダイオ
ードを介して流れる電流を電圧の関数として示すグラフ
である。
【図９】入力電圧がＤＣ／ＤＣコンバータにより電源供
給されるインバータにより生成されるＥＳＤ保護回路及
び保護される回路の回路図をである。
給されるインバータにより生成されるＥＳＤ保護回路及
び保護される回路の回路図をである。
【図１０】Ａ及びＢからなり、それぞれ図９に示される
回路における電圧及び電流を示すグラフである。
回路における電圧及び電流を示すグラフである。
【図１１】Ａ及びＢかからなり、Ａは保護される回路及
び本発明に従ったＥＳＤ保護回路を示すブロック図であ
り、ＢはＡのＥＳＤ保護回路を介して流れる電流を電圧
の関数として示すグラフである。
び本発明に従ったＥＳＤ保護回路を示すブロック図であ
り、ＢはＡのＥＳＤ保護回路を介して流れる電流を電圧
の関数として示すグラフである。
【図１２】本発明に従ったＥＳＤ保護回路の回路図であ
る。
る。
【図１３】図１２に示される回路の許容可能な動作条件
を示すグラフである。
を示すグラフである。
【図１４】Ａ及びＢかからなり、それぞれＥＳＤ保護回
路に加えられる極限条件を示す回路図である。
路に加えられる極限条件を示す回路図である。
【図１５】ダイオードがＮ−ウエル内にＰ＋領域として
形成されている集積回路による実施例の断面図である。
形成されている集積回路による実施例の断面図である。
【図１６】各ダイオードがＮ−ウエルを有するＰＮ接合
部を形成するＰ＋領域として形成される集積回路による
実施例の断面図である。
部を形成するＰ＋領域として形成される集積回路による
実施例の断面図である。
【図１７】ダイオードがＮ−エピタキシャル層内のＰ＋
領域として形成されている集積回路による実施例の断面
図である。
領域として形成されている集積回路による実施例の断面
図である。
【図１８】ダイオードがＰ−ウエル内にＮ＋領域として
形成されている集積回路による実施例の断面図である。
形成されている集積回路による実施例の断面図である。
【図１９】ダイオードがフィールド酸化物領域を覆うポ
リシリコン層内に形成されている集積回路による実施例
の断面図である。
リシリコン層内に形成されている集積回路による実施例
の断面図である。
【図２０】図１５に示される実施例に対する等価回路図
である。
である。
【図２１】図１６に示される実施例に対する等価回路図
である。
である。
【図２２】図１７に示される実施例に対する等価回路図
である。
である。
【図２３】図１８に示される実施例に対する等価回路図
である。
である。
【図２４】集積回路内のダイオードの種々の形状の平面
図である。
図である。
【図２５】集積回路内のダイオードの種々の形状の平面
図である。
図である。
【図２６】集積回路内のダイオードの種々の形状の平面
図である。
図である。
【図２７】集積回路内のダイオードの種々の形状の平面
図である。
図である。
【図２８】集積回路内のダイオードの種々の形状の平面
図である。
図である。
【図２９】集積回路内のダイオードの種々の形状の平面
図である。
図である。
【図３０】集積回路内のダイオードの種々の形状の平面
図である。
図である。
【図３１】ダイオードのバイポーラ動作がそのスナップ
バック特性に作用するように如何に調整されるかを示す
グラフである。
バック特性に作用するように如何に調整されるかを示す
グラフである。
【図３２】信号入力端子とグランドとの間に直列に接続
される第２のダイオード対を含む別の実施例の回路図で
ある。
される第２のダイオード対を含む別の実施例の回路図で
ある。
【図３３】図１２に示される回路の種々の動作条件に対
して必要とされる構成要素の大きさを示す表である。
して必要とされる構成要素の大きさを示す表である。
１０ ＥＳＤ保護回路 １２ インバータ １４ 入力端子 １６ 出力端子 ２０ 一般的な回路 ２２ 回路網 ４０ ＤＣ／ＤＣコンバータ ４２ ＣＭＯＳバッファ段 ４４ バッテリ ６０ ＥＳＤ保護回路 ９００ Ｐ−基板 ９０１ フィールド酸化物領域 ９０２ Ｐ−エピタキシャル層 ９０３ フィールド酸化物領域 ９０４ Ｎ−ウエル ９０５ フィールド酸化物領域 ９０６ Ｐ＋領域 ９０７ フィールド酸化物領域 ９０８ Ｐ＋領域 ９０９ Ｐ−フィールドドーパント（ＰＦＤ）領域 ９１０ Ｎ−ウエル ９１１ Ｐ−フィールドドーパント（ＰＦＤ）領域 ９１２ Ｎ＋コンタクト領域 ９１４ 上側金属層 ９１５ Ｐ＋領域 ９１６ Ｎ＋領域 ９１８ 金属層 ９２０ 金属層 ９２２ 金属コンタクト ９２４ 金属層 ９２６ Ｎ埋込層 ９２８ Ｎ埋込層 ９３０ Ｎ−ウエル ９３２ Ｎ−ウエル ９３４ Ｐ＋領域 ９３６ Ｎ＋領域 ９３８ Ｐ＋領域 ９４０ Ｎ＋領域 ９４２ 金属層 ９５０ Ｎ−エピタキシャル層 ９５２ Ｐ＋領域 ９５４ Ｐ＋領域 ９５６ Ｎ＋シンカー領域 ９５８ Ｎ埋込層 ９６０ Ｐ−ウエル ９６２ Ｐ埋込層 ９６４ Ｐ−ウエル ９６６ Ｎ埋込層 ９７０ Ｐ−ウエル ９７２ Ｎ＋領域 ９７４ Ｎ＋領域 ９７６ Ｐ埋込層 ９７８ Ｎ埋込層 ９８０ Ｎ＋シンカー領域 ９８２ Ｐ埋込層 ９９０ 金属層 ９９１ フィールド酸化物領域 ９９２ ポリシリコン層 ９９３ 半導体基板 ９９４ ポリシリコン層 ９９６ ポリシリコン層 ９９８ 金属層 Ｃ１ コンデンサ Ｄ１〜Ｄ４ ダイオード Ｄ２Ａ、Ｄ２Ｂ ダイオード Ｍ１〜Ｍ２ ＭＯＳＦＥＴ Ｑ１、Ｑ２ 寄生トランジスタ Ｑ２Ａ、Ｑ２Ｂ トランジスタ Ｒ１ 抵抗 Ｓ１ スイッチ
【手続補正書】
【提出日】平成１１年６月２８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１０】
【図１２】
【図９】
【図１１】
【図１３】
【図２０】
【図１４】
【図２１】
【図２２】
【図２３】
【図２４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
Claims (15)
- 【請求項１】 静電放電（ＥＳＤ）保護回路であっ
て、 前記ＥＳＤ保護回路により保護される第２の回路に入力
信号を供給するための信号入力端子と、 電源端子と、 前記信号入力端子と前記電源端子との間に直列に接続さ
れる第１及び第２のダイオードとを有し、前記第１及び
第２のダイオードがそれぞれ逆向きに順方向電流を流す
ように接続されることを特徴とする静電放電（ＥＳＤ）
保護回路。 - 【請求項２】 前記信号入力端子とグランドとの間に
第３のダイオードをさらに有することを特徴する請求項
１に記載のＥＳＤ保護回路。 - 【請求項３】 前記電源端子とグランドとの間に接続
される第４のダイオードをさらに有することを特徴する
請求項２に記載のＥＳＤ保護回路。 - 【請求項４】 前記第２の回路がＣＭＯＳインバータ
からなることを特徴する請求項１に記載のＥＳＤ保護回
路。 - 【請求項５】 前記第１及び第２のダイオードが半導
体基板内に形成され、前記第１及び第２のダイオードが
第１の導電型の第１の領域と第２の導電型の第２及び第
３の領域とからなり、前記各第２の領域が前記第１の領
域とＰＮ接合部を形成するように形成されることを特徴
する請求項１に記載のＥＳＤ保護回路。 - 【請求項６】 前記入力端子が前記第２の領域と接触
し、前記電源端子が前記第２の領域と接触することを特
徴とする請求項５に記載のＥＳＤ保護回路。 - 【請求項７】 前記第１及び第２のダイオードが半導
体基板内に形成され、前記第１のダイオードが、第２の
導電型の第２の領域と第１のＰＮ接合部を形成する第１
の導電型の第１の領域からなり、また前記第２のダイオ
ードが、前記第１の導電型の第４の領域と第２のＰＮ接
合部を形成する前記第２の導電型の第３の領域からなる
ことを特徴とする請求項１に記載のＥＳＤ保護回路。 - 【請求項８】 前記第１の領域が前記入力端子に接続
され、前記第４の領域が前記電源端子に接続され、さら
に前記第２及び第３の領域が互いに接続されることを特
徴とする請求項７に記載のＥＳＤ保護回路。 - 【請求項９】 前記第１及び第２のダイオードが第１
の導電型のエピタキシャル層内に形成され、前記第１の
ダイオードが、前記エピタキシャル層と第１のＰＮ接合
部を形成する第２の導電型の第１の領域からなり、また
前記第２のダイオードが、前記エピタキシャル層と第２
のＰＮ接合部を形成する前記第２の導電型の第２の領域
からなることを特徴とする請求項１に記載のＥＳＤ保護
回路。 - 【請求項１０】 前記第１の領域と前記第２の領域と
の間に配置される前記第１の導電型の第３の領域をさら
に有し、前記第３の領域が前記エピタキシャル層より重
くドープされることを特徴とする請求項９に記載ＥＳＤ
保護回路。 - 【請求項１１】 前記第１及び第２の領域の下側に配
置される前記第１の導電型の埋込層を更に有し、前記埋
込層が前記エピタキシャル層より重くドープされること
を特徴とする請求項１０に記載のＥＳＤ保護回路。 - 【請求項１２】 前記第１及び第２のダイオードがポ
リシリコンの層からなり、前記ポリシリコンの層が第１
の導電型の第１の領域、第２の導電型の第２の領域並び
に前記第１の導電型の第３の領域からなり、前記第２の
領域が前記第１及び第３の領域とＰＮ接合部を形成する
ことを特徴とする請求項１に記載のＥＳＤ保護回路。 - 【請求項１３】 前記信号入力端子が前記第１の領域
に接続され、前記電源端子が前記第３の領域に接続され
ることを特徴とする請求項１２に記載のＥＳＤ保護回
路。 - 【請求項１４】 前記ポリシリコン層がフィールド酸
化物領域上に形成されることを特徴とする請求項１３に
記載のＥＳＤ保護回路。 - 【請求項１５】 前記信号入力端子とグランドとの間
に直列に接続される第３及び第４のダイオードをさらに
有し、前記第３及び第４のダイオードがそれぞれ逆向き
に順方向電流を流すように接続されることを特徴とする
請求項１に記載のＥＳＤ保護回路。
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