CN114649326A - 具有集成肖特基势垒的绝缘栅双极晶体管 - Google Patents

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Abstract

本申请题为“具有集成肖特基势垒的绝缘栅双极晶体管”。在示例中，电子器件(200)包括在半导体衬底(198)内具有第一导电类型的第一势阱(208)和在半导体衬底(198)内并接触第一势阱(208)的具有第二相反导电类型的第二势阱(212)。该器件还包括在第二势阱(212)内具有第一导电类型的第三势阱(216)。金属结构(235)与第三势阱(216)的表面的至少一部分直接接触，从而在第三势阱(216)和金属结构(235)之间形成肖特基势垒。

Description

具有集成肖特基势垒的绝缘栅双极晶体管
背景技术
现代电子产品广泛使用亚微米级半导体集成电路(IC)。IC包括输入/输出(I/O)接口，使其能够与其他电子电路(例如，其他IC)交互。不幸的是，I/O接口可能会将IC暴露在静电放电事件(ESD)下，这可能会导致大电流突然流入IC。为了保护IC，ESD保护电路可以耦合到I/O接口以提供接地的电流路径从而避免损坏IC内的部件。
发明内容
在示例中，电子器件包括在半导体衬底内具有第一导电类型的第一势阱和在半导体衬底内具有第二相反导电类型并接触第一势阱的第二势阱。该器件还包括在第二势阱内具有第一导电类型的第三势阱。与第三势阱的表面的至少一部分直接接触的金属结构由此在第三势阱和金属结构之间形成肖特基势垒。
附图说明
对于各种示例的详细描述，现在将参考附图，其中：
图1示出了根据本公开的包括耦合到电子器件的ESD保护电路的集成电路的示例。
图2描绘了根据本公开的电子器件的说明性等效电路图。
图3描绘了根据各种示例的本公开的说明性电子器件的侧视横截面。
图4描绘了根据各种示例的制造本公开的电子器件的说明性方法。
图5至图10描绘了根据各种示例的制造本公开的电子器件的说明性步骤。
图11示出了本公开的ESD检测电路的示例实施方式。
图12说明了具有常规源极掺杂浓度的IGBT的安全工作区(SOA)和源极掺杂浓度降低从而在源极和上覆硅化物层之间形成肖特基势垒的电子器件。
具体实施方式
静电放电(ESD)事件是由于两个物体之间存在电势差而在两个带电物体之间突然流过大电流。例如，用户(例如，人)可能通过与电子器件发生电接触而在电子器件中引起ESD事件。该事件通常由人体模型(HBM)建模。在一些情况下，可以采用带电器件模型(CDM)来表征电子器件对ESD事件造成损坏的敏感性。可以使用各种技术中的任何一种来加强IC抵抗ESD事件的保护系统。一种此类技术涉及在I/O接口处使用电子元件(例如二极管)。当发生ESD事件时，二极管结在亚纳秒响应时间内击穿并分流ESD电流远离IC，从而保护IC免受ESD事件的影响。
ESD保护电路通常配置为在正常信号工作期间关断并在ESD事件期间导通。可以构建ESD保护电路(或ESD钳位电路)来响应静态过压条件。在这种情况下，IC内的ESD保护电路可以将由于静态过压条件产生的电流重新引导到地。在其他情况下，ESD保护电路可以响应瞬态电压/电流事件。在这种情况下，快速变化的电压或电流会使ESD保护电路快速导通。
一些ESD保护电路包括二极管、金属氧化物半导体场效应晶体管(MOSFET)或可控硅整流器(SCR)。ESD保护电路通常用于处于较高电压(例如，65V)的I/O端口或电源轨之间，以在静电应力损坏IC的内部或核心电子电路之前释放静电应力。在一些高压应用中，ESD保护电路包括漏极扩展金属氧化物半导体场效应(DEMOS)晶体管或横向扩散金属氧化物半导体(LDMOS)晶体管。
然而，因为可以流过LDMOS/DEMOS晶体管的漏极的最大电流是有限的，所以LDMOS/DEMOS晶体管的使用可能是不合需要的。通常，流经LDMOS/DEMOS晶体管的漏极电流上限是给定栅源电压的饱和电流。流经LDMOS/DEMOS晶体管的漏极的电流受到此类晶体管的漏极扩展区的载流子浓度的限制。由于增加漏极扩展区中的载流子浓度会增加漏极电流，因此在一些情况下，可以通过增加漏极扩展区的掺杂浓度来缓解上述限制。不幸的是，增加漏极扩展区的掺杂浓度会降低LDMOS/DEMOS晶体管的击穿电压，这可能使其不适合用于目标ESD应用。
在一些情况下，对于ESD应用，可以使用绝缘栅双极晶体管(IGBT)代替LDMOS/DEMOS晶体管。IGBT在结构上类似于LDMOS/DEMOS，可以通过引入附加扩散层来克服高栅源电压下漏极电流饱和的问题。附加扩散层将少数载流子注入漏极扩展区。注入的少数载流子增加了漏极扩展区的载流子浓度，这进一步增了漏极电流。
然而，引入附加扩散层会导致额外的挑战，例如形成寄生可控硅整流器(SCR)。假设N型DEMOS/LDMOS晶体管，寄生SCR的形成是由于引入了耦合到本征寄生NPN BJT的寄生PNP双极结型晶体管(BJT)。寄生SCR可以在低于电源轨额定电压的电压下在电源轨(其中ESD保护电路连接在其之间)之间形成低阻抗路径，这导致即使在没有ESD事件的情况下，寄生SCR结构分流电流(即，闩锁)。作为结果，IGBT的安全工作区(SOA)退化(degrad)。由于寄生SCR的存在，闩锁可能会破坏ESD保护电路耦合到的电路的正常功能。本文公开的示例描述了一种解决由寄生SCR引起的闩锁问题的电子器件。
因此，本文公开的至少一些示例针对电子器件，例如IGBT，其可用于例如ESD保护电路，该电路降低或防止发生闩锁条件的可能性。在一些示例中，闩锁条件通过以导致IGBT的源区和硅化物之间的电压降的方式构造IGBT来防止。IGBT的源区具有使源区和硅化物之间形成肖特基势垒的掺杂浓度范围。如下所描述的，由肖特基势垒产生的整流势垒反向偏置IGBT内的寄生BJT的P-N结。反向偏置的P-N结有助于避免在IGBT的寄生SCR内以其他方式形成低阻抗电流路径。此外，IGBT的主体区邻接源区。源区和主体区共享公共电极。由于没有单独的主体电极(除了源电极)并且主体区邻接源区(这意味着源区和主体区之间不存在隔离材料)，本文描述的IGBT比具有主体电极的IGBT更小，其他所有方面都相同。
图1描绘了包含说明性ESD保护电路90的集成电路(IC)80，该说明性ESD保护电路90包括耦合到电子器件100和IC 80的端子85的ESD检测电路103。器件100通过ESD检测电路103耦合到端子85。端子85可以包括IC 80的外部可访问引脚或者可以耦合到IC的外部可访问引脚。端子85是可能由于ESD事件而经历升高的电压的端子。ESD保护电路90保护IC 80内的其他部件(未示出)免受由于端子85上的ESD事件产生的大电流。在一些实施方式中，单独的ESD保护电路90可以耦合到并且用于保护受益于ESD保护的每个端子85。
器件100包括栅极端子102、集电极端子104和发射极端子106。集电极端子104连接到器件100的阳极。出于下面将描述的原因，发射极端子106也可以被称为源极端子106。源极端子106如ESD检测电路103一样连接到地。栅极端子102耦合到ESD检测电路103的栅极输出端子113。响应于通过ESD检测电路103检测到的ESD事件，ESD检测电路通过其栅极输出端子113向器件100的栅极端子102产生栅极驱动信号，从而导通器件100并在端子85和地之间提供通过器件100的电流路径。集电极端子104耦合到ESD检测电路103的端子110。ESD检测电路103从其端子110向器件100的集电极端子104提供阳极信号(例如，ESD电流)。
如图1所示，器件100的源极端子106连接到地。在一些情况下，例如在美国专利号10,249,610(“'610专利”)中所描述的，反向偏置器件连接在IGBT源极端子和地之间，该专利的全部内容通过引用结合于此。该反向偏置器件可用于避免低阻抗电流路径，否则该路径可能会通过IGBT的寄生SCR形成。然而，本公开中所描述的器件100通过在器件100内形成整流势垒消除了反向偏置器件，该整流势垒导致如在'610专利中所描述的电路的类似的电气行为。
在工作期间，ESD事件可能导致端子85处发生高电压瞬变，这可能导致几微秒内相对高的电流(例如，1.5A)流动。ESD检测电路103感测到这样的事件并且作为响应在其栅极输出端子113处产生栅极信号从而导通器件100。器件100的构造使得在IGBT内的MOSFET的源极和硅化物层之间形成肖特基势垒。MOSFET的源极和硅化物层之间的电势差在MOSFET的源极和地107之间引入电压降。因此，从ESD检测电路103到器件100的栅极端子102的栅极信号可能需要高于在没有肖特基势垒引入的电压降的情况下导通器件100所需的栅极信号。换句话说，对于导通器件100，由肖特基势垒引起的电压降的存在导致栅极端子102上需要相对于地的更高电压。导通器件100所需的更高电压可能基本上等于肖特基势垒两端的电压降。有利地，肖特基势垒的存在还反向偏置器件内的寄生N-P-N BJT的基极-发射极P-N结，从而阻止低阻抗电流路径在器件的寄生SCR内激活。本文公开的器件100是N沟道IGBT并且所描述的原理也适用于P沟道IGBT。
图2描绘了器件100的说明性等效电路图101。等效电路图101包括PNP BJT114、NPNBJT 130和MOSFET 124。为简单起见，PNP BJT 114和NPN BJT 130可以分别称为BJT 114和BJT 130。BJT 114和BJT 130是寄生晶体管。BJT 114包括发射极116、集电极120和基极118。BJT 114的发射极116形成器件100的集电极端子104并耦合到ESD检测电路103的端子110。BJT 130包括集电极132、基极134和发射极136。MOSFET 124包括栅极126、漏极145、主体127和源极128。MOSFET 124的源极128耦合到BJT 130的发射极136并且经由二极管180耦合到源极端子106，二极管180具有在节点152处连接到发射极136和源极128的阴极。二极管180表示由在器件100内形成的肖特基势垒引起的电压降，该器件100可以在齐纳二极管配置中工作(例如，在反向击穿中)。因为源极128耦合到发射极136，所以源极端子106可以被称为IGBT的发射极端子或IGBT的源极端子。
电阻器122是由器件100中的载流子表征的电阻的表示，因此可能不是耦合在发射极116和漏极145之间的物理电阻器。类似地，在节点150处连接到二极管180的阴极的电阻器146也模拟寄生电阻。集电极132在节点138处耦合到基极118。集电极120在节点156处耦合到基极134。集电极132通过电阻器122耦合到集电极端子104。栅极126耦合到ESD检测电路103的栅极输出端子113。
MOSFET 124还包括在节点138处耦合到BJT 114的基极118的漏极145。MOSFET 124的主体127耦合到集电极120。如本文所述，电压由肖特基势垒产生(在图2中由二极管180模拟)。肖特基势垒在反向击穿中产生的电压降意味着栅极126上需要相对于地107更高的电压，以便MOSFET 124的Vgs足够高(例如，大于MOSFET 124的阈值电压)，从而导通MOSFET。
因为PNP BJT 114的P型发射极耦合到NPN BJT 130的P型基极，所以PNPN结的串联连接由BJT 114和130形成。一个PN结在P型发射极116和N型基极118之间形成。NP结在N型基极118和P型集电极120之间形成。最后，PN结在P型基极134和N型发射极136之间形成。这组串联连接的P-N-P-N结形成寄生SCR，在没有本文所述的肖特基势垒的情况下，寄生SCR可以其他方式导致形成到地的低阻抗电流路径，即使在ESD事件期间没有大的电压瞬变(并且器件100未导通)。由肖特基势垒(例如，二极管180)产生的电压使得NPN BJT 130的N型发射极136具有比P型基极134更高的电压。因此，在P型基极134和N型发射极136之间形成的P-N结被反向偏置。通过反向偏置BJT 130的基极-发射极PN结，避免了低阻抗路径的形成，否则该低阻抗路径可能由BJT114和130的组合形成的寄生SCR产生。
图3描绘了器件100的至少一部分的侧视横截面，为了讨论的目的将其指定为器件200。器件200包括可以使用硅形成的衬底198。衬底198可以掺杂有P型掺杂剂(例如，周期表的第III族元素)。器件200还包括具有顶表面201的N型埋层202。可以通过在衬底198中注入N型掺杂剂(例如，周期表的第V族元素)来形成N型埋层202。器件200包括通过在衬底198上生长P型硅而形成的P型外延层204。P型外延层204包括顶表面205和底表面203。P型外延层204的底表面203与N型埋层202的顶表面201接合。术语“衬底”可以指具有P型外延层204的衬底198。
在图3的示例中，器件200还包括P型埋层206，该P型埋层206包括顶表面209和底表面207。在其他示例中，不包括P型埋层206。P型埋层206的底表面207与P型外延层204的顶表面205接合。通过在P型外延层204中注入P型掺杂剂来形成P型埋层206。
器件100包括N型势阱208，其有时称为深N势阱、DNWELL或深势阱。通过在P型衬底198中注入N型掺杂剂来形成DNWELL 208。DNWELL 208包括顶表面239和底表面211。底表面211与P型埋层206的顶表面209接合。DNWELL 208的顶表面239与衬底198的顶表面197重合。
器件200包括通过在DNWELL 208中注入P型掺杂剂而形成的P型势阱212，并且包括顶表面219和底表面221。P型势阱212可以被称为双扩散势阱或DWELL，并且可以作为器件200的主体区工作。在所示的示例中，P型DWELL212的底表面221与DNWELL 208的顶表面209接合。P型DWELL 212的顶表面219与衬底198的顶表面197重合。DWELL 212与DNWELL 208形成结，该结与衬底198的顶表面相交。
器件200还包括通过向P型DWELL 212添加N型掺杂剂而形成的N型浅源(shallowsource)216。在一个示例中，用于N型浅源区216(以及因此MOSFET14的源极128)的掺杂剂是砷并且其具有在1018原子/cm3至1020原子/cm3范围内的掺杂剂浓度。N型浅源216包括与衬底198的顶表面197重合的顶表面217。N型浅源216形成MOSFET 124的源极128(图2)。电极226形成在N型浅源216上方并且代表器件的源极端子106。
器件200还包括通过向P型DWELL 212添加额外的P型掺杂剂(例如，硼)形成的P型主体接头231。P型主体接头231包括与衬底198的顶表面197重合的顶表面223。P型主体接头231代表MOSFET 124的主体127。可以看出，P型主体接头231的侧表面邻接N型浅源216的侧表面。在一些示例中，介电隔离结构位于主体接头231和浅源216之间。此外，图3的示例示出了在P型主体接头231和N型浅源216之间共享的单电极226。电极226由图2中的源极端子106代表。
硅化物层235(或其他类型的金属结构)形成在电极226和N型浅源216之间，并且在N型浅源216的表面的至少一部分和主体接头231的至少一部分上方。金属硅化物可以通过浅源216的硅与诸如钨、钛或铂的难熔方法之间的反应形成。N型浅源216的掺杂浓度足够低，使得在N型浅源216和硅化物层235之间形成肖特基势垒。讨论了肖特基势垒的意义。由于P型主体接头231中的掺杂类型和浓度水平(例如，具有比N型浅源216更高的载流子浓度)，电极226与主体接头231欧姆接触并且与N型浅源216整流接触(经由肖特基势垒)。图3还示出在电极230和P型漏区214之间的硅化物255。硅化物(未示出)也可以在图3所示的其他电极和底层硅之间的结处形成。
示例中的器件200包括N型势阱210，有时被称为NWELL 210，其通过在DNWELL 208中注入N型掺杂剂形成。N型势阱210包括与衬底198的顶表面197重合的顶表面215。N型势阱210代表MOSFET 124的漏极。
P型漏区214通过在DNWELL 208中注入P型掺杂剂例如硼而形成，并且可以具有在大约1019原子/cm3-1020原子/cm3范围内的掺杂剂浓度。通常，漏区214中的掺杂浓度大于浅势阱216中的掺杂浓度。P型漏区214包括与衬底198的顶表面197重合的顶表面213。电极230形成在P型漏区214的上方并代表器件200的集电极端子104。
器件200包括掺杂有N型掺杂剂并且从衬底198的顶表面197延伸到N型埋层202的势阱234和势阱236。电极224和232分别在势阱234和势阱235的上方形成，并可用于偏置埋层202以达到隔离目的。器件200还包括栅极氧化层222，其上形成栅极电极225，该栅极电极225代表MOSFET 124的栅极126。电极228提供到栅极电极225的电连接。
在图3的示例中，器件200还包括浅沟隔离(STI)结构238，其隔离DNWELL208中的有源区域。可以看到，P型主体接头231和N型浅源216彼此邻接，并因此它们之间没有浅沟隔离层部分。由于浅源216的掺杂剂浓度低，这种配置是可能的，而在常规的IGBT中，通常需要从主体接头隔离源极。虽然浅源216和主体接头216的说明性邻接使得器件200的面积更小，但在其他示例中，隔离结构被置于这些区域之间。
如上所解释的，器件200除了MOSFET 124外，还包括寄生BJT 114和130。这三个器件在图3中以示意图形式显示，没有隐含限制。BJT 114在P型漏区214、P型DWELL 212、DNWELL 208和N型势阱210之间形成。BJT 114的发射极116是由P型漏区214形成的。DNWELL208和N型势阱210可作为基极118，而P型DWELL 212可作为集电极120。发射极116耦合到电极230(也代表集电极端子104)。
BJT 130在N型浅源216、P型DWELL 212、DNWELL 208和N型势阱210之间形成。N型浅源216可以作为发射极136工作，而N型势阱208和210可以作为集电极132工作。BJT 130的发射极136经由肖特基二极管180耦合到电极226。电极226提供到器件200的源极端子的连接。MOSFET 124包括N型浅源216、N型势阱208和210，以及栅极电极225，其中电极228作为栅极端子102工作。
然而在常规的IGBT中，漏区214和位于浅源216的源区通常在同一源/漏(S/D)注入期间接收掺杂剂，对于器件200，漏区214可以在S/D注入期间接收掺杂剂，而浅源216仅通过使用DWELL模式的注入步骤接收n型掺杂剂。因此，常规IGBT的源极和漏极可以具有相同或相似的掺杂浓度，而对于器件200，浅源216和漏区214的掺杂浓度不限于相似。因此，当可以被用来在器件200的结构中有效地嵌入二极管时，浅源216的掺杂水平可以被定制以产生先前描述的肖特基势垒。
'610专利描述了一种具有类似于图2的等效电路的IGBT，其反向偏置器件可由外部二极管实现。发明人已经认识到，此二极管的功能可由浅源216和DWELL 212之间的嵌入式肖特基势垒有效实现。不受理论限制，据信，肖特基势垒可被理解为作为或类似于肖特基二极管工作，其阳极连接到源极端子106并且其阴极连接到节点152(图2)。肖特基势垒在图2中由肖特基二极管180表示，其在图3中被取向使得其阳极与硅化物层235重合，其阴极与浅源216重合。肖特基二极管180在由至少导通电压正向偏置时具有导通电压降，并且在由至少击穿电压反向偏置时具有击穿电压降。虽然在'610专利中实现的二极管被连接使得其阳极连接到节点152并且其阴极连接到源极端子106，但本公开的肖特基势垒被意外地确定为具有类似的功能，即使肖特基二极管的阳极和阴极与'610号专利的二极管相反取向。通过在器件200中集成肖特基二极管，利用器件200的电路的部件数量减少，器件200的管芯尺寸可以减小，并且可靠性有望通过减少外部连接提高。
器件200中集成肖特基二极管180的有效性由图12说明，其中示出IGBT(具有常规源极掺杂剂浓度)和与本文描述的原理一致的电子器件(其源极掺杂剂浓度被降低，从而在源极和上覆硅化物层之间形成肖特基势垒)的传输线脉冲(TLP)特性的电流和电压。从与器件的骤回电压(snapback voltage)相关的每条曲线确定安全工作区(SOA)。I-V特性1210描述常规IGBT的工作，并且表明在5V处的骤回，指示5V的SOA。I-V特性1220描述包括集成的肖特基势垒的器件的工作，并且表明没有高达28V的骤回，指示至少28V的SOA。典型的器件规格可能要求20V的最小骤回电压。常规的IGBT不符合该规格，而包括集成肖特基势垒的器件符合该规格，这证明所述示例的功能和优势。
图4描绘制造器件200的方法305的一个示例。现在结合图5至图10描述方法305。在步骤330，方法305包括在衬底198中形成第一势阱(例如，DNWELL 208)。在至少一些工艺流程中，在衬底198中形成第一势阱(其掺杂浓度约为1015原子/cm3-1016原子/cm3)之前，衬底198可以经过一个或多个制造步骤，例如在衬底198中注入N型掺杂剂以形成N型埋层202(掺杂浓度约为1018原子/cm3-1019原子/cm3)。N型埋层202具有顶表面201(图5)。在N型埋层202形成之后，在衬底上生长出P型外延层240，并以例如约1015原子/cm3的浓度进行掺杂。此外，DNWELL 208(掺杂浓度约为1016原子/cm3-1017原子/cm3)可通过在衬底198中注入N型掺杂剂形成(图6)。DNWELL208包括顶表面239和底表面211。在一些示例中，衬底198可以进一步注入P型掺杂剂，以形成P型埋层206(掺杂浓度约为1016原子/cm3-1017原子/cm3)，其分别包括顶表面209和底表面207。在形成P型埋层206之后，外延层240可以表示为P型外延层204，其如图7所示具有顶表面205和底表面203。
在步骤335，方法305包括形成和蚀刻STI结构238(或LOCOS)，从而产生多个浅沟隔离部分(如图8所示)。STI结构238包括隔离DNWELL 208中的有源区域的部分。
方法305进行步骤340，其中包括在衬底198中形成第二势阱(例如，P型DWELL 212)(如图9所示)。该步骤可包括在衬底198中注入P型掺杂剂如砷(As)以形成P型DWELL 212。掺杂剂的浓度可以在大约1018原子/cm3-1019原子/cm3的范围内。P型DWELL 212包括顶表面219和底表面221。注入将DWELL 212的一部分转换为N型，产生第三势阱，例如浅源216。
在一些示例中，栅极氧化层222可以在进行步骤350之前在顶表面197上方形成。在步骤350，方法305包括在第二势阱(例如，p型DWELL 212)中形成第三势阱(例如，浅源216)(如图10中所示)。该步骤可以包括在p型势阱212中注入N型掺杂剂以形成N型浅源216。掺杂剂，在一个示例中可以是砷，其浓度可以在大约1018原子/cm3-1020原子/cm3的范围内。如下文进一步描述，浅源216的掺杂剂浓度足够低，以确保在浅源216和随后在浅源上形成的上覆硅化物层之间形成肖特基势垒。
方法305然后进行步骤360，其包括在第二势阱(P型DWELL 212)中形成第四势阱(P型主体接头231)。在说明性示例中，如图10所示，第四势阱(P型主体接头231)的形成导致第四势阱邻接第三势阱(n型浅源216)，尽管在其他示例中为介电隔离结构可以将浅源216与主体接头231隔离。步骤360可以包括在P型DWELL 212中注入诸如硼的P型掺杂剂以形成P型主体接头231。
方法305进一步进行到步骤370，其包括在第一势阱(例如，DNWELL 208)中形成第五势阱(例如，N型势阱210)。该步骤可以通过在DNWELL 208中注入N型掺杂剂来执行以形成N型势阱210，掺杂剂浓度在大约1017原子/cm3-1018原子/cm3的范围内。图10中示出N型势阱210。
方法305进一步移动到步骤380，其包括在第五势阱(例如N型势阱210)中形成第六势阱(例如P型漏区214)。该步骤可以通过在N型势阱210中注入P型掺杂剂(掺杂剂浓度在大约1019原子/cm3-1020原子/cm3的范围内)来执行以形成P型势阱214。
在步骤385，在衬底198上形成硅化物层(例如，硅化物层235)(在图10中所示)。如上所解释，N型浅源216和硅化物层235的组合形成肖特基势垒，这导致在N型浅源216和硅化物层235之间形成电压降。由肖特基势垒产生的电压预期会使BJT 130的P型基极134和BJT130的N型发射极136的P-N结反向偏置，从而防止形成通过BJT 114和BJT 130的寄生SCR的低阻抗电流路径。
在步骤390，方法305包括形成分别用于器件的源极、栅极和阳极的电极226、228和230(如图3中所示)。电极228经由无参考硅化物层电连接到栅极电极225。电极230经由硅化物255连接到用于阳极的P型漏区214，并且电极226经由硅化物层235连接到用于源极的N型浅源216和P型主体接头231。
上述肖特基势垒在硅化物层235和N型浅源216之间形成。然而，在一些情况下，器件200不包括电极(例如，电极226和230)和相应的势阱(例如，漏区214、浅源216和主体接头231)之间的硅化物层235。在这种晶体管中，电极226直接接触N型浅源216和P型主体接头231，由于N型浅源216的掺杂浓度，在电极226和N型浅源216之间形成肖特基势垒。在一些示例中，这种配置中的N型浅源216可以如上所述进行掺杂(例如，砷的掺杂浓度在1018原子/cm3-1020原子/cm3的范围内)。
图11示出ESD检测电路103的示例实施方式。在这个示例中，ESD检测电路103包括电容器C1、电阻器R1和R2以及晶体管M1。端子85耦合到电容器C1。电容器C1耦合到电阻器R1和晶体管M1(在这个示例中是N型金属氧化物半导体场效应晶体管)的栅极。栅极输出端子113通过M1的漏极和电阻器R2之间的连接提供。端子85连接到电源轨(VDD)。
ESD检测电路103在其断电状态(IC未通电，因此VDD为0V)下检测ESD事件。在断电状态期间且不存在ESD事件时，端子85由于VDD关断而处于接地电位，且晶体管M1的栅极经由电阻器R1被拉到地。在M1的栅极接地的情况下，M1关断并且没有电流流过R2，从而将栅极输出端子113拉到地。在ESD事件期间，在端子85处出现快速电压瞬变。端子85上的该电压瞬变通过电容器C1耦合到M1的栅极，从而短暂地导通M1(M1在瞬变持续时导通)。在M1导通的情况下，M1的源极以及因此栅极输出端子113被上拉到接近端子上的电压瞬态的电压。如上所述，栅极输出端子113上的升高电压触发IGBT。
图11的ESD检测电路103是电压瞬变电路(有时被称为“DV/DT”电路)的示例。在其他示例中，ESD检测电路103包括电压电平检测电路，其响应于端子85上的电压超过阈值电平而增加栅极输出端子113上的电压。
术语“耦合”在整个说明书中被使用。该术语可涵盖使功能关系与本公开内容的描述一致的连接、通信或信号路径。例如，如果器件A产生信号以控制器件B执行动作，在第一示例中，器件A被耦合到器件B，或者在第二示例中，如果中间部件C没有实质性地改变器件A和器件B之间的功能关系，从而器件B经由器件A产生的控制信号被器件A控制，则器件A通过中间部件C被耦合到器件B。
在所描述的实施例中可以进行修改，并且在权利要求的范围内，其他实施例也是可能的。

Claims (20)

1.一种电子器件，包括：
第一势阱，其在半导体衬底内具有第一导电类型；
第二势阱，其在所述半导体衬底内具有相反的第二导电类型并且接触所述第一势阱；
第三势阱，其在所述第二势阱内具有所述第一导电类型；以及
金属结构，其与所述第三势阱的表面的至少一部分直接接触，从而在所述第三势阱和所述金属结构之间形成肖特基势垒。
2.根据权利要求1所述的电子器件，其中所述第三势阱是N型势阱。
3.根据权利要求1所述的电子器件，其中所述第三势阱的掺杂剂浓度在每立方厘米1018至1020个原子的范围内。
4.根据权利要求3所述的电子器件，其中所述第三势阱的所述掺杂剂包括砷。
5.根据权利要求1所述的电子器件，还包括在所述第一势阱内的第四势阱，其中所述第四势阱提供寄生双极结型晶体管即寄生BJT的发射极，所述第二势阱提供所述寄生BJT的基极，并且所述第三势阱提供所述寄生BJT的集电极；以及
所述肖特基势垒被配置为在工作期间偏置所述寄生BJT的所述发射极。
6.根据权利要求1所述的电子器件，还包括第四势阱，所述第四势阱是所述电子器件的主体接头，所述第三势阱是所述IGBT的所述源极，并且所述第三势阱和所述第四势阱彼此邻接。
7.根据权利要求6所述的电子器件，其中所述第四势阱的掺杂浓度高于所述第三势阱的所述掺杂浓度。
8.根据权利要求6所述的电子器件，还包括在所述源极和所述主体接头之间共享的电极。
9.一种集成电路即IC，包括：
ESD检测电路，其具有输入端子和输出端子；以及
绝缘栅双极型晶体管即IGBT，其耦合到所述ESD检测电路的所述输出端子，所述IGBT具有在衬底内的第一导电类型的第一深势阱、在所述衬底内的第二不同导电类型并且在所述第一势阱内形成结的深势阱即DWELL、在所述DWELL内具有所述第一导电类型的浅源，以及在所述浅源的表面的至少一部分的上方的硅化物层，从而在所述浅源和所述硅化物层之间形成肖特基势垒。
10.根据权利要求9所述的IC，其中所述浅源是以在每立方厘米1018至1020个原子范围内的浓度掺杂砷的N型势阱。
11.根据权利要求9所述的IC，其中：
所述IGBT包括寄生双极结型晶体管，其具有由所述DWELL提供的基极和由所述浅源提供的发射极；以及
所述肖特基势垒被配置为反向偏置所述寄生双极结型晶体管的所述基极-发射极结。
12.根据权利要求9所述的IC，还包括第四势阱，所述第四势阱提供所述IGBT的主体接头，所述浅源邻接所述第四势阱。
13.根据权利要求12所述的IC，其中所述硅化物层导电地连接所述浅源和所述主体接头。
14.根据权利要求9所述的IC，还包括在所述衬底的表面和所述第一势阱之间延伸的具有所述第二导电类型的漏区，其中所述漏区具有比所述浅源更大的掺杂剂浓度。
15.根据权利要求14所述的IC，还包括栅极电极，其覆盖所述浅源的一部分并且朝向所述漏区延伸并且在所述第一势阱和所述DWELL之间的结上方延伸。
16.根据权利要求9的IC，其中由所述肖特基势垒定义的肖特基二极管具有与所述硅化物层重合的阳极以及与所述浅源重合的阴极。
17.一种形成集成电路的方法，包括：
在半导体衬底内形成具有第一导电类型的第一势阱区；
在所述衬底内形成具有第二导电类型的第二势阱区，所述第二势阱区与所述第一势阱区形成结，所述结与所述衬底的顶表面相交；
形成具有第二导电类型的漏区，其在所述顶表面和所述第一势阱区之间延伸；
形成位于所述结上方的栅极电极；
在所述第二势阱区内形成具有所述第一导电类型的浅源区；以及
在所述浅源区上形成金属硅化物，所述金属硅化物与所述浅源区形成肖特基势垒。
18.根据权利要求17所述的方法，其中所述栅极电极在所述浅源区上方延伸。
19.根据权利要求17所述的方法，其中所述栅极电极晶粒区具有比所述浅源区更大的掺杂剂浓度。
20.根据权利要求17所述的方法，其中由所述肖特基势垒定义的肖特基二极管具有与所述金属硅化物重合的阳极和与所述浅源区重合的阴极。
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