JP4403292B2 - 半導体装置 - Google Patents
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図7は、従来の静電保護用素子を有するパワーICの要部回路図である。pnダイオード51、52が静電保護用素子である。この回路図において、pnダイオード51のアノードとVss端子57(電源の低電位側端子)が接続し、pnダイオード51のカソードとpnダイオード52のアノードが接続し、pnダイオード52のカソードとVdd端子56(電源の高電位側端子)が接続し、pnダイオード52のアノードとカソードにプルアップ抵抗53が接続し、pnダイオード51、52の接続点と入力端子55、内部回路54が接続し、内部回路54とVdd端子56、Vss端子57、出力端子58が接続する。
入力端子55はpnダイオード51のカソード電極75と接続し、さらに、内部回路55を構成する図示しないCMOS回路のゲートと接続する。pnダイオード51はp基板72の表面層にnウェル領域73を形成し、nウェル領域73の表面層にn+ 層74を形成し、n+ 層74上にカソード電極75を形成し、このカソード電極75と入力端子55を接続する。
また、nウェル領域73と離して形成される別のnウェル領域76には前記の内部回路54が形成される。このnウェル領域76には図示しないpチャネルMOSFETとnチャネルMOSFETで構成されるCMOS回路などが形成される。CMOS回路が形成されるnウェル領域76は通常Vdd端子56と接続する。pチャネルMOSFETはpソース領域、pドレイン領域、ゲート電極で構成され、nチャネルMOSFETはpウェル領域に形成されたnソース領域、nドレイン領域、ゲート電極で構成される。ゲート電極はゲート端子と接続し、このゲート端子と先の入力端子55を接続する。また、p基板72の裏面に裏面電極78を形成し、この裏面電極78とVss端子57を接続する。
図10は、図8のY−Y線で切断した要部断面図である。この図は隣接する入力端子55とその下に形成されたpnダイオード51の断面図を示し、pnダイオード52は省略し、プルアップ抵抗53とVdd端子56は点線で示した。
p基板72の表面層に隣接した2つのnウェル領域73があり、それぞれのnウェル領域73の表面層にn+ 層74があり、n+ 層74上にカソード電極75があり、それぞれのカソード電極75と入力端子55a、55bがそれぞれ接続されている。また、入力端子55a、55bにはプルアップ抵抗53がそれぞれ接続されており、それぞれに入力端子55a、55bにはそれぞれの内部回路54が接続されている。この断面で見ると、隣接した2つのnウェル領域73とp基板72で寄生npnトランジスタ81が形成されている。
このSBD構造は横型構造であり、前記した静電保護回路の縦型構造とは異なり、電流容量が小さく、ESDで大きな電流が引き抜けないため、車載用の高耐圧のパワーICに適用するのは困難である。
また、特許文献3では、半導体素子の出力端子にn型MOSトランジスタが接続されている半導体素子において、前記出力端子に接続されているn型MOSトランジタと並列にショットキーバリアダイオードが接続されるようにしている半導体素子とすることが記載されている。このような素子とすることで、出力端子にマイナスの静電気が印加された場合でも前記のショットキーバリアダイオードを通して大電荷を放出することができるためにESD破壊を発生させることがない。
また、図10において、第1の入力端子55aに負電圧(Vssを基準にして、例えば−0.7Vから−2V程度)が印加されると、Vss端子57から入力端子55aへ向かって電流I1が流れ、このI1で寄生npnトランジスタ81が動作し、Vdd端子56からプルアップ抵抗53を通して入力端子55aへ電流I2が流れる。このI2がプルアップ抵抗53に流れることによって、プルアップ抵抗53の抵抗値RとI2の積(R×I2)の電圧降下が生じて、第2の入力端子55bの電位を低下させる。第2の入力端子55bが接続されていない場合や高い信号源のインピーダンスで接続されている場合に、第2の入力端子55bにHレベルの信号が入力されているとすると、この電位降下によりLレベルに変化し、内部回路54への信号がHレベルではなくLレベルとなり、内部回路54を誤動作させることになる。また、図9の場合と同じように、寄生npnトランジスタ81が動作することでパワーICの消費電力を増大させる。つぎにこれを防止する方法について説明する。
図9との違いは、nウェル領域73の表面層にpアノード領域82を形成した点であり、pnダイオード51のカソードとpnダイオード83のカソードを突き合わせて、互いのpnダイオード51、83を逆直列に接続した点である。
こうすることで、入力端子55に負電圧が印加されたときも、pnダイオード83が阻止して、図9の電流I1が流れず寄生npnトランジスタ80が動作しないため、図9の電流I2が流れることが防止される。その結果、パワーICの消費電力の増大を抑制できる。このことは、図10の場合でも同様であり、内部回路54の誤動作を防止できる。
しかし、この構造では、逆直列のpnダイオードは、pnpトランジスタ84を形成することになる。そのため、入力端子55に例えば正電圧が印加されたときのpnpトランジスタ84の耐圧は、オープンベースのときの耐圧、つまり、Vceoとなり、図9のpnダイオード51のときの耐圧と比べて低下する。特に、pnpトランジスタ84のhFEが大きい場合、このVceoの温度依存性が大きくなる。
この発明の目的は、前記の課題を解決して、高ESD耐量を有し、消費電力が小さく、内部回路の誤動作を防止できる静電保護用素子を有する半導体装置を提供することである。
前記半導体基板の第1主面の表面層に形成され、前記静電保護用素子の一部を形成する第2導電型の第1領域と、該第1領域と離して形成され、前記内部回路が形成される第2導電型の第2領域と、前記第1領域上に該第1領域とショットキー接合して形成される前記第1金属電極と、前記第2領域上に該第2領域とオーミック接触して形成される第2金属電極と、前記半導体基板の第2主面に形成される第3金属電極とを有する半導体装置であって、前記第1金属電極と前記第1領域でショットキーバリアダイオードが形成され、前記半導体基板と前記第1領域でpnダイオードが形成され、該pnダイオードと前記ショットキーバリアダイオードが逆直列に接続されて静電保護用素子となり、さらに、前記第1領域を低濃度の第3領域と該第3領域を取り囲む高濃度の第4領域とし、前記第1金属電極が前記第3領域とのみ接して前記ショットキーバリアダイオードを形成し、前記第4領域と前記半導体基板で前記pnダイオードを形成する構成とする。
また、前記半導体基板を高濃度の第1半導体層と該第1半導体層上に形成した低濃度の第2半導体層で構成し、該第2半導体層に前記第1金属電極と前記第3領域のみからなる前記ショットキーバリアダイオードと、前記第2半導体層と前記第4領域からなる前記pnダイオードを形成するとよい。
また、前記第4領域が前記第1半導体層に達するとよい。
また、前記第4領域内に該第4領域より高濃度の第2導電型の第5領域を形成するとよい。
また、pnダイオードを形成する拡散層(前記の第3領域や第2半導体層)の不純物濃度を高くすることで、pnダイオードの動作抵抗を小さくし、静電気放電によるpnダイオードの破壊を防止し、また内部回路の保護を強化することができて、パワーICのESD耐量を向上することができる。
以下、図面を参照しながら本発明の実施例を説明する。また、ここでは第1導電型をp型、第2導電型をn型とするが逆にして形成することも可能である。
(参考例1)
p基板2の上にnウェル領域3を形成し、nウェル領域3とp基板2からなる縦形のpnダイオード21を形成する。さらにnウェル領域3の表面にはショットキーバリアダイオード22のアノード電極5となる金属電極を形成し、nウェル領域3と金属電極(アノード電極5)をショットキー接触させて、ショットキー接合4を形成し、ショットキーバリアダイオード22とする。裏面にはパワーICに集積される各素子共通の裏面電極8を形成し、この裏面電極8がpnダイオード21のアノード電極となる。さらに静電保護用素子であるpnダイオード21のnウェル領域3とは別にnウェル領域6を形成し、このnウェル領域6内にCMOS回路などで形成された内部回路54(図示しない制御回路や別の過電流や過電圧や過熱保護素子などで構成される)を形成する。裏面電極8はVss端子57と接続する。入力端子55とVss端子57との間にESDやサージ等の正の電圧が印加された場合には、pnダイオード21がESDやサージのエネルギーを吸収し内部回路54(図示しない制御回路や出力段MOSFETなどが集積されている)を破壊から保護する。入力端子55に負電圧が印加された場合は逆接続されたショットキーバリアダイオード22のショットキー接合4がその電圧を阻止するため、pnダイオード21が動作することが無く、そのため、寄生npnトランジスタ23のベース電流の供給が無いことから寄生バイポーラが動作することが無く、電流I2は流れない。そのため、パワーICの消費電力を小さくすることができる。
また、このショットキーバリアダイオード22とpnダイオード21を図11のpnpトランジスタ84に相当するトランジスタに見立てた場合は、エミッタ接合Eはショットキー接合となっているため、エミッタ側からベース側への正孔の注入は殆どなく、その結果、Vceoに相当する耐圧の低下は起こらない。つまり、本発明の構造では、個別のpnダイオード21と個別のショットキーバリアダイオード22を逆直列に接続したものと等価となり、耐圧はpn接合およびショットキー接合の耐圧で決定され、高温になっても図11で説明したような耐圧低下は起こさない。
図2は、図7に相当する回路図である。この回路図のAに相当する箇所の断面を示した図が図1となる。入力端子55とVss端子57の間には、静電保護用素子として、図12に示したようなpnpトランジスタ84が接続されるのではなく、ショットキーバリアダイオード22とpnダイオード57が逆直列に接続された回路が接続される。
これにより、p層11の抵抗が小さくなるため縦形のpnダイオード21の動作抵抗がより小さくなることでESD耐量が向上、これを静電保護用素子として用いることにより高耐量のパワーICとすることができる。
勿論、図3、図4の構造においても高濃度のn+ 層12を形成することで、pnダイオード21の動作抵抗を低減することができる。また、前記のいずれの構造においても、通常、ショットキーダイオードで使用されるガードリング構造が本発明においても適用できることはいうまでもない。
2、72 p基板
3、3a、6、73 nウェル領域
3b、3c n+ ウェル領域4 ショットキー接合
5 アノード電極
7、77 金属電極
8、78 裏面電極
9、79 LOCOS酸化膜
10 p+ 基板
11 p基板
12 n++領域
21 pnダイオード
22 ショットキーバリアダイオード
23 寄生npnトランジスタ
51、52 pnダイオード
53 プルアップ抵抗
54 内部回路
55、55a、55b 入力端子
56 Vdd端子
57 Vss端子
58 出力端子
74 n+ 層
75 カソード電極
76 nウェル領域
80 寄生npnトランジスタ
81 寄生npnトランジスタ
Claims (5)
- 第1導電型の半導体基板上に形成される入力端子用の第1金属電極と、該第1金属電極下に形成される静電保護用素子と、前記半導体基板の表面層に形成され、前記静電保護用素子によって、静電気放電から保護される内部回路とを有する半導体装置において、
前記半導体基板の第1主面の表面層に形成され、前記静電保護用素子の一部を形成する第2導電型の第1領域と、該第1領域と離して形成され、前記内部回路が形成される第2導電型の第2領域と、前記第1領域上に該第1領域とショットキー接合して形成される前記第1金属電極と、前記第2領域上に該第2領域とオーミック接触して形成される第2金属電極と、前記半導体基板の第2主面に形成される第3金属電極とを有する半導体装置であって、前記第1金属電極と前記第1領域でショットキーバリアダイオードが形成され、前記半導体基板と前記第1領域でpnダイオードが形成され、該pnダイオードと前記ショットキーバリアダイオードが逆直列に接続されて静電保護用素子となり、さらに、前記第1領域を低濃度の第3領域と該第3領域を取り囲む高濃度の第4領域とし、前記第1金属電極が前記第3領域とのみ接して前記ショットキーバリアダイオードを形成し、前記第4領域と前記半導体基板で前記pnダイオードを形成することを特徴とする半導体装置。 - 前記第4領域が前記第3領域よりも深いことを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板を高濃度の第1半導体層と該第1半導体層上に形成した低濃度の第2半導体層で構成し、該第2半導体層に前記第1金属電極と前記第3領域のみからなる前記ショットキーバリアダイオードと、前記第2半導体層と前記第4領域からなる前記pnダイオードを形成することを特徴とする請求項1または2に記載の半導体装置。
- 前記第4領域が前記第1半導体層に達することを特徴とする請求項3に記載の半導体装置。
- 前記第4領域内に該第4領域より高濃度の第2導電型の第5領域を形成することを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。
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