KR20120071057A - 다이오드 및 그것을 포함하는 정전기 방전 보호 회로 - Google Patents
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Abstract
본 발명은 다이오드 및 그것을 포함하는 정전기 방전 보호 회로에 관한 것이다. 본 발명의 실시 예에 따른 다이오드는 기판의 상부에 배치되고 각각 제 1 도전형의 도펀트로 도핑된 부분과 제 2 도전형의 도펀트로 도핑된 부분을 포함하는 반도체 패턴들, 그리고 기판에 형성되고 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중 어느 하나로 도핑된 영역들을 포함한다.
Description
본 발명은 다이오드 및 그것을 포함하는 정전기 방전 보호 회로에 관한 것이다.
대전된(charged) 사람 또는 금속이 집적 회로 장치에 접촉하였을 때, 집적회로 장치에 정전기가 방전될 수 있다. 방전된 정전기가 집적 회로 장치의 내부로 유입되면, 집적 회로 장치는 그 특성이 변화하여 비정상적으로 동작할 수 있다.
정전기는 집적 회로 장치의 입출력 패드들을 통하여 외부로부터 유입되거나, 또는 외부로 방출된다. 예를 들면, 정전기는 HBM(Human Body model)과 MM(Machine Model)에 의해 집적 회로 장치에 유입된다. 예를 들면, 정전기는 CDM(Charged Device Model)에 의해 집적 회로 장치에서 외부로 방출된다. 집적 회로 장치는 정전기 방전(ElectroStatic Discharge,ESD)으로부터 내부 회로를 보호하기 위하여 정전기 방전 보호 회로를 구비한다.
집적 회로 장치의 소비 면적이 감소함에 따라, 작은 면적으로 소비하는 정전기 방전 보호 회로가 요구된다. 또한, 집적 회로 장치의 집적도가 증가함에 따라 집적 회로 장치는 외부로부터 유입되는 정전기에 쉽게 손상된다. 따라서, 집적 회로 장치의 내부 회로를 정전기 방전으로부터 보호하면서도, 작은 면적을 소모하는 정전기 방전 보호 회로의 제공이 요구된다.
본 발명의 목적은 향상된 집적도를 가지는 다이오드 및 그것을 포함하는 정전기 방전 보호 회로를 제공하는 것이다.
본 발명의 실시 예에 따른 다이오드는 제 1 도전형의 도펀트로 도핑된 웰에 형성되며, 상기 제 1 도전형의 도펀트로 도핑된 제 1 영역; 상기 웰에 형성된, 제 2 도전형의 도펀트로 도핑된 제 2 영역; 및 상기 웰의 상부에 배치되고, 상기 제 1 도전형의 도펀트로 도핑된 제 1 부분 및 상기 제 2 도전형의 도펀트로 도핑된 제 2 부분을 포함하는 반도체 패턴을 포함한다. 그리고, 상기 제 1 영역 및 상기 제 1 부분은 양극(Anode)과 연결되고, 상기 제 2 영역 및 상기 제 2 부분은 음극(Cathode)과 연결된다.
실시 예로서, 상기 제 1 및 제 2 부분들이 접합됨에 따른 공핍층은 상기 웰의 표면과 비평행하도록 배치된다.
실시 예로서, 상기 반도체 패턴은 상기 제 1 및 제 2 영역들 사이에 배치되고, 상기 제 1 영역은 상기 제 1 부분과 인접하도록 배치되고, 상기 제 2 영역은 상기 제 2 부분과 인접하도록 배치된다.
실시 예로서, 상기 웰은 상기 제 2 도전형의 도펀트로 도핑된 다른 웰의 내부에 형성되고, 상기 웰 및 상기 다른 웰은 상기 제 1 도전형의 기판(substrate)에 형성된다.
실시 예로서, 상기 반도체 패턴은 폴리 실리콘(poly silicon)으로 형성될 수 있다.
실시 예로서, 상기 반도체 패턴은 상기 제 1 및 제 2 부분들 사이에 배치되는 제 3 부분을 더 포함하며, 상기 제 3 부분은 상기 제 1 부분보다 낮은 농도의, 상기 제 1 도전형의 도펀트로 도핑될 수 있다. 또한, 상기 제 3 부분은 상기 제 2 부분보다 낮은 농도의, 상기 제 2 도전형의 도펀트로 도핑될 수 있다.
실시 예로서, 상기 웰의 내부에 형성되며, 상기 제 1 및 제 2 영역들의 사이에 배치되는 소자 분리 패턴(isolation pattern)을 더 포함할 수 있다.
실시 예로서, 상기 제 2 도전형의 도펀트로 도핑된 다른 웰의 내부에 형성되고, 상기 제 2 도전형의 도펀트로 도핑된 제 3 영역을 더 포함하고, 상기 웰은 상기 다른 웰의 내부에 형성되고, 상기 제 3 영역은 상기 음극과 연결될 수 있다.
실시 예로서, 상기 웰 및 다른 웰은 상기 제 1 도전형의 기판(substrate) 내에 형성될 수 있다.
실시 예로서, 상기 다른 웰의 내부에 형성되는, 상기 제 1 도전형의 도펀트로 도핑된 제 4 영역을 더 포함하고, 상기 제 4 영역은 상기 양극과 연결될 수 있다.
본 발명의 실시 예에 따른 다이오드는 기판(substrate)의 상부에 배치되고, 각각 제 1 도전형의 도펀트로 도핑된 부분과 제 2 도전형의 도펀트로 도핑된 부분을 포함하는 반도체 패턴들; 및 상기 기판에 형성된, 상기 제 1 도전형의 도펀트 및 상기 제 2 도전형의 도펀트 중 어느 하나로 도핑된 영역들을 포함한다. 상기 제 1 도전형의 도펀트로 도핑된 부분들, 그리고 상기 제 1 도전형의 도펀트로 도핑된 영역들은 양극(Anode)에 연결된다. 그리고, 상기 제 2 도전형의 도펀트로 도핑된 부분들, 그리고 상기 제 2 도전형의 도펀트로 도핑된 영역들은 음극(Cathode)에 연결된다.
실시 예로서, 상기 반도체 패턴들, 그리고 상기 영역들은 교대로 배치된다.
실시 예로서, 상기 기판 내부에 형성되고, 상기 영역들의 사이에 배치되어 상기 영역들을 구분하는 소자 분리 패턴(isolation pattern)들을 더 포함할 수 있다.
실시 예로서, 상기 영역들은, 상기 제 1 도전형의 도펀트로 도핑된 제 1 웰 및 상기 제 2 도전형의 도펀트로 도핑된 제 2 웰 중 어느 하나의 내부에 형성되고, 상기 제 1 웰은 상기 제 2 웰의 내부에 형성될 것이다.
실시 예로서, 상기 기판과 상기 반도체 패턴들 사이에 배치된 절연막을 더 포함할 수 있다.
실시 예로서, 상기 반도체 패턴들 각각에서, 상기 제 1 도전형의 도펀트로 도핑된 부분과 상기 제 2 도전형의 도펀트로 도핑된 부분이 접합됨에 따른 공핍층들은 상기 기판의 표면과 비형행하도록 배치된다.
본 발명의 다른 일면은 정전기 방전 보호 회로에 관한 것이다. 본 발명의 실시 예에 따른 정전기 방전 보호 회로는 입출력 패드로부터 유입되는 정전기를 방전하는 경로를 제공하는 제 1 및 제 2 다이오드들을 포함하되, 상기 제 1 및 제 2 다이오드들은 각각 제 1 도전형의 도펀트로 도핑된 제 1 영역 및 제 2 도전형의 도펀트로 도핑된 제 2 영역을 포함하고, 상기 제 1 도전형의 도펀트로 도핑된 웰; 및 상기 웰 상에 배치되고, 상기 제 1 도전형의 도펀트로 도핑된 제 1 부분 및 상기 제 2 도전형의 도펀트로 도핑된 제 2 부분을 포함하는 반도체 패턴을 포함한다. 상기 제 1 영역 및 상기 제 1 부분은 양극(Anode)과 연결되고, 상기 제 2 영역 및 상기 제 2 부분은 음극(Cathode)과 연결된다. 그리고, 상기 제 1 다이오드의 양극 및 상기 제 2 다이오드의 음극은 상기 입출력 패드에 연결됨으로써, 상기 입출력 패드로부터 유입되는 정전기는 제 1 및 제 2 다이오드들을 통해 방전된다.
실시 예로서, 상기 제 1 다이오드의 음극 및 접지 노드와 연결되는 전원 클램프 회로를 더 포함하며, 상기 정전기에 포함된 양 전하는 상기 제 1 다이오드 및 상기 전원 클램프 회로를 통하여 상기 접지 노드로 방출될 것이다.
실시 예로서, 상기 제 2 다이오드의 양극은 접지 전압에 연결되고, 상기 정전기의 음 전하는 상기 제 2 다이오드를 통하여 상기 접지 노드로 방출될 것이다.
본 발명의 실시 예에 따르면, 다이오드에 복수의 반도체 패턴들이 포함됨으로써 향상된 집적도를 가지는 다이오드 및 그것을 포함하는 정전기 방전 보호 회로가 제공된다.
도 1은 전자기 방전 보호 회로를 포함하는 집적 회로 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 다이오드의 단면도를 보여준다.
도 3은 다이오드에 연결된 양극 및 음극의 결선 관계를 보여주는 단면도이다.
도 4는 다이오드 내부의 P/N 접합에 따라 형성되는 다이오드 소자들을 예시적으로 보여준다.
도 5는 도 4의 다이오드에 대한 등가 회로를 보여주는 회로도이다.
도 6은 본 발명의 다른 실시 예에 따른 다이오드를 보여주는 단면도이다.
도 2는 본 발명의 실시 예에 따른 다이오드의 단면도를 보여준다.
도 3은 다이오드에 연결된 양극 및 음극의 결선 관계를 보여주는 단면도이다.
도 4는 다이오드 내부의 P/N 접합에 따라 형성되는 다이오드 소자들을 예시적으로 보여준다.
도 5는 도 4의 다이오드에 대한 등가 회로를 보여주는 회로도이다.
도 6은 본 발명의 다른 실시 예에 따른 다이오드를 보여주는 단면도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 전자기 방전 보호 회로(110)를 포함하는 집적 회로 장치(100)를 보여주는 블록도이다. 집적 회로 장치(100)는 정전기 방전 보호 회로(110), 내부 회로(Internal Circuit,120) 및 전원 클램프 회로(Power Clamp Circuit,130)를 포함한다.
정전기 방전 보호 회로(110)는 제 1 및 제 2 다이오드들(111,112), 그리고 저항(R)을 포함한다. 정전기 방전 보호 회로(110)는 입출력 패드(10)로부터 유입되는 정전기가 흐를 수 있는 방전 경로를 제공한다.
제 1 및 제 2 다이오드들(111,112)의 등가 임피던스들은 각각 저항(R) 및 내부 회로(120)의 등가 임피던스보다 매우 작다. 따라서, 입출력 패드(10)로부터 유입되는 정전기는 내부 회로(120)에 유입되지 않고, 제 1 또는 제 2 다이오드들(111,112)을 통해 흐른다. 도 1에 도시된 바와 다르게, 정전기 방전 보호 회로(110)는 저항(R)을 포함하지 않을 수 있다. 이때, 제 1 및 제 2 다이오드들(111,112)의 등가 임피던스들은 각각 내부 회로(120)의 등가 임피던스보다 작을 것이다.
제 1 다이오드(111)는 제 1 단자(ⅰ) 및 제 2 단자(ⅱ)에 연결된다. 제 1 단자(ⅰ)는 제 1 다이오드(111)의 음극(Cathode)이다. 제 2 단자(ⅱ)는 제 1 다이오드(111)의 양극(Anode)이다.
제 2 다이오드(112)는 제 2 단자(ⅱ) 및 제 3 단자(ⅲ)에 연결된다. 제 2 단자(ⅱ)는 제 2 다이오드(112)의 음극이다. 제 3 단자(ⅲ)는 제 2 다이오드(112)의 양극이다.
각 다이오드는 양극으로부터 양 전하를 수신하면 음극으로 양 전하를 출력할 것이다. 그리고, 각 다이오드는 음극으로부터 음 전하를 수신하면 양극으로 음 전하를 출력할 것이다.
입출력 패드(10)로부터 양의 전하가 유입되는 경우, 제 1 다이오드(111)는 전원 노드(VN)와 입출력 패드(10) 사이의 방전 경로를 제공한다. 입출력 패드(10)로부터 제 2 단자(ⅱ)를 통해 유입된 양의 전하는 제 1 다이오드(111), 제 1 노드 및 전원 클램프 회로(130)를 통해 접지 노드(GN)로 방출될 것이다.
입출력 패드(10)로부터 음의 전하가 유입되는 경우, 제 2 다이오드(111)는 접지 노드(GN)와 입출력 패드(10) 사이의 방전 경로를 제공한다. 입출력 패드(10)로부터 제 2 단자(ⅱ)를 통해 유입된 음의 전하는 제 2 다이오드(112)를 통해서 접지 노드(GN)로 방출될 것이다.
내부 회로(120)에는 전원 전압(VDD)이 제공된다. 내부 회로(120)는 전원 전압(VDD)을 이용하여 동작한다. 내부 회로(120)는 입출력 패드(120)로부터 입력 신호를 수신하고, 입력 신호에 기반한 출력 신호를 입출력 패드(120)로 전송한다.
전원 클램프 회로(130)는 정전기 방출로 인해 전원 노드(VN)로부터 유입된 전하들을 접지 노드(GN)로 방출한다. 방출된 정전기가 접지 노드(GN)로 방출됨으로써, 내부 회로(120)은 보호된다.
정전기 방전 보호 회로(110)는 입출력 패드(10)로부터 유입되는 정전기가 흐를 수 있는 방전 경로를 제공한다. 따라서, 입출력 패드(10)로부터 유입되는 정전기는 내부 회로(120)에 유입되지 않을 것이다.
도 2는 본 발명의 실시 예에 따른 다이오드(200)의 단면도를 보여준다. 도 2의 다이오드(200)는 도 1의 제 1 및 제 2 다이오드들(111,112) 중 어느 하나를 보여준다.
다이오드(200)는 기판(substrate,210) 및 복수의 반도체 패턴들(261~264)을 포함한다. 기판(210)은 N형 도펀트로 도핑된 웰(220,이하 N형 웰) 및 P형 도펀트로 도핑된 웰(230,이하 P형 웰)을 포함한다. 즉, 기판(210)에 N형 웰(220)이 형성되고, N형 웰(220)에 P형 웰(230)이 형성된다. 예를 들면, P형 웰(230)은 포켓 P웰(Pocket P WELL,PPWELL)이라고 명명된다. 예를 들면, P형 웰(230)의 P형 도펀트의 농도는 기판(210)의 P형 도펀트의 농도보다 클 것이다.
N형 웰(220)은 N형 도펀트(dopant)로 도핑된 제 1 및 제 2 N형 영역들(241,242)을 포함한다. P형 웰(230)은 P형 도펀트로 도핑된 제 1 및 제 2 P형 영역들(251,252), 그리고 N형 도펀트로 도핑된 제 3 N형 영역(243)을 포함한다.
제 1 내지 제 3 N형 영역들(241~243) 각각의 도핑 농도(도 2에서, N+로 표시됨)는 N형 웰(220)의 도핑 농도(도 2에서, N-로 표시됨)보다 클 것이다. 그리고, 제 1 및 제 2 P형 영역들(251,252) 각각의 도핑 농도(도 2에서, P+로 표시됨)는 P형 웰(230)의 도핑 농도(도 2에서, P-로 표시됨)보다 클 것이다.
본 발명의 실시 예에 따르면, 다이오드(200)는 복수의 반도체 패턴들(261~264)을 포함한다. 복수의 반도체 패턴들(261~264)은 폴리 실리콘(poly silicon) 소자로 구성될 수 있다. 예를 들면, 복수의 반도체 패턴들(261~264)은 다결정으로 구성되고, 기판(210)은 단결정으로 구성될 수 있다.
복수의 반도체 패턴들(261~264)은 기판(210) 상에 배치된다. 기판(210)과 복수의 반도체 패턴들(261~264) 사이에, 절연 물질이 배치될 것이다. 예시적으로, 절연 물질은 산화 규소(SiO2)로 구성될 수 있다. 복수의 반도체 패턴들(261~264)에 인가되는 전압에 의하여 복수의 반도체 패턴들(261~264)의 아래의 P형 웰(230) 및 N형 웰(220)에 전류 통로가 형성되지 않도록, 소정의 두께를 가지는 절연 물질이 배치될 수 있다. 복수의 반도체 패턴들(261~264)과 N형 및 P형 영역들(241,251,243,252,242)은 교대로 배치된다.
복수의 반도체 패턴들(261~264)은 각각 P/N접합을 형성한다. 즉, 복수의 반도체 패턴들(261~264)은 각각 P형 도펀트로 도핑된 부분과 N형 도펀트로 도핑된 부분을 포함한다. P형 도펀트로 도핑된 부분과 N형 도펀트로 도핑된 부분이 접합됨에 따른 공핍층(미도시)은 기판(210)의 표면과 비평행하도록 배치된다.
복수의 반도체 패턴들(261~264)에서, P형 도펀트로 도핑된 부분들 각각의 도핑 농도(도 2에서, P+로 표시됨)는 P형 웰(230)의 도핑 농도보다 클 것이다. 그리고, N형 도펀트로 도핑된 부분들 각각의 도핑 농도(도 2에서, N+로 표시됨)는 N형 웰(220)의 도핑 농도보다 클 것이다.
다이오드(200)의 공정 시에, 제 1, 제 3 및 제 5 구간들(①,③,⑤)은 N형 도펀트로 도핑할 것이다. 그리고, 제 2 및 제 4 구간들(②,④)은 P형 도펀트로 도핑할 것이다. 따라서, 각 반도체 패턴의 P형 도펀트로 도핑된 부분은 P형 영역들(251,252) 중 하나와 인접할 것이다. 그리고 각 반도체 패턴의 N형 도펀트로 도핑된 부분은 N형 영역들(241~243) 중 하나와 인접할 것이다. 예를 들면, 제 3 N형 영역(243)은 제 2 반도체 패턴(262)의 N형 도펀트로 도핑된 부분과 제 3 반도체 패턴(263)의 P형 도펀트로 도핑된 부분의 사이에 배치된다. 예를 들면, 제 1 P형 영역(251)은 제 1 반도체 패턴(261)의 P형 도펀트로 도핑된 부분과 제 2 반도체 패턴(262)의 P형 도펀트로 도핑된 부분의 사이에 배치된다.
본 발명의 실시 예에 따르면, 반도체 패턴들(261~264)은 제 1 내지 제 3 N형 영역들(241~243)이 도핑될 때 함께 N형 도펀트로 도핑될 수 있다. 또한, 반도체 패턴들(261~264)은 제 1 및 제 2 P형 영역들(251,252)이 도핑될 때 함께 P형 도펀트로 도핑될 수 있다. 따라서, 반도체 패턴들(261~264)을 도핑하기 위한 추가적인 도핑 공정 없이 생산될 수 있다.
도 3은 다이오드(200)에 연결된 양극(Anode,A) 및 음극(Cathode,C)의 결선 관계를 보여주는 단면도이다. 도 3을 참조하면, 제 1 및 제 2 P형 영역들(251,252), 그리고 반도체 패턴들(261~264)의 P형 도펀트로 도핑된 부분들은 양극(A)에 연결된다. 따라서, 제 1 및 제 2 P형 영역들(251,252), 그리고 반도체 패턴들(261~264)의 P형 도펀트로 도핑된 부분들은 양 전하(미도시)를 수신할 것이다.
제 1 내지 제 3 N형 영역들(241~243), 그리고 반도체 패턴들(261~264)의 N형 도펀트로 도핑된 부분들은 음극(C)에 연결된다. 제 1 내지 제 3 N형 영역들(241~243), 그리고 반도체 패턴들(261~264)의 N형 도펀트로 도핑된 부분들은 음 전하(미도시)를 수신할 것이다.
도 3은 N형 웰(220)은 그 내부에 N형 영역들(241,242)만 포함하는 것으로 도시한다. 그러나, N형 웰(220)은 내부에 P형 도펀트로 도핑된 영역들을 더 포함할 수 있다. 이때, N형 웰(220) 내부의 P형 도펀트로 도핑된 영역들은 양극(A)에 연결될 것이다.
도 4는 다이오드(200) 내부의 P/N 접합에 따라 형성되는 다이오드 소자들(DP1~DP6)을 예시적으로 보여준다. P형 웰(230)과 N형 웰(220)은 P-/N- 접합을 형성하여, 제 1 다이오드 소자(DP1)로 동작한다. 예를 들면, 제 1 및 제 2 P형 영역들(251,252)에 인가되는 양 전하는 P형 웰(230) 및 N형 웰(220)을 통하여 제 1 및 제 2 N형 영역들(241,242)로 전송된다. 제 1 및 제 2 N형 영역들(241,242)에 수신된 양 전하는 음극(C)으로 전송될 것이다.
P형 웰(230)과 제 3 N형 영역(243)은 P-/N+ 접합을 형성하여 제 2 다이오드 소자(DP2)로 동작한다. 예를 들면, 제 1 및 제 2 P형 영역들(251,252)에 인가되는 양 전하는 P형 웰(230), 제 3 N형 영역(243)을 통하여 음극(C)으로 전송된다.
제 1 내지 제 4 반도체 패턴들(261~264)은 각각 P+/N+접합들을 형성하여, 제 3 내지 제 6 다이오드 소자들(DP3~DP6)로 동작한다. 예를 들면, 각 반도체 패턴의 P형 도펀트로 도핑된 부분으로 유입된 양 전하는 N형 도펀트로 도핑된 부분을 통해 음극(C)으로 전송될 것이다.
본 발명의 실시 예에 따르면, 다이오드(200) 내부에서 복수의 P/N 접합들을 형성함에 따라, 정해진 면적 안에서 큰 용량을 가지는 다이오드(200)가 제공된다.
도 5는 도 4의 다이오드(200)에 대한 등가 회로를 보여주는 회로도이다. 도 5를 참조하면, 제 1 내지 제 6 다이오드 소자들(DP1~DP6)은 양극(A)과 음극(C) 사이에 병렬로 연결된다. 다이오드 소자들(DP1~DP6)이 병렬로 연결됨으로써, 다이오드(200)는 큰 P/N 접합 면적을 가질 것이다. 즉, 다이오드(200)의 용량은 증가할 것이다. 예를 들면, 임의의 전압이 인가될 때 다이오드(200)에 흐를 수 있는 전류의 양은 증가할 것이다.
도 6은 본 발명의 다른 실시 예에 따른 다이오드(300)를 보여주는 단면도이다. 제 1 내지 제 4 반도체 패턴들(361~364)을 제외하면, 다이오드(300)는 도 3의 다이오드(200)와 마찬가지로 구성된다.
제 1 내지 제 4 반도체 패턴들(361~364)은 각각 N형 도펀트들이 저농도(도 6에서, N-로 표시됨)로 도핑된 부분들(371~374)을 포함한다. 즉, 각 반도체 패턴은 N형 도펀트가 고농도(N+)로 도핑된 부분, N형 도펀트가 저농도(N-)로 도핑된 부분, 그리고 P형 도펀트가 고농도(P+)로 도핑된 부분을 포함한다. 예를 들면, 제 1 내지 제 4 반도체 패턴들(361~364)은 각각 PIN 다이오드일 수 있다. 그리고, 제 1 내지 제 4 반도체 패턴들(361~364)은 양극(A) 또는 음극(C)을 통해 수신되는 고주파의 전압 및 전류를 감쇄(attenuation)시킬 것이다.
도 6에 도시된 바와 다르게, N형 도펀트들이 저농도로 도핑된 부분들(371~374)은 각각 P형 도펀트들이 저농도로 도핑된 부분들로 대체될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 다이오드(400)를 보여주는 단면도이다. 도 7을 참조하면, 기판(210)이 제 1 내지 제 4 소자 분리 패턴들(isolation patterns,401~404)을 포함하는 것을 제외하면, 다이오드(400)는 도 3의 다이오드(200)와 마찬가지로 구성된다.
제 1 내지 제 4 소자 분리 패턴들(401~404)은 P형 또는 N형 도펀트로 도핑된 영역들(241~243,251,252)의 사이에 배치된다. 제 1 내지 제 4 소자 분리 패턴들(401~404)은 절연 물질일 것이다. 제 1 내지 제 4 소자 분리 패턴들(401~404)이 배치됨으로써, 제 1 내지 제 4 반도체 패턴들(261~264)에 높은 전압이 인가되더라도, P형 또는 N형 도펀트로 도핑된 영역들(241~243,251,252)은 전기적으로 연결되지 않을 것이다.
예시적으로, 소자 분리 패턴은 트렌치(Trench)형 소자 분리 패턴일 수 있다. 다른 예로서, 소자 분리 패턴은 로코스(LOCal Oxidation of Silicon,LOCOS) 형 소자 분리 패턴일 수 있다.
본 발명의 실시 예에 따르면, 복수의 반도체 패턴들 각각의 P/N 접합들을 포함함으로써, 증가된 용량을 가지는 다이오드가 제공될 것이다. 즉, 향상된 집적도를 가지는 다이오드가 제공될 것이다. 그리고, 임의의 전압이 인가될 때 다이오드에 흐를 수 있는 전류의 량은 증가할 것이다. 또한, 다이오드에 제공되는 전압에 따른 다이오드의 자기 가열(self-heating) 량은 감소할 것이다.
본 발명의 실시 예에 따른 다이오드를 포함하는 정전기 방전 보호 회로는 작은 면적으로 소모하면서도, 정전기 방전시에 집적 회로 장치(100)에 인가되는 전압으로부터 내부 회로(120)를 보호할 것이다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
110: 정전기 방전 보호 회로
120: 내부 회로
130: 전원 클램프 회로
210: 기판
220: N형 웰
230: P형 웰
241~243: 제 1 내지 제 3 N형 영역들
251,252: 제 1 및 제 2 P형 영역들
261~264: 제 1 내지 제 4 반도체 패턴들
120: 내부 회로
130: 전원 클램프 회로
210: 기판
220: N형 웰
230: P형 웰
241~243: 제 1 내지 제 3 N형 영역들
251,252: 제 1 및 제 2 P형 영역들
261~264: 제 1 내지 제 4 반도체 패턴들
Claims (10)
- 제 1 도전형의 도펀트로 도핑된 웰에 형성되며, 상기 제 1 도전형의 도펀트로 도핑된 제 1 영역;
상기 웰에 형성된, 제 2 도전형의 도펀트로 도핑된 제 2 영역; 및
상기 웰의 상부에 배치되고, 상기 제 1 도전형의 도펀트로 도핑된 제 1 부분 및 상기 제 2 도전형의 도펀트로 도핑된 제 2 부분을 포함하는 반도체 패턴을 포함하되,
상기 제 1 영역 및 상기 제 1 부분은 양극(Anode)과 연결되고, 상기 제 2 영역 및 상기 제 2 부분은 음극(Cathode)과 연결되는 다이오드. - 제 1 항에 있어서,
상기 제 1 및 제 2 부분들이 접합됨에 따른 공핍층은 상기 웰의 표면과 비평행하도록 배치되는 다이오드. - 제 1 항에 있어서,
상기 반도체 패턴은 상기 제 1 및 제 2 영역들 사이에 배치되고,
상기 제 1 영역은 상기 제 1 부분과 인접하도록 배치되고, 상기 제 2 영역은 상기 제 2 부분과 인접하도록 배치되는 다이오드. - 제 1 항에 있어서,
상기 웰은 상기 제 2 도전형의 도펀트로 도핑된 다른 웰의 내부에 형성되고,
상기 웰 및 상기 다른 웰은 상기 제 1 도전형의 기판(substrate)에 형성되는 다이오드. - 제 1 항에 있어서,
상기 반도체 패턴은 폴리 실리콘(poly silicon)으로 형성되는 다이오드. - 제 1 항에 있어서,
상기 제 2 도전형의 도펀트로 도핑된 다른 웰의 내부에 형성되고, 상기 제 2 도전형의 도펀트로 도핑된 제 3 영역을 더 포함하고,
상기 웰은 상기 다른 웰의 내부에 형성되고,
상기 제 3 영역은 상기 음극과 연결되는 다이오드. - 제 6 항에 있어서,
상기 웰 및 다른 웰은 상기 제 1 도전형의 기판(substrate) 내에 형성되는 다이오드. - 기판(substrate)의 상부에 배치되고, 각각 제 1 도전형의 도펀트로 도핑된 부분과 제 2 도전형의 도펀트로 도핑된 부분을 포함하는 반도체 패턴들; 및
상기 기판에 형성된, 상기 제 1 도전형의 도펀트 및 상기 제 2 도전형의 도펀트 중 어느 하나로 도핑된 영역들을 포함하며,
상기 제 1 도전형의 도펀트로 도핑된 부분들, 그리고 상기 제 1 도전형의 도펀트로 도핑된 영역들은 양극(Anode)에 연결되고,
상기 제 2 도전형의 도펀트로 도핑된 부분들, 그리고 상기 제 2 도전형의 도펀트로 도핑된 영역들은 음극(Cathode)에 연결되는 다이오드. - 제 8 항에 있어서,
상기 영역들은, 상기 제 1 도전형의 도펀트로 도핑된 제 1 웰 및 상기 제 2 도전형의 도펀트로 도핑된 제 2 웰 중 어느 하나의 내부에 형성되고,
상기 제 1 웰은 상기 제 2 웰의 내부에 형성되는 다이오드. - 입출력 패드로부터 유입되는 정전기를 방전하는 경로를 제공하는 제 1 및 제 2 다이오드들을 포함하되,
상기 제 1 및 제 2 다이오드들은 각각
제 1 도전형의 도펀트로 도핑된 제 1 영역 및 제 2 도전형의 도펀트로 도핑된 제 2 영역을 포함하고, 상기 제 1 도전형의 도펀트로 도핑된 웰; 및
상기 웰 상에 배치되고, 상기 제 1 도전형의 도펀트로 도핑된 제 1 부분 및 상기 제 2 도전형의 도펀트로 도핑된 제 2 부분을 포함하는 반도체 패턴을 포함하며,
상기 제 1 영역 및 상기 제 1 부분은 양극(Anode)과 연결되고, 상기 제 2 영역 및 상기 제 2 부분은 음극(Cathode)과 연결되고,
상기 제 1 다이오드의 양극 및 상기 제 2 다이오드의 음극이 상기 입출력 패드에 연결됨으로써, 상기 입출력 패드로부터 유입되는 정전기는 제 1 및 제 2 다이오드들을 통해 방전되는 정전기 방전 보호 회로.
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