KR100877154B1 - 3중-웰 저전압 트리거 ｅｓｄ 보호 소자 - Google Patents

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Abstract

전자부품 및 제품의 생산과정이나 사용 중에 생긴 정전기가 순간적으로 방전되어 집적회로 내부 소자 및 금속 배선의 파괴를 초래하는 정전기 방전(ESD: Electro-Static Discharge) 현상은 집적회로 설계분야에 있어 매우 중요한 고려대상이 되고 있다.
특히 반도체 제조 공정기술이 DSM(Deep Sub-Micron)급에서 VDSM(Very Deep Sub-Micron)급으로 발전함에 따라 게이트 산화막의 두께는 0.1㎛ 이하로 얇아지고, 반도체 칩의 소형화가 이루어지면서 ESD에 의한 소자파괴 현상은 더욱 심각해지고 있다. 그러므로, 빠른 방전 속도(speed), 정상동작 상태에서의 투명성 (transparency), 충분한 방전 전류의 감내(robustness), 그리고 낮은 트리거 전압 특성(effectiveness) 등과 같은 여러 ESD 성능지표를 만족하는 보호소자의 개발 및 회로설계가 매우 중요하다 할 수 있다.
따라서, 본 발명에서는 나노소자기반 고속 입출력 (I/O interface) 회로 및 낮은 전원전압 특성을 갖는 반도체 칩에 적용 가능한 SCR(Silicon Controlled Rectifier)구조의 새로운 ESD 보호 소자를 제안하고, 그 제작방법에 대하여 기술하였다.
본 발명의 3중-웰 저전압 트리거 ESD 보호 소자는, p형-기판 상에 형성된 딥 n형-웰; 상기 딥 n형-웰의 내부에 서로 접하도록 형성된 n형-웰 및 p형-웰; 및 상기 p형-웰에 직접 바이어스 전압을 인가하기 위한 바이어스 인가 영역을 포함하 는 것을 특징으로 한다.
ESD 보호, 트리거 전압, SCR, 3중-웰, LVTSCR, VDSM

Description

3중-웰 저전압 트리거 ＥＳＤ 보호 소자{Triple Well P-type Low Voltage Triggered ESD Protection Device}
도 1은 본 발명의 일실시예에 따른 3중-웰 공정을 이용하여 낮은 트리거 전압을 갖는 SCR 구조의 ESD 보호소자를 나타낸 단면도.
도 2는 종래기술에 따른 수평 pnp와 수평 npn 트랜지스터로 구성된 ESD 보호 소자의 구조를 나타낸 단면도.
도 3은 종래기술에 따른 LVTSCR(Low Voltage Triggered SCR)의 구조를 나타낸 단면도.
도 4는 ESD 보호소자에서 애노드 전압의 변화에 따른 SCR 특성 곡선을 나타낸 그래프.
도 5는 두 개의 단자를 가지고 있는 SCR을 간략화한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
20 : p형-기판(substrate) 30 : 딥 n형-웰
40 : n형-웰 50 : p형-웰
60 : p+ 확산 영역 70 : n+ 확산 영역
80 : RC 네트워크용 p+ 확산 영역
본 발명은 반도체 소자 기술 중에서 외부의 정전기 등과 같은 충격으로부터 내부 회로를 보호하기 위한 ESD 보호 소자에 관한 것으로, 특히 기존의 ESD 보호회로에 사용되고 있는 통상적인 SCR과 LVTSCR(Low Voltage Triggered SCR)의 단점을 개선한 새로운 3중-웰 구조를 가지는 ESD 보호 소자에 관한 것이다.
전자부품 및 제품의 생산과정이나 사용 중에 생긴 정전기가 순간적으로 방전되어 집적회로 내부 소자 및 금속 배선의 파괴를 초래하는 정전기 방전(ESD: Electro-Static Discharge) 현상은 집적회로 설계분야에 있어 매우 중요한 고려대상이 되고 있다.
특히 반도체 제조 공정기술이 DSM(Deep Sub-Micron)급에서 VDSM(Very Deep Sub-Micron)급으로 발전함에 따라 게이트 산화막의 두께는 0.1㎛ 이하로 얇아지고, 반도체 칩의 소형화가 이루어지면서 ESD에 의한 소자파괴 현상은 더욱 심각해지고 있다. 그러므로, 빠른 방전 속도(speed), 정상동작 상태에서의 투명성 (transparency), 충분한 방전 전류의 감내(robustness), 그리고 낮은 트리거 전압 특성(effectiveness) 등과 같은 여러 ESD 성능지표를 만족하는 보호소자의 개발 및 회로설계가 매우 중요하다 할 수 있다.
SCR구조의 ESD 보호소자는 일반적인 ggNMOS(gate grounded NMOS)나 gcNMOS(gate coupled NMOS)보호소자에 비해 큰 ESD 보호능력을 가지고 있으며, 적은 면적으로 인해 보호회로의 기생 캐패시턴스(parasitic capacitance) 성분을 최소화하여 최근 고속/소형화 되고 있는 반도체 칩에 적합한 특성을 갖는다.
도 2에 도시한 바와 같은 통상적인 SCR은 일반적으로 사용되고 있는 ggNMOS 등의 다른 소자보다 훨씬 큰 ESD 보호능력을 가지고 있다. 이와 같은 특성을 이용하여 적은 면적의 소모로 원하는 ESD 보호능력을 얻을 수 있으며, ESD 보호회로가 갖는 기생 캐패시턴스 성분 또한 최소화 할 수 있으므로 고주파용 아날로그 및 RF 회로에 적합한 장점이 있다. 그러나, 도시한 통상적인 SCR은 트리거 전압이 약 30V 정도로 매우 높아서 이러한 보호소자가 동작하기 이전에, 반도체 칩 내부회로 (core circuit)에 있는 MOSFET의 게이트 산화막이 파괴되거나 ESD 전류가 유입됨에 따라 내부선로가 열화 손상될 수 있는 위험 요인을 가지고 있었다.
도 3에 도시한 바와 같은 다른 종래기술에 따른 LVTSCR은 통상적인 SCR과 ggNMOS의 장점을 이용한 구조로 되어 있으며, n형-웰과 p형-기판간의 접합에 걸쳐있는 n+와, p형-기판에서의 항복전압에 의한 트리거 동작을 하게 된다. 즉 SCR 구조에 ggNMOS를 형성한 것으로 볼 수 있으며, ggNMOS 구조를 사용하여 수평(lateral) npn 트랜지스터의 베이스 폭(base width)을 채널 폭으로 최소화함으로써, 전류이득을 높여 낮은 트리거 전압을 가질 수 있게 된다. 또한 SCR의 수평 pnp 트랜지스터의 베이스 폭도 최소화하여 약 6V 정도의 트리거 전압을 갖는 보호소자를 구현할 수 있게 된다. 그러나 최근에는 VDSM 공정기술의 발달로 약 1.5V 정도까지의 낮은 전원전압을 갖는 I/O 인터페이스 회로 및 반도체 칩에 대한 제품개발과 상품화가 활발히 진행되고 있으며, 이러한 VDSM급 고속/저전압 회로에 LVTSCR를 적용하기에는 여전히 트리거 전압이 높다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 고속/저전압 특성을 가지는 반도체 칩에 적용할 수 있는 ESD 보호 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 낮은 트리거 전압으로 동작하면서도 기생 커패시턴스를 최소화할 수 있는 ESD 보호 소자를 제공하는데 다른 목적이 있다.
또한, 본 발명은 ESD 펄스에 대한 빠른 응답속도를 가지는 ESD 보호 소자를 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위해, 본 발명에서는 진보된 CMOS 공정기술 중 하나인 딥 웰(Deep well) 공정을 이용하여 ESD 보호를 위한 새로운 구조의 3중-웰 저전압 트리거 ESD 보호 소자를 제안한다.
CMOS 공정기술이 VDSM 급으로 발전하면서 혁신적인 기술들이 개발되고 있는데, 본 발명에서는 이러한 기술들 중 3중-웰(triple well) 공정기술을 이용하였다. 이는 p형-기판에 단순히 n형-웰과 p형-웰 공정을 하는 것이 아니라 추가적인 딥(deep) n형-웰 공정을 추가함으로써 구현될 수 있으며, 이러한 공정상의 지원은 회로구현에 있어서 많은 유용성과 확장성을 제공하고 있다.
상기 목적을 달성하기 위한 본 발명의 3중-웰 저전압 트리거 ESD 보호 소자는, p형-기판상에 형성된 딥 n형-웰; 상기 딥 n형-웰의 내부에서 서로 접하도록 형성된 n형-웰 및 p형-웰; 및 상기 p형-웰에 직접 바이어스 전압을 인가하기 위한 바이어스 인가 영역을 포함하는 것을 특징으로 한다.
본 발명에서는 기존 SCR 구조의 ESD 보호소자가 갖는 단점인 높은 트리거 전압을 개선하고, 고안된 소자에 RC-네트워크를 연결하여 ESD 펄스 인가시 보호회로의 보다 빠른 응답속도를 갖게 함으로써, VSDM 공정을 바탕으로 설계 제작되어지는 고속/저전압 특성의 집적회로에 적용이 용이한 ESD 보호소자를 구현하고자 한다. 특히 진보된 CMOS 공정기술 중 하나인 딥 웰 공정을 이용하여 3중-웰 구조를 형성함으로써, SCR의 트리거가 이루어지는 p형-웰 영역에 직접적으로 바이어스를 인가할 수 있도록 설계하였다. 상기 사상에 따른 ESD 보호소자는 기존의 것들에 비해 매우 낮은 트리거 전압을 갖게 된다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
(실시예 1)
본 실시예에서 새로운 구조의 3중-웰 저전압 트리거 ESD 보호 소자를 구현하 기 위한 제시하는 주요 기술적 측면은 다음과 같다. 첫째, VDSM 공정상에서 CMOS 칩의 향상된 ESD 보호를 위한 SCR의 구현 방법을 제시하며, 둘째, 3중-웰 구조를 형성하기 위해 딥 웰(Deep well) 형성 기술을 사용하며, 셋째, SCR의 보다 빠른 트리거를 유도하기 위한 n형-웰과 p형-웰 접합부에 높은 도핑농도를 갖는 p+ 형성하고, RC-네트워크를 연결한 외부적인 바이어스에 의해 ESD 보호소자를 효과적으로 동작시키는 기술을 제시한다.
본 실시예의 ESD 보호소자의 ESD 보호 원리를 설명하기 위해, 우선 SCR 소자의 ESD 보호 원리에 대하여 설명하겠다.
기존의 SCR 구조는 하이 임피던스 상태에서 로우 임피던스 상태로 바뀌는 성질을 가지고 있기 때문에 보호 소자의 면적 대비 매우 효율적인 ESD 보호회로를 구성할 수 있다. 도 2는 간단한 수평 pnp와 수평 NPN 트랜지스터로 구성된 SCR 구조를 나타내고 있으며, n형-웰 영역에 존재하는 SCR의 P+ 확산 영역은 애노드단에 연결하며, p형-웰 안의 n+ 확산영역은 SCR의 캐소드단에 연결한다. 이러한 ESD 보호소자에서 애노드 전압의 변화에 따른 SCR 특성 곡선을 도 4에 나타내었으며, 동작 원리는 다음과 같다.
애노드 전압이 트리거 전압보다 커지게 되면 pnp 트랜지스터의 에미터-베이스 접합이 순방향 바이어스 상태가 되고, pnp 트랜지스터가 턴-온 된다. pnp 트랜지스터를 통해 흐르는 전류는 p형-웰로 흐르게 되며, 이 전류에 의해 npn 트랜지스터가 턴-온 된다. n형-웰 에서 캐소드로 흐르는 npn 트랜지스터의 전류는 pnp 트랜지스터에 순방향 바이어스를 잡아주고, 이를 통해 pnp 트랜지스터에 더 이상 바이 어스를 잡아 줄 필요가 없게 되어, 애노드 전압은 최소값까지 감소하게 되는데 이를 홀딩 전압(holding voltage)이라 한다. 그 이후 SCR은 포지티브 피드백 동작을 하여 애노드단을 통해 들어오는 ESD 전류를 효과적으로 방전할 수 있게 된다.
두 개의 단자를 가지고 있는 SCR은 도 5의 회로로 간략화 될 수 있으며 Rn형-웰(Rnwell)과 Rp형-웰(Rpwell)은 n형-웰과 p형-웰의 저항 값이며, 이들은 각각 pnp와 npn 트랜지스터에 바이어스를 제공한다. SCR이 래치(latch) 모드에 있을 때 상태 유지를 위해서는 식(1)과 같은 조건을 만족해야 한다.
βnpnㆍβpnp ≥ 1
여기서, βnpn 과 βpnp 는 npn과 pnp 트랜지스터의 전류이득이다.
SCR 구조가 ESD 보호회로로 쓰일 때 보호소자가 트리거 동작을 하기 위해서는 n형-웰과 p형-웰간의 접합에서의 애벌런치 항복(avalanche breakdown)이 필요하다. VDSM Advanced CMOS 공정에서 n형-웰과 p형-기판(substrate) 사이의 애벌런치 항복 전압은 약 20V이상으로 매우 높으므로 SCR을 이용하여 ESD 보호회로를 구성하기 위해서는 트리거 전압을 반드시 낮춰야 한다.
본 실시예에서는 3중-웰 공정을 이용하여 낮은 트리거 전압을 갖는 SCR 구조의 새로운 ESD 보호소자를 제작한다.
도 1에 도시한 바와 같은 본 실시예의 ESD 보호 소자는, p형-기판(20) 상에 형성된 딥 n형-웰(30); 상기 딥 n형-웰(30)의 내부에 서로 접하도록 형성된 n형-웰(40) 및 p형-웰(50); 상기 n형-웰(40) 내부에 형성되며 애노드를 이루는 p+ 확산 영역(60); 상기 p형-웰(50) 내부에 형성되며 캐소드를 이루는 n+ 확산 영역(70); 상기 n형-웰(40) 및 p형-웰(50)의 접합면에 형성되는 RC 네트워크용 p+ 확산 영역(80)을 포함한다.
제안된 구조의 ESD 보호소자는 p형-기판(20)에 딥 n형-웰(30) 공정 후에 p형-웰(50) 과 n형-웰(40)의 트윈 웰을 형성하고, n형-웰(40)과 p형-웰(50)의 접합부에 높은 농도로 주입된 p+ 확산 영역(80)을 형성하여 p형-웰(50)에 직접적으로 바이어스를 인가함으로써 보다 낮은 트리거 전압을 유도하였다. 이 경우 n형-웰(40) 쪽의 p+(60)는 SCR의 애노드로서 I/O 패드에 연결되며, p형-웰(50) 쪽의 n+는 캐소드단으로서 접지단에 연결되어 ESD 방류 경로를 제공하게 된다.
여기서, n형-웰(40)과 p형-웰(50) 사이에 높은 도핑 농도로 p+ 영역(80)을 형성하고 ESD 펄스가 입력될 때에 이 영역에 연결되어진 RC-네트워크에 의해 직접적으로 바이어스를 인가함으로써 n형-웰(40)과 p형-웰(50)간의 접합부(junction)에서 순방향 바이어스(forward bias)를 유도하게 되어 결국 애노드 단을 통해 유입된 ESD 전류가 캐소드단으로 쉽게 방전되도록 한다. 동시에 p+(80)를 통해 유입된 전류는 p형-웰(50)의 포텐셜을 증가시키고 그에 따라 수평 npn 트랜지스터가 턴-온 되게 된다. 턴-온된 npn 트랜지스터에 의해 n형-웰(40)의 포텐셜이 낮아지며, 이에 따라 수평 pnp 트랜지스터가 턴-온 되어 결국 SCR이 포지티브(positive) 피드백 동작을 함으로써 ESD 전류를 효과적으로 방전하게 된다.
이는 구조적으로 딥 n형-웰(30)로 인해서 SCR의 트리거 전압을 좌우하는 p형-웰(50) 영역에 직접적인 바이어스를 인가해주는 것이 가능케 되어 기존의 SCR보다 낮은 전압에서 보호소자가 동작할 수 있다. 또한 n형-웰(40)과 p형-웰(50)간의 접합부(junction)에 p+(80)를 높은 농도로 주입하고 그 영역에 RC 네트워크를 연결하여 p형-웰(50)에 포지티브(positive) 바이어스를 인가함으로써 낮은 트리거 전압을 유도하고, ESD 펄스에 대한 보호소자의 빠른 응답속도를 갖게 할 수 있다. 그러므로 이를 통해 제작된 ESD 보호회로를 고속/저전압 특성의 VDSM급 반도체 칩에 적용하여 그 안전성 및 신뢰성을 높일 수 있도록 하였다.
본 발명의 또다른 실시예의 ESD 보호 소자는, n형 기판(substrate) 상에 형성된 딥 p형-웰; 상기 딥 p형-웰의 내부에 서로 접하도록 형성된 n형-웰 및 p형-웰; 상기 n형-웰 내부에 형성되는 p+ 확산 영역; 상기 p형-웰 내부에 형성되는 n+ 확산 영역; 및 상기 n형-웰에 직접 바이어스 전압을 인가하기 위해 상기 n형-웰 및 p형-웰의 접합면에 형성되는 RC 네트워크용 p+ 확산 영역(바이어스 인가 영역)을 포함한다.
본 실시예의 ESD 보호 소자는 상기 제1 실시예의 ESD 보호 소자와 p형-영역과 n형 영역이 뒤바뀐 대칭 구조를 이루고 있으므로, 접지전압을 중심으로 상기 제1 실시예의 경우와 대칭되는 동작 특성을 가지며, 기준이 되는 접지전압에 대하여 음(-)의 값의 전원전압을 인가받아 동작하는 반도체 칩의 경우에 적용이 유리하다.
본 실시예의 ESD 보호 소자의 경우 p+ 확산 영역은 반도체 칩의 접지전압으 로 연결되며, n+ 확산 영역은 반도체 칩의 I/O 패드로 연결되어, 상기 I/O 패드로 인가되는 음(-)의 고전압을 가지는 ESD 펄스가 반도체 칩으로 유입되는 것을 차단하게 된다. SCR에 직접적인 바이어스를 인가하기 위한 상기 RC 네트워크용 p+ 확산 영역도 n+ 확산 영역으로 형성되며, 여기에 인가되는 바이어스 전압도 상기 제1 실시예의 경우와 반대의 부호(+,-)를 가지게 된다.
상기 내용을 제외한 사항은 상기 제1 실시예의 경우와 거의 동일하므로 설명을 생략한다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
상기 구성에 따른 본 발명의 3중-웰 저전압 트리거 ESD 보호 소자를 실시함에 의해 고속/저전압 특성을 가지는 반도체 칩에 효율적으로 ESD 보호 소자를 적용할 수 있는 효과가 있다.
본 발명의 3중-웰 저전압 트리거 ESD 보호 소자는 낮은 트리거 전압으로 동작하면서도 기생 커패시턴스를 최소화할 수 있는 효과, 및/또는 ESD 펄스에 대한 빠른 응답속도를 가지는 효과가 있다.
또한, 본 발명의 고속/저전압 ESD 보호 소자는 거의 모든 나노소자기반 I/O 인터페이스 회로 및 집적회로 반도체 등에 적용이 가능하므로 그 활용분야는 매우 광범위하며, 이를 내장한 반도체 칩의 경우 높은 안전성과 신뢰성의 효과 및 원칩화에 따른 비용절감의 효과를 가져 올 수 있다.
반도체 공정기술이 VDSM 급으로 빠르게 발전하면서 MOSFET의 게이트 산화막의 두께가 점점 얇아짐에 따라 ESD 현상에 의한 반도체 칩 내부의 소자파괴 현상이 심화되고 있으며, 이러한 ESD 펄스는 수 kV, 수 A로 매우 높은 전압/전류의 전기적 특성을 지니므로 칩 내부회로선로의 열화에 의한 파괴현상도 무시할 수 없게 되었다. 따라서 이러한 VDSM 급 반도체 칩에 적용 가능한 효과적인 ESD 보호소자에 대한 기술의 중요성이 크게 대두되고 있다. 본 발명에서 제안한 새로운 구조의 SCR 보호소자는 기존의 SCR이 큰 ESD 보호능력을 가짐에도 불구하고, 그 트리거 전압이 높아서 VDSM급 집적회로에 적용이 되지 못하는 것을 크게 개선시킨 것이라 할 수 있다.

Claims (8)

  1. p형-기판상에 형성된 딥 n형-웰;
    상기 딥 n형-웰의 내부에 서로 접하도록 형성된 n형-웰 및 p형-웰;
    상기 p형-웰에 직접 바이어스 전압을 인가하기 위한 바이어스 인가 영역;
    상기 n형-웰 내부에 형성되는 p+ 확산 영역; 및
    상기 p형-웰 내부에 형성되는 n+ 확산 영역
    을 포함하는 ESD 보호 소자.
  2. 제1항에 있어서,
    상기 바이어스 인가 영역은, 상기 n형-웰 및 p형-웰의 접합면에 형성되는 p+ 확산 영역인 것을 특징으로 하는 ESD 보호 소자.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 n형-웰 내부에 형성되는 상기 p+ 확산 영역은 I/O 패드에 연결되며,
    상기 p형-웰 내부에 형성되는 상기 n+ 확산 영역은 접지단에 연결되며,
    상기 바이어스 인가 영역에는 외부 RC 네트워크의 바이어스 전압이 인가되는 것을 특징으로 하는 ESD 보호 소자.
  5. n형 기판상에 형성된 딥 p형-웰;
    상기 딥 p형-웰의 내부에 서로 접하도록 형성된 n형-웰 및 p형-웰;
    상기 n형-웰에 직접 바이어스 전압을 인가하기 위한 바이어스 인가 영역;
    상기 n형-웰 내부에 형성되는 p+ 확산 영역; 및
    상기 p형-웰 내부에 형성되는 n+ 확산 영역
    을 포함하는 ESD 보호 소자.
  6. 제5항에 있어서,
    상기 바이어스 인가 영역은, 상기 n형-웰 및 p형-웰의 접합면에 형성되는 n+ 확산 영역인 것을 특징으로 하는 ESD 보호 소자.
  7. 삭제
  8. 제5항 또는 제6항에 있어서,
    상기 p형-웰 내부에 형성되는 상기 n+ 확산 영역은 I/O 패드에 연결되며,
    상기 n형-웰 내부에 형성되는 상기 p+ 확산 영역은 접지단에 연결되며,
    상기 바이어스 인가 영역에는 외부 RC 네트워크의 바이어스 전압이 인가되는 것을 특징으로 하는 ESD 보호 소자.
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