KR100664377B1 - 반도체-제어 정류기 정전 방전 보호회로 - Google Patents
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Abstract
본 발명은 반도체-제어 정류기 정전 방전 보호회로에 관한 것이다.
본 발명의 반도체-제어 정류기 정전 방전 보호회로는 반도체 소자의 정전 방전 보호회로에 있어서, 실리콘 기판상에 형성된 P-well, 소오스, 게이트, 드레인 및 그라운드를 포함하여 구성된 트리거(trigger) GGNMOS; 실리콘 기판상에 형성된 애노드(anode), 캐소드(cathode), P-well, N-well, 그라운드를 포함하여 구성된 GGSCR; 상기 GGSCR의 그라운드와 전기적으로 접속된 그라운드 준위(VSS); 상기 트리거(trigger) GGNMOS의 그라운드와 상기 GGSCR의 P-well을 접속하는 도전성 라인; 및 상기 트리거(trigger) GGNMOS의 드레인과 상기 GGSCR의 애노드(anode) 를 접속하며 도전성 라인으로 연결되는 Pad를 포함하여 구성됨에 기술적 특징이 있다.
따라서, 본 발명의 반도체-제어 정류기 정전 방전 보호회로는 한 개의 트리거(trigger) GGNMOS와 GGSCR을 이용하여 사다리 구조의 GGNMOS와 비슷한 트리거(trigger) 전압를 가지며 보다 적은 면적을 차지하는 정전 방전 보호회로를 구성할 수 있는 효과가 있다.
GGNMOS, GGSCR, ESD, SCR, 정전 방전 보호회로
Description
도 1은 종래의 정전 방전 보호회로의 구성도.
도 2는 본 발명의 SCR 정전 방전 보호회로의 구성도.
<도면의 주요부분에 대한 부호의 설명>
101. 소자분리층 102. 그라운드
103. 드레인 104. anode
본 발명은 반도체-제어 정류기 정전 방전 보호회로에 관한 것으로, 보다 자세하게는 GGNMOS(Gate ground NMOS) 트리거(trigger)를 이용하여 낮은 전압에서 반도체-제어 정류기(SCR: Silicon controlled rectifier)를 구동함으로써 정전 방전(ESD : Electrostatic discharge) 보호회로의 면적을 감소시키는 반도체-제어 정류기 정전 방전 보호회로 에 관한 것이다.
정전 방전(ESD)으로 인해 매우 큰 전압이 반도체 소자로 인가될 때 소자에서는 접합 브레이크다운(junction breakdown), 유전체 브레이크다운(dielectric breakdown), 메탈 용융(metal melting) 등의 치명적인 파괴가 발생되고, 그것에 의해 상대적으로 작은 전압이 인가될 때 소자의 동작 수명(operating life) 감소 및 성능 저하가 야기된다. 반도체 소자들의 크기(dimension)들이 더 작아짐에 따라서, 상기 소자들은 정전 방전에 의한 손상(damage)을 더 쉽게 받기 때문에, 소자의 제조로부터 그것의 사용에 이르기까지 정전 방전 등에 의해 발생되는 과도 전압으로부터 반도체 소자를 보호하기 위한 광범하고도 다각적인 연구가 진행되고 있다.
정전 방전으로 인한 어떤 소자의 파괴 정도(a degree of failure)는 그 소자의 특성 및 기능, 제조 공정, 디자인 룰(design rule), 패키지 형태(package type) 등에 따라 좌우된다. 예를 들어, CMOS 소자에서, N-도전 채널형 (conducting channel type) MOSFET(이하, 'NMOS 트랜지스터'라 함)는 P-도전 채널형 MOSFET(이하, 'PMOS 트랜지스터'라 함)에 비해 정전 방전에 의한 더 쉽게 손상을 받는다. 이는 NMOS 트랜지스터의 트리거 전압(trigger voltage) 및 홀딩 전압(holding voltage)이 다이오드(diode), PMOS 트랜지스터, NPN 및 PNP 기생 바이폴라 접합 트랜지스터(parasitic bipolar junction transistor)들의 브레이크다운 전압(breakdown voltage)들보다 낮기 때문이다.
잘 알려져 있는 바와 같이, CMOS 소자용 ESD 보호 소자로서는 다이오드가 가장 먼저 사용되었다. 특히, 다이오드는 CMOS 소자의 입력 단자에서의 과도 전압을 클램핑(clamping)하여 상기 소자의 게이트 산화막들을 보호하는 데 효과적으로 사용되었다. 그러나, 다이오드는 큰 역방향 동적 저항(reverse-biased dynamic resistance)을 갖기 때문에 CMOS 소자의 출력 단자에서의 정전 방전 등에 의한 큰 전류를 빠르게 우회(shunting)시키는 데는 비효율적이다.
따라서, 다이오드 보호 소자들 대신에, 작은 역방향 동적 저항과 스냅-백(snap-back) 특성을 갖는 기생 전계효과 트랜지스터(Parastic field effect transistor)들 및 NMOS 트랜지스터들이 사용되어 왔다. 특히, NMOS 트랜지스터는 브레이크다운 전류(breakdown current)가 매우 크기 때문에 ESD 보호 소자로서 널리 사용되어 왔다. 그러나, 이런 보호 소자들 각각은 우수한 보호 특성을 가짐에도 불구하고 다이오드 소자에 비해 칩 상에서 지나치게 큰 면적을 차지한다.
위에 기술된 문제들을 해결하기 위해, SCR(silicon controlled rectifier) 보호 기술들이 제안되었다. 그들 중 한가지는 CMOS 소자의 제조 과정에서 자연스럽게 형성되는 기생 SCR을 이용하는 기술이다. CMOS 소자의 기생 SCR은 아주 작은 동적 저항을 가지나, 상기 SCR 소자는 웰들 간의 브레이크다운 전압에 의해서 트리거(trigger)된다. 이와 같이, CMOS 소자의 기생 SCR은 정전 방전 및 그밖의 원인들에 의해 생긴 전류를 우회시킬 수 있는 충분한 능력을 가짐에도 불구하고 상기 SCR은 너무 큰 트리거링 전압(triggering)을 갖기 때문에 그것을 그대로 과도 전압으로부터 CMOS 소자를 보호하기 위한 회로로서 사용하는 것은 부적합하였다.
ESD 보호 회로 시 보다 빠른 ESD 보호회로의 동작과 적은 면적을 이용 하는 것이 관건이다. 보다 빠른 동작은 Chip의 안전성을 높일 수 있고, 보다 적은 면적은 한 실리콘 기판안에서 보다 많은 Chip을 양산 할 수 있기 때문이다. 이러한 문제점을 해결하기 위한 종래의 ESD 보호회로의 구조는 GGNMOS(Gate ground NMOS)를 사다리 구조로 만들어 구성한 형태이다.
도 1은 종래의 정전 방전 보호회로의 구성도이다. 도 1을 살펴보면, 다수 개의 GGNMOS가 사다리 구조(ladder structure) 형태로 그라운드 전위(VSS)와 Pad를 통해 서로 연결되어 있다. 즉, 일측은 P-well 상에 고농도로 도핑된 P+ 영역 상의 금속층 위에 형성된 픽업 그라운드(pick-up ground)를 통해 VSS에 서로 연결되어 있으며, 타측은 P-well 상에 형성된 드레인 영역 상의 금속층 위에 형성된 드레인을 통해 Pad와 서로 연결되어 있다.
상기와 같은 일반적인 GGNMOS 구조의 ESD 보호회로는 GGNMOS 여러 개를 병렬로 구성 하는데, ESD 보호회로의 width가 300um가 필요 하다면 width 30um의 GGNMOS 10개를 병렬로 구성 하여 사다리 구조로 만들기 때문에 많은 면적을 차지 하게 되는 단점이 있었다.
정전 방전(ESD)으로 인해 매우 큰 전압이 반도체 소자로 인가될 때 소자에서는 접합 브레이크다운(junction breakdown), 유전체 브레이크다운(dielectric breakdown), 메탈 용융(metal melting) 등의 치명적인 파괴가 발생되고, 그것에 의해 상대적으로 작은 전압이 인가될 때 소자의 동작 수명(operating life) 감소 및 성능 저하가 야기된다. 반도체 소자들의 크기(dimension)들이 더 작아짐에 따라서, 상기 소자들은 정전 방전에 의한 손상(damage)을 더 쉽게 받기 때문에, 소자의 제조로부터 그것의 사용에 이르기까지 정전 방전 등에 의해 발생되는 과도 전압으로부터 반도체 소자를 보호하기 위한 광범하고도 다각적인 연구가 진행되고 있다.
정전 방전으로 인한 어떤 소자의 파괴 정도(a degree of failure)는 그 소자의 특성 및 기능, 제조 공정, 디자인 룰(design rule), 패키지 형태(package type) 등에 따라 좌우된다. 예를 들어, CMOS 소자에서, N-도전 채널형 (conducting channel type) MOSFET(이하, 'NMOS 트랜지스터'라 함)는 P-도전 채널형 MOSFET(이하, 'PMOS 트랜지스터'라 함)에 비해 정전 방전에 의한 더 쉽게 손상을 받는다. 이는 NMOS 트랜지스터의 트리거 전압(trigger voltage) 및 홀딩 전압(holding voltage)이 다이오드(diode), PMOS 트랜지스터, NPN 및 PNP 기생 바이폴라 접합 트랜지스터(parasitic bipolar junction transistor)들의 브레이크다운 전압(breakdown voltage)들보다 낮기 때문이다.
잘 알려져 있는 바와 같이, CMOS 소자용 ESD 보호 소자로서는 다이오드가 가장 먼저 사용되었다. 특히, 다이오드는 CMOS 소자의 입력 단자에서의 과도 전압을 클램핑(clamping)하여 상기 소자의 게이트 산화막들을 보호하는 데 효과적으로 사용되었다. 그러나, 다이오드는 큰 역방향 동적 저항(reverse-biased dynamic resistance)을 갖기 때문에 CMOS 소자의 출력 단자에서의 정전 방전 등에 의한 큰 전류를 빠르게 우회(shunting)시키는 데는 비효율적이다.
따라서, 다이오드 보호 소자들 대신에, 작은 역방향 동적 저항과 스냅-백(snap-back) 특성을 갖는 기생 전계효과 트랜지스터(Parastic field effect transistor)들 및 NMOS 트랜지스터들이 사용되어 왔다. 특히, NMOS 트랜지스터는 브레이크다운 전류(breakdown current)가 매우 크기 때문에 ESD 보호 소자로서 널리 사용되어 왔다. 그러나, 이런 보호 소자들 각각은 우수한 보호 특성을 가짐에도 불구하고 다이오드 소자에 비해 칩 상에서 지나치게 큰 면적을 차지한다.
위에 기술된 문제들을 해결하기 위해, SCR(silicon controlled rectifier) 보호 기술들이 제안되었다. 그들 중 한가지는 CMOS 소자의 제조 과정에서 자연스럽게 형성되는 기생 SCR을 이용하는 기술이다. CMOS 소자의 기생 SCR은 아주 작은 동적 저항을 가지나, 상기 SCR 소자는 웰들 간의 브레이크다운 전압에 의해서 트리거(trigger)된다. 이와 같이, CMOS 소자의 기생 SCR은 정전 방전 및 그밖의 원인들에 의해 생긴 전류를 우회시킬 수 있는 충분한 능력을 가짐에도 불구하고 상기 SCR은 너무 큰 트리거링 전압(triggering)을 갖기 때문에 그것을 그대로 과도 전압으로부터 CMOS 소자를 보호하기 위한 회로로서 사용하는 것은 부적합하였다.
ESD 보호 회로 시 보다 빠른 ESD 보호회로의 동작과 적은 면적을 이용 하는 것이 관건이다. 보다 빠른 동작은 Chip의 안전성을 높일 수 있고, 보다 적은 면적은 한 실리콘 기판안에서 보다 많은 Chip을 양산 할 수 있기 때문이다. 이러한 문제점을 해결하기 위한 종래의 ESD 보호회로의 구조는 GGNMOS(Gate ground NMOS)를 사다리 구조로 만들어 구성한 형태이다.
도 1은 종래의 정전 방전 보호회로의 구성도이다. 도 1을 살펴보면, 다수 개의 GGNMOS가 사다리 구조(ladder structure) 형태로 그라운드 전위(VSS)와 Pad를 통해 서로 연결되어 있다. 즉, 일측은 P-well 상에 고농도로 도핑된 P+ 영역 상의 금속층 위에 형성된 픽업 그라운드(pick-up ground)를 통해 VSS에 서로 연결되어 있으며, 타측은 P-well 상에 형성된 드레인 영역 상의 금속층 위에 형성된 드레인을 통해 Pad와 서로 연결되어 있다.
상기와 같은 일반적인 GGNMOS 구조의 ESD 보호회로는 GGNMOS 여러 개를 병렬로 구성 하는데, ESD 보호회로의 width가 300um가 필요 하다면 width 30um의 GGNMOS 10개를 병렬로 구성 하여 사다리 구조로 만들기 때문에 많은 면적을 차지 하게 되는 단점이 있었다.
본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 한 개의 트리거(trigger) GGNMOS와 GGSCR을 이용하여 사다리 구조의 GGNMOS와 비슷한 트리거(trigger) 전압을 가지며 보다 적은 면적을 차지하도록 하는 반도체-제어 정류기 정전 방전 보호회로를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자의 정전 방전 보호회로에 있어서, 실리콘 기판상에 형성된 P-well, 소오스, 게이트, 드레인 및 그라운드를 포함하여 구성된 트리거(trigger) GGNMOS; 실리콘 기판상에 형성된 애노드(anode), 캐소드(cathode), P-well, N-well, 그라운드를 포함하여 구성된 GGSCR; 상기 GGSCR의 그라운드와 전기적으로 접속된 그라운드 준위(VSS); 상기 트리거(trigger) GGNMOS의 그라운드와 상기 GGSCR의 P-well을 접속하는 도전성 라인; 및 상기 트리거(trigger) GGNMOS의 드레인과 상기 GGSCR의 애노드(anode)를 접속하며 도전성 라인으로 연결되는 Pad를 포함하여 이루어진 반도체-제어 정류기 정전 방전 보호회로에 의해 달성된다.
본 발명은 GGSCR단에 앞서 트리거 (trigger)된 한 개의 GGNMOS를 GGSCR의 P-well에 연결 함으로써 GGSCR의 P-well의 전위를 높게 만든다. 이렇게 높은 P-well 전압은 보다 낮은 전압에서 GGSCR을 동작시킴으로써 Main ESD stress를 소화할 수 있게 된다. 트리거(trigger) GGNMOS는 기존의 GGNMOS와 같은 구조이기 때문에 거의 똑같은 트리거(trigger) 전압을 가지고 있으며 Main ESD stress를 소화하는 GGSCR은 기존의 GGNMOS 면적으로 구성이 가능 하다. 따라서 종래의 GGNMOS로 구성한 ladder 구조의 ESD 보호회로보다 적은 면적의 ESD 보호 회로의 구성이 가능 하다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2는 본 발명의 SCR 정전 방전 보호회로의 구성도이다. 도 2에 도시된 바와 같이 일측은 트리거(trigger) GGNMOS의 P-well 상에 고농도로 도핑된 P+ 영역 상의 금속층 위에 형성된 그라운드(102)와 GGSCR의 P-well 영역이 서로 연결되어 있으며, 타측은 트리거(trigger) GGNMOS의 P-well 상에 형성된 드레인 영역 상의 금속층 위에 형성된 드레인(103)과 GGSCR의 N-well 영역 상에 형성된 N+ 및 P+ 영역 상에 형성된 금속층 위에 형성된 애노드(anode,104)는 Pad와 서로 연결되어 있다. 도 2와 같은 구조의 SCR 정전 방전 보호회로는 트리거(trigger) GGNMOS에서 통과된 ESD stress가 GGSCR의 P-well의 전위를 높임으로써 N-well의 N+ 와의 정합 파괴 전압(Junction breakdown voltage)가 보다 낮은 전압에서 일어날 수 있도록 한다. 따라서, 낮은 트리거(trigger) 전압을 가능케하여 종래의 다수 개의 GGNMOS로 구성된 정전 방전 보호회로의 단점을 하나의 GGSCR과 상기 GGSCR의 앞단에 연결된 GGNMOS를 이용하여 해결할 수 있다. 결과적으로, 보다 적은 면적의 정전 방전 보호회로의 구성이 가능하다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명은 GGSCR단에 앞서 트리거 (trigger)된 한 개의 GGNMOS를 GGSCR의 P-well에 연결 함으로써 GGSCR의 P-well의 전위를 높게 만든다. 이렇게 높은 P-well 전압은 보다 낮은 전압에서 GGSCR을 동작시킴으로써 Main ESD stress를 소화할 수 있게 된다. 트리거(trigger) GGNMOS는 기존의 GGNMOS와 같은 구조이기 때문에 거의 똑같은 트리거(trigger) 전압을 가지고 있으며 Main ESD stress를 소화하는 GGSCR은 기존의 GGNMOS 면적으로 구성이 가능 하다. 따라서 종래의 GGNMOS로 구성한 ladder 구조의 ESD 보호회로보다 적은 면적의 ESD 보호 회로의 구성이 가능 하다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2는 본 발명의 SCR 정전 방전 보호회로의 구성도이다. 도 2에 도시된 바와 같이 일측은 트리거(trigger) GGNMOS의 P-well 상에 고농도로 도핑된 P+ 영역 상의 금속층 위에 형성된 그라운드(102)와 GGSCR의 P-well 영역이 서로 연결되어 있으며, 타측은 트리거(trigger) GGNMOS의 P-well 상에 형성된 드레인 영역 상의 금속층 위에 형성된 드레인(103)과 GGSCR의 N-well 영역 상에 형성된 N+ 및 P+ 영역 상에 형성된 금속층 위에 형성된 애노드(anode,104)는 Pad와 서로 연결되어 있다. 도 2와 같은 구조의 SCR 정전 방전 보호회로는 트리거(trigger) GGNMOS에서 통과된 ESD stress가 GGSCR의 P-well의 전위를 높임으로써 N-well의 N+ 와의 정합 파괴 전압(Junction breakdown voltage)가 보다 낮은 전압에서 일어날 수 있도록 한다. 따라서, 낮은 트리거(trigger) 전압을 가능케하여 종래의 다수 개의 GGNMOS로 구성된 정전 방전 보호회로의 단점을 하나의 GGSCR과 상기 GGSCR의 앞단에 연결된 GGNMOS를 이용하여 해결할 수 있다. 결과적으로, 보다 적은 면적의 정전 방전 보호회로의 구성이 가능하다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 반도체-제어 정류기 정전 방전 보호회로는 한 개의 트리거(trigger) GGNMOS와 GGSCR을 이용하여 사다리 구조의 GGNMOS와 비슷한 트리거(trigger) 전압를 가지며 보다 적은 면적을 차지하는 정전 방전 보호회로를 구성할 수 있는 효과가 있다.
Claims (3)
- 반도체 소자의 정전 방전 보호회로에 있어서,실리콘 기판상에 형성된 P-well, 상기 P-well상에 형성된 N-well, 상기 N-well에 각각 연결된 소오스, 드레인 및 상기 P-well상에서 상기 소오스 및 드레인 사이에 형성된 게이트를 포함하여 구성된 트리거 GGNMOS;실리콘 기판상에 형성된 P-well, 상기 P-well상에 형성된 N-well, 상기 N-well과 연결된 애노드 및 상기 P-well과 연결된 캐소드와 그라운드를 포함하여 구성된 GGSCR;상기 GGSCR의 그라운드와 전기적으로 접속된 그라운드 준위;상기 트리거 GGNMOS의 그라운드와 상기 GGSCR의 P-well을 접속하는 도전성 라인; 및상기 트리거 GGNMOS의 드레인과 상기 GGSCR의 애노드를 접속하며 도전성 라인으로 연결되는 패드를 포함하여 구성됨을 특징으로 하는 반도체-제어 정류기 정전 방전 보호회로.
- 제 1항에 있어서,상기 GGSCR의 P-well은 상기 트리거 GGNMOS에서 통과된 ESD 스트레스로 인해 전위가 상승되는 것을 특징으로 하는 반도체-제어 정류기 정전 방전 보호회로.
- 제 2항에 있어서,상기 전위가 상승한 P-well은 인접한 N-well 상에서 5족의 불순물이 상기 N-welll보다 고농도로 도핑되어 형성된 N+영역과 정합하는 것을 특징으로 하는 반도체-제어 정류기 정전 방전 보호회로.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116891A KR100664377B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체-제어 정류기 정전 방전 보호회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116891A KR100664377B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체-제어 정류기 정전 방전 보호회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060078181A KR20060078181A (ko) | 2006-07-05 |
| KR100664377B1 true KR100664377B1 (ko) | 2007-01-02 |
Family
ID=37170123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040116891A KR100664377B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체-제어 정류기 정전 방전 보호회로 |
Country Status (1)
| Country | Link |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9679886B2 (en) | 2013-10-11 | 2017-06-13 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection device |
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|---|---|---|---|---|
| KR100831269B1 (ko) * | 2006-12-29 | 2008-05-22 | 동부일렉트로닉스 주식회사 | 반도체 집적회로 소자를 정전기 방전으로부터 보호하는장치 |
| KR101701628B1 (ko) | 2015-07-20 | 2017-02-02 | 단국대학교 산학협력단 | 저전압용 정전기 방전 보호소자 |
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2004
- 2004-12-30 KR KR1020040116891A patent/KR100664377B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9679886B2 (en) | 2013-10-11 | 2017-06-13 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection device |
| US10186505B2 (en) | 2013-10-11 | 2019-01-22 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection device |
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|---|---|
| KR20060078181A (ko) | 2006-07-05 |
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20111121 Year of fee payment: 6 |
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