KR100927808B1 - 폴리실리콘 유계 스냅백 장치 - Google Patents

폴리실리콘 유계 스냅백 장치 Download PDF

Info

Publication number
KR100927808B1
KR100927808B1 KR1020020081092A KR20020081092A KR100927808B1 KR 100927808 B1 KR100927808 B1 KR 100927808B1 KR 1020020081092 A KR1020020081092 A KR 1020020081092A KR 20020081092 A KR20020081092 A KR 20020081092A KR 100927808 B1 KR100927808 B1 KR 100927808B1
Authority
KR
South Korea
Prior art keywords
active
region
semiconductor
protection structure
snapback
Prior art date
Application number
KR1020020081092A
Other languages
English (en)
Other versions
KR20030051388A (ko
Inventor
로버트에이. 애쉬튼
예후다 스무하
Original Assignee
에이저 시스템즈 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이저 시스템즈 인크 filed Critical 에이저 시스템즈 인크
Publication of KR20030051388A publication Critical patent/KR20030051388A/ko
Application granted granted Critical
Publication of KR100927808B1 publication Critical patent/KR100927808B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

스냅백(snapback) 장치는 정전기 방전 등과 같은 사고로 인한 집적 회로에의 손상을 방지하는 반도체 보호 회로로서 기능한다. 스냅백 장치는 일단 그 트리거 지점에 도달한 후에는 바이폴라 작동으로 빨리 복귀하여 감소된 전압에서 상당한 전류를 보유(carry)할 수 있다. 스냅백 장치는 붕괴 전압(breakdown voltage)이 낮은 장점을 가지며, 이 낮은 붕괴 전압은 활성 회로 요소들에 그 붕괴 전압이 초과됨으로 인해 손상이 이루어지기 전에 스냅백 장치가 바이폴라 모드로 급속히 복귀(snap)할 수 있게 한다. 스냅백 장치는 p-웰(well) 기판 영역 내에 형성된 n+ 활성 영역을 포함하고, 각각의 활성 영역은 활성 영역에 오버랩하지만 유전체 막에 의해 이로부터 절연된 폴리실리콘 막을 포함한다. 각각의 n+ 활성 영역과 폴리실리콘 막은 전도성 막에 의해 커플링되어 있고, 요소들이 조합되어 하나의 전기 노드를 형성한다. 스냅백 장치의 하나의 전기 노드는 장치의 I/O 단자들에 커플링되고, 다른 노드는 접지 또는 전원에 커플링된다.
Figure R1020020081092
스냅백, 집적 회로, 바이폴라, 유전체, 붕괴 전압

Description

폴리실리콘 유계 스냅백 장치{Polysilicon bounded snapback device}
도 1은 종래기술의 스냅백 장치의 전류-전압 곡선도.
도 2는 종래기술의 스냅백 장치의 평면도.
도 3은 본 발명의 예시적인 스냅백 장치의 평면도.
도 4는 도 3의 선 4-4에 따라 취한 예시적인 스냅백 장치의 단면도.
도 5는 도 3의 선 5-5에 따라 취한 예시적인 스냅백 장치의 단면도.
도 6은 본 발명에 따른 예시적인 스냅백 장치의 전류/전압 곡선도.
※도면의 주요부분에 대한 부호의 설명※
30: 기판 영역 100: 스냅백 장치
본 발명은 일반적으로 반도체 집적 회로에 대한 것이다. 보다 상세하게는, 본 발명은 반도체 집적 회로 등의 보호 회로에 사용되는 회로 소자에 대한 것이다.
집적 회로와 다른 반도체 장치는 다양한 정전기 방전(ESD) 사고 등에 의해 손상 또는 완전히 붕괴되기 쉽다. 그러므로, 보호 회로가 유익하게는 칩에 포함되어 이러한 사고로부터 손상을 방지 및 감소시킨다. 보다 상세하게는, 보호 회로들은 정전기 방전을 흡수하고 상기 ESD 사고로부터 집적 회로 또는 다른 반도체 장치의 기능(functional) 또는 활성 회로 소자들의 손상을 배제하도록 형성 및 배치된다. 보호 회로 소자들은 바람직하게는 ESD 사고 중에 상당한 전류를 보유하도록 적용되며, 이렇게 이루어지지 않을 경우, 전류가 그 안에 보호 회로 소자를 포함하는 집적 회로 또는 다른 반도체 장치를 손상 또는 붕괴할 수 있다.
ESD 보호에 사용되는 보호 회로 소자들 중의 하나는 종종 "스냅백(snapback)" 장치로 불리는 기생(prasitic) n-p-n 바이폴라 트랜지스터이다. 스냅백 장치들은 쉽게 제조할 수 있고, 낮은 누설 특성을 가지며, 일단 장치가 바이폴라 작동으로 "빠르게 돌아오면" ESD 사고중에 상당한 전류를 보유할 수 있다.
쉘로우 트렌치 분리(shallow trench isolation; STI) 기술과 같은 현대의 반도체 제조 기술에서는 스냅백 장치가 작동을 시작하게 하는 접합 붕괴(junction breakdown) 전압이 커졌다. 동시에, 바람직하게는 보호된 민감한 활성 회로 소자들의 붕괴 전압들은 낮아지고 있다. 보호 회로 소자의 비교적 높은 붕괴 전압은 보호 회로 소자가 활성화되어 활성 회로 소자에의 손상을 방지하기 너무 힘들게 하여 그 효율을 감소시킨다. 그러므로, 활성 장치(active device)의 회로 소자들은 보호 회로 소자가 작동하기 전에 ESD 사고에 의해 붕괴될 수 있다.
종래의 스냅백 장치의 전류(I)/전압(V) 특성이 도 1에 도시되어 있다. ESD 사고 중에, 스냅백 장치의 전류 I 및 전압 V 모두 증가된다. 종래의 스냅백 장치의 전압이 스냅백 장치가 그 안에 형성되는 기판에 대해 증가됨에 따라, 사태 붕괴(avalanche breakdown) 전압 VAB가 초과될 때 사태 붕괴가 일어난다. 사태 붕괴 영역이 도 1의 I-V 곡선의 세그먼트 2로 도시되어 있다. 사태(avalanche) 전류가 충분히 높아지면, 장치가 바이폴라 스냅백 모드로 되고, 장치에 걸친 전압이 낮아진다. 바이폴라 스냅백의 트리거 지점(trigger point)은 트리거 전압(Vt1)과 트리거 전류(It1) 각각에 의해 특정된다. 바이폴라 작동이 유지될 수 있는 가장 낮은 전압이 "스냅백 전압" VSB로 불린다. 도 1의 I-V 곡선의 세그먼트 6에 나타낸 바와 같은 바이폴라 스냅백 모드일 때, 낮아진 전압에서 상당한 전류가 집적 회로의 활성 회로 소자들의 손상없이 스냅백 장치를 통해 보유될 수 있다. 바이폴라 스냅백 모드 6일 때, 스냅백 장치는 실질적으로 n-p-n 바이폴라 트랜지스터로서 기능하고 ESD 사고에 의해 생성될 수 있는 것과 같은 부가의 전류를 보유하고, 이 스냅백 장치가 아니라면 이 부가의 전류는 집적 회로 장치의 활성 장치 요소들을 통해 흘러 손상 또는 붕괴할 수 있다. 이런 식으로, 스냅백 장치는 장치 손상을 억제한다. 전류가 더 증가하면, 집적 회로의 활성 회로 소자들에의 손상이 결국 일어난다. 집적 회로의 활성 요소들이 손상되기 전의 가장 높은 지점은 전압 Vt2와 전류 It2의 좌표로 특정된다.
효과적이고 보호를 제공하기 위해, 집적 회로 장치의 활성 회로 요소들이 손상되기 전에 스냅백 장치가 논리적으로 스냅백 바이폴라 모드로 트리거되어야 한다. 일반적으로 말해, 스냅백 장치의 붕괴 전압은 활성 회로 요소들의 붕괴 전압들보다 낮아야 한다. 사태 붕괴 전압 VAB는 일반적으로 스냅백 장치의 붕괴 전압으로 고려된다. 스냅백 장치의 트리거 전압 Vt1은 바람직하게는 활성 장치 파손이 트리거 지점에 도달하기 전에 일어나는 것을 방지하기 위해 활성 회로 요소들의 붕괴 전압보다 낮아야 한다. 또한, Vt1이 스냅백 전류 VSB보다 너무 높지 않은 것이 바람직하다. 다르게 말해, Vt1과 VSB간의 전압차가 최소화되는 것이 바람직하다. 또한, 스냅백 장치는 활성 회로 요소들의 손상을 방지할 수 있을 만큼의 전류를 보유할 수 있는 것이 바람직하다.
종래의 스냅백 장치의 장치 배치(layout)가 도 2에 도시되어 있다. 도 2는 두 개의 실질적으로 유사한 구조물(120)로 형성된 스냅백 장치를 도시한다. 각각의 구조물(120)은 기판 내에 형성되어 있고 역시 기판 내에 형성된 P-도핑된 불순물 영역(130)에 의해 둘러싸인 N+ 불순물 영역인 활성 영역(124)을 포함한다. 각각의 구조물(120)은, 활성 영역(124) 상에 형성되며 접촉(126)을 통해 활성 영역(124)에 전기적으로 커플링되는 전도성 막(122)을 포함한다. 스냅백 장치는 소정의 폭(128)을 포함한다. 하나의 전도성 층(122)이 입력/출력 패드에 전기적으로 커플링되고, 다른 전도성 층(122)이 전원 또는 접지원에 전기적으로 커플링된다.
스냅백 장치의 효과를 증가시키는 종래의 한 방법으로는 더 많은 보호를 제공하기 위해 폭(128)을 증가시키는 것이 있다. 이러한 폭의 증가는 그렇지 않으면 활성 회로 요소들에 사용될 수 있는 집적 회로 칩 상의 면적(real estate)의 비용에 관련하기 때문에, 이러한 접근법은 일반적으로 선호되지 않는다. 보다 선호되는 접근법은 ESD 손상에 대한 보호를 증가시키기 위해 보다 작은 몇 개의 스냅백 장치들을 병렬로 제공하는 것이다. 다시 도 1을 참조하면, 병렬의 스냅백 장치들이 효과적이기 위해, Vt2가 Vt1보다 클 필요가 있다. 이는 전압 Vt2가 어느 한 스냅백 장치에서 도달하여 집적 회로 장치의 활성 회로 요소들을 손상 및/또는 붕괴하기 전에 각각의 스냅백 장치들이 작동하고 바이폴라 모드로 빨리 복귀함을 보장한다. 이는 도 1의 I/V 곡선에 의해 설명되는 종래의 스냅백 장치에서는 이루어지지 않는다.
그러므로, 보호 회로 소자를 그 안에 포함하는 집적 회로 장치의 활성 회로 소자들의 붕괴 전압보다 낮은 붕괴 전압을 갖는 보호 회로 소자를 제공하는 것이 바람직하다. 또한, 상당한 전류를 보유할 수 있고, 스냅백 전류를 너무 초과하지 않는 트리거 지점과, 보호 회로 소자가 보호하도록 설계된 활성 장치들에 손상이 일어나는 전압보다 낮은 트리거 전압을 갖는 보호 회로 소자를 제공하는 것이 바람직하다. 또한, 보호 회로 소자가 점유하는 기판 공간의 양을 최소화하면서 ESD 손상에 대해 현저한 보호력을 제공하는 보호 회로 소자를 제공하는 것이 바람직하다.
본 발명은 하나의 극성의 영역이 기판 내에 형성되며 반대 극성의 기판 영역에 의해 분리된 두 개의 활성 영역을 포함하는 스냅백 장치를 제공한다. 스냅백 장치는 반도체 장치 내에 포함된다. 각각의 활성 영역은 유전체 막에 의해 활성 영역으로부터 분리된 오버랩 막에 의해 부분적으로 오버랩되어 있다. 오버랩 막은 금속 또는 반도체 재료로 형성될 수 있다. 각각의 오버랩 막과 연관된 활성 영역은 구조물 상에 형성된 전도성 층에 전기적으로 커플링된다. 하나의 전도성 층이 유익하게는 반도체 장치의 입력/출력 단자들에 커플링되고, 다른 층은 접지원 및/또는 전원에 커플링된다. 스냅백 장치는 감소된 사태 붕괴 전압과 트리거 지점 전압을 가지며, 이 트리거 지점 전압은 장치가 바이폴라 모드로 빨리 복귀하여 비교적 낮은 전압에서 부가적인 전류를 보유할 수 있게 한다. 이에 의해 스냅백 장치는 ESD 사고에 의해 발생되어 그렇지 않으면 집적 회로 장치를 손상 및/또는 붕괴할 수 있는 상당한 양의 전류가 활성 회로 요소들에 흐르지 않게 보호한다.
본 발명은 첨부한 도면을 참조하여 하기의 상세한 설명을 읽어 가장 잘 이해할 수 있다. 일반적인 관행에 따라 도면의 다양한 특징부는 축척에 맞게 작도되지 않았다. 오히려 이러한 다양한 특징부의 치수는 명확한 이해를 위해 임의적으로 확대 또는 축소되었다. 유사한 도면부호는 도면 및 명세서에 걸쳐 유사한 구성요소를 가르킨다.
본 발명은 보호 회로 소자(이후 스냅백 장치로 칭함)를 제공한다. 스냅백 장치는 집적 회로 또는 다른 반도체 장치 내에 형성되고, 이러한 장치는 이후 총칭하여 집적 회로로 부른다. 스냅백 장치는 바람직하게는 ESD와 같은 사고에 의해 발생하는 것과 같은 외부의 서지 전류가 집적 회로의 활성 또는 작동 회로 소자들을 손상시키는 대신 스냅백 장치에 의해 경감되도록 집적 회로의 입력/출력 단자들에 커플링된다. 일 실시예에 따르면, 두 개 이상의 스냅백 장치(들)가 병렬로 연결될 수 있다. 일 실시예에 따르면, 스냅백 장치(들)가 집적 회로의 I/O 버퍼 섹션에 포함될 수 있다. 다른 실시예에 따르면, 본 발명의 스냅백 장치는 시험(test) 칩에 포함될 수 있다. 스냅백 장치(들)는 다양한 기술을 사용하여 형성된 다양한 집적 회로 또는 다른 반도체 장치 중의 어느 것에도 포함될 수 있다.
도 3은 본 발명의 예시적인 스냅백 장치(100)의 평면도이다. 도 3은 조합하여 스냅백 장치(100)를 이루는 실질적으로 유사한 한 쌍의 요소(21)들을 포함한다. 각각의 요소(21)는 기판 영역 내에 형성된 활성 영역(24)을 포함한다. 실시예에 따르면, 활성 영역(24)은 p-타입 불순물 영역인 기판 영역(30) 내에 형성된 n-타입 불순물 영역일 수 있다. 각각의 활성 영역(24)은 n+ 불순물 영역일 수 있고, 10e19 내지 10e21 도펀트 원자/cm3의 범위로 n-타입 도펀트 불순물 농도를 가질 수 있지만 다르게는 다른 도펀트 농도가 사용될 수도 있다. 일 실시예에 따르면, 기판 영역(30)은 실리콘 기판 내에 또는 SOI(silicon-on-insulator) 기판의 에피택셜 실리콘 층 내에 형성된 종래의 방식으로 형성된 P-웰 또는 P-터브(tub) 영역일 수 있다. 활성 영역(24)은 일 실시예에서 기판 영역(30) 내에 형성되고 기판 영역(30)에 의해 측방향 및 아래쪽으로부터 둘러싸여 있다. 일 실시예에 따르면, 실리콘 기판의 표면(45) 내에 각각 형성될 수 있다. 다른 실시예에 따르면, 기판 영역(30)은 활성 영역(24) 사이에만 형성될 수 있다. 일반적으로 말해, 각각 동일한 극성인 활성 영역(24)들은 반대 극성의 기판 영역(30)에 의해 분리된다. 그러므로, 두 개의 n-p 접합부가 활성 영역(24) 내에 형성된다. 활성 영역(24)과 기판 영역(30)은 종래 방식의 패터닝과 불순물 도입 방법을 사용하여 형성될 수 있다. 기판 영역(30)은 10e15 내지 10e18 범위의 총 도펀트 불순물 농도를 갖지만, 다른 농도도 사용될 수 있다. 종래의 적절한 도펀트 불순물 종(species)이 사용될 수 있다. 기판 영역(30)은 바람직하게는 타이 영역(tie region)으로 불리는 도펀트 농도가 증가된 이산된 영역(discrete region)을 포함한다. 적절한 접촉 및 전도성 상호연결부로, 타이 영역은 기판 영역(30)의 전압을 제어하는데 사용될 수 있다. 타이 영역은 10e19 내지 10e21 도펀트 원자/cm3 범위 내의 농도를 가질 수 있다. 각각의 활성 영역(24)은 일 실시예에서 기판 영역(30)의 총 도펀트 농도보다 큰 도펀트 농도를 가질 수 있다. 도 4 및 도 5의 단면도에 도시된 바와 같이, 활성 영역(24)들은 바람직하게는 기판 표면(45) 내에 형성되고 기판 내 또는 기판 상에 형성된 필드 산화물(field oxide) 막에 의해 경계지어져 있으며, 이 산화물 막은 활성 영역(24)들의 경계선에서 종료한다. n-타입 활성 영역(24)이 p-타입 기판 영역(30) 내에 형성된 실시예에 따르면, n-p-n 구조가 형성된다. 스냅백 장치(100)는 폭(28)을 갖는다.
각각의 막 세그먼트(33)는 각각의 활성 영역(24)의 하나 이상의 주변 에지(37)와 경계를 이룬다. 각각의 막 세그먼트(33)는 활성 영역(24)과 기판 영역(30) 사이에 형성된 인터페이스를 따라 연장하고, 종래기술의 반도체 또는 전도성 물질로 형성될 수 있고 종래의 방법에 의해 패터닝될 수 있다. 실시예에서, 막 세그먼트(33)는 각각 폴리실리콘으로 형성될 수 있다. 폴리실리콘은 n-도핑, p-도핑되거나, 또는 도핑되지 않을 수 있다. 다른 실시예에 따르면, 막 세그먼트(33)는 폴리실리콘과, 그 위의 실리사이드 막으로 이루어진 "폴리사이드(polycide)" 막일 수 있다. 다양한 실시예에 따라 다양한 실리사이드 막 중의 어느 것이라도 사용될 수 있다. 또 다른 실시예에 따르면, 막 세그먼트(33)는 금속으로 형성될 수 있다. 각각의 막 세그먼트(33)는 동일하거나 또는 다른 재료로 형성될 수 있다. 비록 막 세그먼트(33)가 전도성, 금속 재료를 포함하는 다양한 재료로 형성될 수 있지만, 막 세그먼트(33)는 이하 총칭하여 반도체 막 세그먼트(33)로 부른다. 각각의 반도체 막 세그먼트(33)는 대응하는 활성 영역(24)의 일부분을 오버랩하는 오버랩 부분(35)을 포함한다. 활성 영역(24)은 다양한 실시예에 따라 기판 표면 내에서 임의의 다양한 2차원 형상을 취할 수 있고 다양한 깊이로 연장할 수 있다. 활성 영역(24)은 제 3도에 도시된 일반적으로 직사각형인 형상에 한정되지 않는다. 이와 같이, 활성 영역(24)의 주변 에지(37)는 다양한 형상을 취할 수 있다. 그러므로, 오버랩 부분(35)은 예시만을 위한 것이고, 다른 실시예에 따라 주변 에지(37)의 두 개 이상의 측면을 따라 연장할 수 있다. 오버랩 부분(35)은 주변 에지(37)의 하나의 측면을 따라 부분적으로만 연장하거나 또는 주변 에지(37)의 비선형 부분을 따라 연장할 수 있다. 오버랩 부분(35)은 일 실시예에서 0.05 내지 1.0 미크론 범위의 거리만큼 활성 영역(24) 위에 있는 반도체 막 세그먼트(33)를 포함할 수 있지만 다른 오버랩 거리가 다른 실시예에 따라 사용될 수도 있다. 반도체 막 세그먼트(33)의 오버랩 부분(35)은 그 사이에 개재한 유전체 막에 의해 활성 영역(24)으로부터 절연되어 있다. 다른 실시예에 따르면, 다른 절연 재료가 반도체 막 세그먼트(33)를 활성 영역(24)으로부터 절연하기 위해 사용될 수도 있다. 일 실시예에서, 유전체 막/반도체 막 배치는 집적 회로의 활성 회로에 걸쳐 형성되는 동일한 복합 구조일 수 있고, 예를 들어 활성 트랜지스터의 게이트 구조로 사용될 수 있다.
전도성 막(22)이 각각의 활성 영역(24)/반도체 막 세그먼트(33) 배열 상에 형성되는 중간-레벨(inter-level)의 적절한 유전체 막과 같은 절연 재료 상에 형성된다. 임의의 다양하고 적절한 종래의 중간-레벨 유전체 재료가 사용될 수 있다. 전도성 막(22)은 알루미늄, 알루미늄 합금, 구리 또는 구리 합금으로 형성될 수 있지만, 다른 다양한 종래의 전도성 재료가 다른 실시예에 따라 사용될 수 있다. 전도성 막(22)은 상응하는 활성 영역(24) 및 반도체 막 세그먼트(33)의 부분들 상에 적어도 부분적으로 형성된다. 각각의 전도성 막(22)은 일반적으로 중간-레벨 유전체 막에 의해 활성 영역(24) 및 반도체 막 세그먼트(33)와의 직접적인 접촉으로부터 분리되어 있지만, 전도성 막(22) 아래에 형성된 중간-레벨 유전체 막을 통해 형성된 접촉들에 의해 각각 전기적으로 커플링된다. 예시적인 중간-레벨 유전체 막이 도 4 및 도 5에 도시되어 있다. 각각의 전도성 막(22)이 접촉(26)들에 의해 상응하는 활성 영역(24)에 전기적으로 커플링될 수 있다. 도시된 실시예에서, 접촉(26)들은 선형 어레이로 배치되지만, 다른 실시예에 따라 다른 구성으로 배치될 수도 있다. 다양한 적절한 접촉 사이즈들 및 피치(pitch)들이 다양한 실시예에 따라 사용될 수 있다. 일 실시예에 따르면, 0.1 내지 1 미크론 범위의 접촉 사이즈 및 피치가 사용될 수 있지만, 다른 접촉 사이즈 및 피치가 다른 실시예에 사용될 수 있다. 또한, 각각의 전도성 막(22)은 상응하는 접촉(27)에 의해 대응하는 반도체 막 세그먼트(33)에 전기적으로 커플링될 수 있다. 다른 실시예에 따르면, 부가적인 접촉(27)들이 사용되어 전도성 막(22)을 반도체 막 세그먼트(33)에 커플링할 수 있다. 각각의 요소(21)에는 동일한 전기적 노드에 전기적으로 커플링된 반도체 막 세그먼트(33), 전도성 막(22), 활성 영역(24)이 포함되지만, 반도체 막 세그먼트(33)의 오버랩 부분(35)은 각각의 경우에 활성 영역(24)에 직접 접촉하는 것이 전기적으로 절연되어 있다. 전도성 막(22), 반도체 막 세그먼트(33), 활성 영역(24)의 상대적인 구성 및 위치는 예시만을 위한 것이고 다른 배치가 사용될 수도 있다.
스냅백 장치(100)는 바람직하게는 집적 회로의 전원 또는 접지원, 입력/출력(I/O) 단자에 걸쳐 접속된다. 일 실시예에 따르면, 요소(21)의 도선(39a)이 입력/출력(I/O) 단자에 직접 커플링될 수 있고, 도선(39b)이 접지원(VSS) 또는 전원(VDD)에 커플링될 수 있다. 이런 식으로, ESD의 영향을 장치가 겪고 있는 스트레스를 받고 있는 I/O 단자에 직접 커플링되어, 스냅백 장치(100)는 이러한 영향이 활성 회로 소자들을 손상 또는 붕괴하기 전에 이러한 사고의 영향을 억제할 수 있다. 다른 실시예에 따라 스냅백 장치를 다른 전기적 노드들에 커플링하기 위해 다른 전기적 접속 배치가 사용될 수 있다. 일 실시예에서, 스냅백 장치(100)는 이 장치가 포함되는 집적 회로 장치의 버퍼 섹션에 포함될 수 있다.
폭(28)은 사용 가능한 기판 표면적, 특정한 장치 용도, 원하는 보호 수준, 복수의 스냅백 장치(100)가 병렬로 연결되는지 여부에 따라 다르다. 일반적으로 말해, 폭(28)이 증가함에 따라, ESD 사고 및 다른 서지 전류 현상에 대한 보호 정도가 따라서 증가한다. 다양한 실시예에 따라, 폭(28)은 70, 100, 또는 130 미크론일 수 있지만, 다른 다양한 폭들이 다른 실시예에 따라 70 내지 130의 범위 내외에서 사용될 수도 있다. 일 실시예에 따르면, 한 세트인 두 개의 스냅백 장치들이 병렬로 연결되어, 그 각각의 도선(39a)들이 공통의 I/O 단자에 커플링된다. 본 발명은 Vt2가 Vt1보다 큰 전압/전류 곡선의 특징을 갖는 스냅백 장치를 제공한다. 이는 도 6에 도시되어 있다. Vt2는 이 전압을 넘게 되면 스냅백 장치가 포함된 집적 회로 장치의 활성 또는 기능 요소들에 손상이 일어나는 전압이다. Vt1은 스냅백 장치가 바이폴라 스냅백 모드로 트리거되고, 실질적으로 바이폴라 트랜지스터로 기능하여 부가의 전류를 보유할 수 있는 전압이다. 이러한 특징은 Vt2 > Vt1일 때 병렬로 연결된 부가의 스냅백 장치(들)가 바람직하게는 It2보다 큰 전류를 이루는 제 1 스냅백 장치로 인해 어떠한 장치의 손상이 일어나기 전에 스냅백 작동으로 모두 트리거되기 때문에 유익하다.
도 4는 도 3의 선 4-4를 따라 취한 단면도이다. 도 4는 경계를 이루는 활성 영역(24), 그리고, 기판 영역(30) 내와 같은, 기판 내에 형성되는 필드 산화물 막(41)을 도시한다. 일 실시예에서, 필드 산화물 막(41)은 원래의 기판 표면을 침식(encroaching)한다. 활성 영역(24)과 기판 영역(30)은 각각 기판 표면(45)에 형성된다. 중간-레벨 유전체(43)가 반도체 막 세그먼트(33)와 활성 영역(24) 상에 형성된다. 중간-레벨 유전체(43)는 당업계에서 입수 가능한 임의의 다양하고 적절한 중간-레벨 유전체 막일 수 있다. 접촉(26)은 중간-레벨 유전체(43)를 통해 연장하고 전도성 재료로 충전되어 전도성 막(22)과 활성 영역(24) 사이에 전기적 접속을 제공하는 개구(opening)들이다. 접촉(27)이 중간-레벨 유전체(43)를 통해 형성되어 전도성 막(22)과 반도체 막 세그먼트(33) 사이에 접속을 제공한다. 도시된 실시예에서, 전도성 막(22)은 중간-레벨 유전체(43)를 통해 연장하는 접촉(26, 27) 내 및 중간-레벨 유전체(43) 상에 형성된다. 다른 실시예에 따르면, 다른 전도성 재료가 접촉 개구(26)들 및 접촉 개구(27) 내에 형성될 수 있고, 중간-레벨 유전체(43) 상에 형성된 상호접속 전도성 막(22)이 다른 전도성 재료와 접촉한다. 반도체 막 세그먼트(33)는 다양한 실시예에 따라 300 내지 10000 옹스트롬 범위의 두께를 포함할 수 있다. 일 실시예에 따르면, 도핑된 기판 영역(30)과 활성 영역(24)이 형성된 기판이 단결정 실리콘일 수 있다.
도 5는 도 3에 도시된 평면도의 선 5-5를 따라 취한 단면도이다. 도 5는 오버행(overhang) 또는 오버랩 영역(35)에서 활성 영역(24) 위에 있고, 주변 에지(37)를 따라 형성된 기판 영역(30)/활성 영역(24) 인터페이스 상에서 연장하는 반도체 막 세그먼트(33)를 포함한다. 오버랩 영역(35)은 다양한 실시예에 따라 0.05 내지 1 미크론 범위일 수 있는 거리(47)를 포함하지만 다른 오버행 거리가 사용될 수 있다. 유전체 막(48)은 반도체 막 세그먼트(33)를 활성 영역(24)으로부터 분리한다. 일 실시예에서, 유전체 막(48)은 게이트 유전체 막일 수 있고, 반도체 막 세그먼트(33)/유전체 막(48) 구조는 집적 회로 장치의 다른 영역에서 트랜지스터 게이트들을 형성할 수 있다.
본 발명에 따른 예시적인 n+-p-n+의 I/V 곡선이 도 6에 도시되어 있다. 장치에 걸친 전압은 장치의 입력/출력에 커플링된 스트레스를 받는 단자-도선(39a)과, 접지원/전원에 커플링된 접지된 단자-도선(39b) 사이의 전위차를 나타낸다. 스냅백 장치의 전압이 사태 붕괴 전압(VAB)을 지나 증가할 때, 스트레스를 받은 n+-p 접합점이 붕괴되고, 사태 붕괴가 일어나고, 전류가 스트레스를 받은 활성 영역으로부터 기판 영역(30) 내의 높게 도핑된 타이 영역으로 흐르기 시작한다. 사태 붕괴 전압(VAB)은 일반적으로 스냅백 장치의 붕괴 전압으로 간주된다. 전류의 흐름이 더 증가하면, 세그먼트(72)로 나타낸 사태 붕괴 영역 내의 전압이 상응하여 증가한다. 전압 Vt1과 전류 It1로 특정되는 트리거 지점에 일단 도달하면, 스냅백 장치는 접지된 스트레스를 받지 않은 p-n 다이오드가 순방향(forward) 바이어스되거나 또는 "작동(turned on)"될 때 바이폴라 모드로 급속히 복귀하고, 상기 장치는 스냅백 전압(VSB)과 같은 감소된 전압에서 부가의 전류를 보유할 수 있다. 스냅백 장치는 세그먼트(76)로 나타낸 바와 같이 바이폴라 스냅백 모드에 있다. 세그먼트(76)로 나타낸 전류 흐름이 증가된 기간 중에, 스냅백 장치는 실질적으로 n-p-n 바이폴라 트랜지스터로서 기능하고, 전류가 n+로부터 p로 n+로 흐른다. 바이폴라 작동이 유지될 수 있는 가장 낮은 전압이 스냅백 전압(VSB)으로 불린다. 본 발명의 유계(bounded) 스냅백 장치의 장점은 활성 장치들에 손상이 일어나기 전에 세그먼트(76)로 나타낸 부가의 전류를 보유할 수 있는 능력에 있다. 좌표 Vt2와 It2로 특정되는 손상 지점에 도달한 후에 장치 손상이 일어나고, 장치 손상은 곡선의 세그먼트(78)로 나타낸 영역 내에서 발생한다. 다른 장점은 붕괴 전압의 감소이다.
본 발명의 개선된 반도체 막-유계 스냅백 장치는 기능 소자의 활성 전기적 요소들의 붕괴 전압보다 바람직하게는 각각 낮은 트리거 지점 전압(Vt1)과, 사태 붕괴 전압(VAB)을 포함하고, 스냅백 장치는 바이폴라 모드에서 증가된 전류를 보유할 수 있다. 이런 식으로, 스냅백(급속 복귀)이 일어나고, 집적 회로의 기능 또는 활성 요소들이 예를 들어 ESD 사고로 인해 손상되기 전에 부가적인 전류가 비교적 낮은 전류에서 스냅백 장치를 통해 보유될 수 있다. 또한, 도 6은 손상 지점 전류 Vt2가 트리거 지점 전류 Vt1보다 큼을 보인다. 이는 여러 스냅백 장치들이 병렬로 연결되고 제 1 스냅백 장치가 스냅백 모드로 트리거될 때, 전압 Vt2가 제 1 스냅백 장치에서 초과되어 장치 손상이 발생하기 전에, 다른 스냅백 장치들이 유익하게는 그 트리거 지점에 도달하고 바이폴라 트랜지스터 모드로 복귀함을 보장한다.
본 발명의 스냅백 장치는 임의의 다양한 처리 기술을 사용하여 형성된 다양한 집적 회로 장치 중의 어느 것에도 포함될 수 있다. 스냅백 장치는 임의의 적절한 처리 기술을 사용하여 형성될 수 있다. 본 발명의 스냅백 장치는 예를 들어 쉘로우 트렌치 분리(STI)를 사용하여 형성되는 0.2 미크론 CMOS(상보형 금속 산화막 반도체) 장치 설계에 특유의 용도를 찾을 수 있다. 스냅백 장치는 벌크(bulk) 반도체 기판들 상에, 또는 3.2 미크론 또는 5.0 미크론 에피택션 기판들 상에 형성된 소자들 내에 형성될 수 있다. 일 실시예에서, 스냅백 장치는 5 볼트를 견디는 버퍼 섹션들 내에 포함될 수 있다. 본 발명의 스냅백 장치는 다양한 버스 라인들 및 다른 접속 구조(connection architecture)를 통해 I/O 단자들 및 다른 반도체 장치에 커플링될 수 있다.
지금까지는 본 발명의 원리만을 예시하였다. 그러므로, 당업자는 본 명세서에 뚜렷하게 설명 또는 도시하지 않았으나 본 발명의 원리를 실시하며 본 발명의 범위 및 진의 내에 포함되는 다양한 구성이 고안할 수 있음이 이해될 것이다. 또한, 본 명세서에서 언급하는 모든 예 및 조건에 대한 용어들은 특히 발명자들에 의해 당업계에 기여된 개념 및 본 발명의 원리들을 이해하는데 도움을 주고 이를 가르쳐주기만을 위한 것이고, 이러한 특정하게 언급된 예들 및 조건들에 본 발명이 제한되지 않음이 이해될 것이다. 또한, 본 명세서에 언급하는 본 발명의 원리들, 특징들, 실시예 및 그 특정한 예들의 모든 표현은 그 구조적 및 기능적 등가물 모두를 포괄한다. 또한, 이러한 등가물은 현재 알여진 등가물 및 앞으로 개발될 등가물, 즉 구조에 무관하게 동일한 기능을 수행하도록 개발된 임의의 소자들 모두를 포함한다. 그러므로, 본 발명의 범위는 본 명세서에 도시 및 설명된 실시예들에 한정되지 않고, 본 발명의 범위 및 진의는 첨부된 청구범위에 의해 구체화된다.
본 발명은 보호 회로 소자를 그 안에 포함하는 집적 회로 장치의 활성 회로 소자들의 붕괴 전압보다 낮은 붕괴 전압을 갖는 보호 회로 소자를 제공한다. 또한, 상당한 전류를 보유할 수 있고, 스냅백 전류를 너무 초과하지 않는 트리거 지점과, 보호 회로 소자가 보호하도록 설계된 활성 장치들에 손상이 일어나는 전압보다 낮은 트리거 전압을 갖는 보호 회로 소자를 제공한다. 또한, 보호 회로 소자가 점유하는 기판 공간의 양을 최소화하면서 ESD 손상에 대해 현저한 보호력을 제공하는 보호 회로 소자를 제공한다.

Claims (11)

  1. 반도체 장치 내에 형성된 반도체 보호 구조물에 있어서,
    기판 표면 내에 형성되고, 각각 그 안에 제 1 극성의 도펀트 불순물들을 포함하는 이중 활성 영역들(a duality of active areas)로서, 서로 이격되어 있고 그 사이에 반대 극성의 도펀트 불순물들을 포함하는 기판 영역을 포함하고, 각각의 활성 영역이 상기 활성 영역과 상기 기판 영역 사이의 인터페이스를 형성하는 에지에 의해 둘러싸이는, 상기 이중 활성 영역들,
    상기 이중 활성 영역들의 제 1 활성 영역을 오버랩하는 제 1 오버랩 막 및, 제 2 활성 영역을 오버랩하는 제 2 오버랩 막으로서, 각각의 오버랩 막은 그 사이에 개재된 유전체 막에 의해 대응하는 상기 활성 영역으로부터 분리되고, 전도성 재료와 반도체 재료 중의 하나로 형성되는, 상기 제 1 오버랩 막 및 제 2 오버랩 막,
    복수의 제 1 접촉 개구들(contact openings)을 통해 상기 제 1 활성 영역, 적어도 하나의 제 1 개구를 통해 상기 제 1 오버랩 막, 및 상기 반도체 장치의 입력/출력 단자에 전기적으로 커플링되는 제 1 전도성 막,
    복수의 제 2 접촉 개구들을 통해 상기 제 2 활성 영역, 상기 적어도 하나의 제 2 개구를 통해 상기 제 2 오버랩 막, 및 전원과 접지원 중 적어도 하나에 전기적으로 커플링되는 제 2 전도성 막을 포함하는, 반도체 보호 구조물.
  2. 제 1 항에 있어서,
    상기 이중 활성 영역들 각각은 상기 기판 영역 내에 형성되고, 상기 기판 영역에 의해 측방향 및 아래쪽에서 둘러싸이는, 반도체 보호 구조물.
  3. 제 1 항에 있어서,
    각각의 오버랩 막은 상기 기판 영역의 부분들에 걸쳐 더 연장하고, 상기 기판 영역의 부분들로부터 전기적으로 절연되는, 반도체 보호 구조물.
  4. 제 1 항에 있어서,
    제 1 항의 청구된 바와 같은 추가의 반도체 보호 구조물을 더 포함하고, 상기 반도체 보호 구조물과 상기 추가의 반도체 보호 구조물은 전기적으로 병렬로 커플링되는, 반도체 보호 구조물.
  5. 제 4 항에 있어서,
    상기 반도체 장치는 그 안에 복수의 활성 장치 소자들을 포함하는 집적 회로를 포함하고, 상기 반도체 보호 구조물과 상기 추가의 반도체 보호 구조물 각각은 상기 활성 장치 소자들의 관련한 붕괴 전압(breakdown voltage)보다 낮은 붕괴 전압을 포함하는, 반도체 보호 구조물.
  6. 제 4 항에 있어서,
    상기 반도체 장치는 그 안에 복수의 활성 장치 소자들을 포함하는 집적 회로를 포함하고, 상기 반도체 보호 구조물과 상기 추가의 반도체 보호 구조물 각각은, 상기 복수의 활성 장치 소자들이 정전기 사고로 인해 손상되기 전에 바이폴라 작동 모드로 급히 복귀(snap)하는, 반도체 보호 구조물.
  7. 제 1 항에 있어서,
    각각의 상기 오버랩 막은 폴리실리콘 막을 포함하고, 상기 기판은 실리콘으로 형성되는, 반도체 보호 구조물.
  8. 제 1 항에 있어서,
    활성 영역들 각각은 n-타입의 도펀트 불순물 영역을 포함하고, 상기 기판 영역은 p-타입의 도펀트 불순물 영역을 포함하는, 반도체 보호 구조물.
  9. 제 8 항에 있어서,
    각각의 활성 영역은 상기 기판 영역의 평균 도펀트 불순물 농도보다 더 큰 도펀트 불순물 농도를 갖는, 반도체 보호 구조물.
  10. 제 1 항에 있어서,
    집적 회로를 더 포함하고, 상기 집적 회로는 그 안에 복수의 활성 회로 요소들을 포함하고, 상기 반도체 보호 구조물은, 트리거 전압이 상기 복수의 활성 회로 요소들의 관련된 붕괴 전압 미만일 때 상기 트리거 전압에 응답하는 상기 트리거 지점을 갖도록 구성되고, 상기 트리거 지점이 도달될 때, 상기 반도체 구조물은 상기 활성 회로 요소들을 손상시키지 않고 전류를 보유할 수 있는 n-p-n 바이폴라 트랜지스터로서 기능하는, 반도체 보호 구조물.
  11. 제 10 항에 있어서,
    n-도핑된 영역들 중 하나는 상기 반도체 장치의 입력/출력 단자들 중 하나 및 접지에 전기적으로 커플링되고, 다른 n-도핑된 영역은 상기 입력/출력 단자들 중 다른 하나 및 상기 접지에 전기적으로 커플링되는, 반도체 보호 구조물.
KR1020020081092A 2001-12-19 2002-12-18 폴리실리콘 유계 스냅백 장치 KR100927808B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/024,803 2001-12-19
US10/024,803 US6534834B1 (en) 2001-12-19 2001-12-19 Polysilicon bounded snapback device

Publications (2)

Publication Number Publication Date
KR20030051388A KR20030051388A (ko) 2003-06-25
KR100927808B1 true KR100927808B1 (ko) 2009-11-23

Family

ID=21822476

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020081092A KR100927808B1 (ko) 2001-12-19 2002-12-18 폴리실리콘 유계 스냅백 장치

Country Status (6)

Country Link
US (1) US6534834B1 (ko)
JP (1) JP4477298B2 (ko)
KR (1) KR100927808B1 (ko)
CN (1) CN100352054C (ko)
GB (1) GB2387271B (ko)
TW (1) TWI255028B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285458B2 (en) * 2004-02-11 2007-10-23 Chartered Semiconductor Manufacturing Ltd. Method for forming an ESD protection circuit
US7298599B1 (en) * 2004-08-13 2007-11-20 National Semiconductor Corporation Multistage snapback ESD protection network
US7071533B1 (en) 2005-02-04 2006-07-04 Polar Semiconductor, Inc. Bipolar junction transistor antifuse
US20060176638A1 (en) * 2005-02-10 2006-08-10 Fultec Semiconductors, Inc. Minimized wire bonds in transient blocking unit packaging
US7646063B1 (en) 2005-06-15 2010-01-12 Pmc-Sierra, Inc. Compact CMOS ESD layout techniques with either fully segmented salicide ballasting (FSSB) in the source and/or drain regions

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0680090A1 (en) * 1994-04-13 1995-11-02 Winbond Electronics Corporation Protection device against electrostatic discharges
KR19980027880A (ko) * 1996-10-18 1998-07-15 김광호 반도체 소자의 정전기 방전(esd) 보호 회로
JPH11274404A (ja) 1998-03-24 1999-10-08 Nec Corp 半導体装置
US6365937B1 (en) * 1998-09-02 2002-04-02 Micron Technology, Inc. Electrostatic discharge protection device having a graded junction

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0156115B1 (ko) * 1994-06-16 1998-12-01 문정환 반도체 소자의 격리막 구조 및 형성방법
US5646062A (en) * 1995-01-19 1997-07-08 United Microelectronics Corporation Method for ESD protection circuit with deep source diffusion
JPH0936357A (ja) * 1995-07-18 1997-02-07 Matsushita Electric Ind Co Ltd 半導体装置
KR100211539B1 (ko) * 1995-12-29 1999-08-02 김영환 반도체소자의 정전기방전 보호장치 및 그 제조방법
JP3770436B2 (ja) * 1997-12-15 2006-04-26 富士写真フイルム株式会社 光重合性組成物
US6046087A (en) * 1999-02-10 2000-04-04 Vanguard International Semiconductor Corporation Fabrication of ESD protection device using a gate as a silicide blocking mask for a drain region
US6376880B1 (en) * 1999-09-27 2002-04-23 Advanced Micro Devices, Inc. High-speed lateral bipolar device in SOI process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0680090A1 (en) * 1994-04-13 1995-11-02 Winbond Electronics Corporation Protection device against electrostatic discharges
KR19980027880A (ko) * 1996-10-18 1998-07-15 김광호 반도체 소자의 정전기 방전(esd) 보호 회로
JPH11274404A (ja) 1998-03-24 1999-10-08 Nec Corp 半導体装置
US6365937B1 (en) * 1998-09-02 2002-04-02 Micron Technology, Inc. Electrostatic discharge protection device having a graded junction

Also Published As

Publication number Publication date
GB0229448D0 (en) 2003-01-22
CN1427477A (zh) 2003-07-02
CN100352054C (zh) 2007-11-28
JP4477298B2 (ja) 2010-06-09
GB2387271B (en) 2005-09-28
US6534834B1 (en) 2003-03-18
GB2387271A (en) 2003-10-08
KR20030051388A (ko) 2003-06-25
TWI255028B (en) 2006-05-11
JP2003209184A (ja) 2003-07-25
TW200305270A (en) 2003-10-16

Similar Documents

Publication Publication Date Title
US5686751A (en) Electrostatic discharge protection circuit triggered by capacitive-coupling
US7427787B2 (en) Guardringed SCR ESD protection
US6909149B2 (en) Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US7825473B2 (en) Initial-on SCR device for on-chip ESD protection
US5440162A (en) ESD protection for submicron CMOS circuits
US7285458B2 (en) Method for forming an ESD protection circuit
JP2699654B2 (ja) トリガ電圧を低減したｓｃｒ保護構造および回路
US20050212051A1 (en) Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US20070069310A1 (en) Semiconductor controlled rectifiers for electrostatic discharge protection
US5336908A (en) Input EDS protection circuit
US5986307A (en) Silicon-controlled rectifier integral with output buffer
US20060065933A1 (en) ESD protection circuit with floating diffusion regions
US5892262A (en) Capacitor-triggered electrostatic discharge protection circuit
US5945714A (en) Lateral silicon-controlled rectifier for electrostatic discharge protection
US9087849B2 (en) Electrostatic discharge protection devices
KR100927808B1 (ko) 폴리실리콘 유계 스냅백 장치
US10269898B2 (en) Surrounded emitter bipolar device
US7589359B1 (en) Silicon controlled rectifier
US6288884B1 (en) MOS buffer immun to ESD damage
US7843009B2 (en) Electrostatic discharge protection device for an integrated circuit
KR20070074036A (ko) 균일하게 턴온되는 멀티 핑거 구조의 게이트가 접지된엔모스로 이루어진 정전기 방전 보호회로
US6597021B2 (en) Protection circuit and semiconductor device
KR100664377B1 (ko) 반도체-제어 정류기 정전 방전 보호회로
KR20240133029A (ko) Esd 보호 소자 및 그 제조방법
CN117133770A (zh) 静电放电保护结构、形成方法及其工作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121019

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141022

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181112

Year of fee payment: 10