JP2003209184A - ポリシリコン画定スナップバック・デバイス - Google Patents
ポリシリコン画定スナップバック・デバイスInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 静電放電などの事象による集積回路への損傷
を防ぐために半導体保護回路として機能するスナップバ
ック・デバイスを提供すること。 【解決手段】 スナップバック・デバイスは、それのト
リガ点に達した後でひとたびバイポーラ動作モードにス
ナップバックすると低い電圧でかなりの電流を搬送する
ことができる。スナップバック・デバイスは破壊電圧が
低く、能動回路部品の破壊電圧を超えたことによりそれ
らに損傷が及ぶ前にスナップバック・デバイスがバイポ
ーラ・モードにスナップバックすることができるという
利点を有する。スナップバック・デバイスはｐウェル基
板領域内に形成されたｎ＋活性領域を含み、各活性領域
は、活性領域を被覆するが誘電体膜によってそれから絶
縁されるポリシリコン膜を含む。各ｎ＋活性領域とポリ
シリコン膜は導電性膜によって結合され、これらの部品
が組み合わさって１つの電気ノードを形成する。スナッ
プバック・デバイスの一方の電気ノードはデバイスの入
出力端子に結合され、他方は接地または電源に結合され
る。
を防ぐために半導体保護回路として機能するスナップバ
ック・デバイスを提供すること。 【解決手段】 スナップバック・デバイスは、それのト
リガ点に達した後でひとたびバイポーラ動作モードにス
ナップバックすると低い電圧でかなりの電流を搬送する
ことができる。スナップバック・デバイスは破壊電圧が
低く、能動回路部品の破壊電圧を超えたことによりそれ
らに損傷が及ぶ前にスナップバック・デバイスがバイポ
ーラ・モードにスナップバックすることができるという
利点を有する。スナップバック・デバイスはｐウェル基
板領域内に形成されたｎ＋活性領域を含み、各活性領域
は、活性領域を被覆するが誘電体膜によってそれから絶
縁されるポリシリコン膜を含む。各ｎ＋活性領域とポリ
シリコン膜は導電性膜によって結合され、これらの部品
が組み合わさって１つの電気ノードを形成する。スナッ
プバック・デバイスの一方の電気ノードはデバイスの入
出力端子に結合され、他方は接地または電源に結合され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、概して半導体集積
回路に関する。より詳細には、本発明は、半導体集積回
路などの保護回路中で使用される回路要素に関する。
回路に関する。より詳細には、本発明は、半導体集積回
路などの保護回路中で使用される回路要素に関する。
【０００２】
【従来の技術】集積回路および他の半導体デバイスは様
々な静電放電（ＥＳＤ）事象などによって損傷を受ける
かまたは完全に破壊されやすい。したがって、そのよう
な事象による損傷を防ぎ、減らすために保護回路がチッ
プ上に含まれることが有利である。より詳細には、保護
回路は静電放電を吸収し、かつＥＳＤ事象が集積回路ま
たは他の半導体デバイスの機能的または能動回路要素に
損傷を与えるのを妨げるように形成され、配置される。
保護回路要素は、保護回路要素がその中に組み込まれて
いる集積回路または他の半導体デバイスにさもなければ
損傷を与えるかまたは破壊することになるかなりの電流
をＥＳＤ事象中に搬送するように適合されることが好ま
しい。
々な静電放電（ＥＳＤ）事象などによって損傷を受ける
かまたは完全に破壊されやすい。したがって、そのよう
な事象による損傷を防ぎ、減らすために保護回路がチッ
プ上に含まれることが有利である。より詳細には、保護
回路は静電放電を吸収し、かつＥＳＤ事象が集積回路ま
たは他の半導体デバイスの機能的または能動回路要素に
損傷を与えるのを妨げるように形成され、配置される。
保護回路要素は、保護回路要素がその中に組み込まれて
いる集積回路または他の半導体デバイスにさもなければ
損傷を与えるかまたは破壊することになるかなりの電流
をＥＳＤ事象中に搬送するように適合されることが好ま
しい。
【０００３】ＥＳＤ保護のために使用される保護回路要
素の１つは「スナップバック」デバイスとも呼ばれる寄
生ｎ−ｐ−ｎバイポーラ・トランジスタである。スナッ
プバック・デバイスは容易に製造可能であり、低い漏れ
特性を有し、ひとたびデバイスがバイポーラ動作に「ス
ナップバック」するとＥＳＤ事象中にかなりの電流を搬
送することができる。
素の１つは「スナップバック」デバイスとも呼ばれる寄
生ｎ−ｐ−ｎバイポーラ・トランジスタである。スナッ
プバック・デバイスは容易に製造可能であり、低い漏れ
特性を有し、ひとたびデバイスがバイポーラ動作に「ス
ナップバック」するとＥＳＤ事象中にかなりの電流を搬
送することができる。
【０００４】シャロー・トレンチ・アイソレーション
（ＳＴＩ）技術など現代の半導体製造技術では、スナッ
プバック・デバイスを動作状態にトリガする接合破壊電
圧が高くなっている。同時に、保護されることが望まし
い敏感な能動回路要素の破壊電圧はより低くなりつつあ
る。保護回路要素は、破壊電圧が比較的に高くなると、
保護回路要素が活動化して能動回路要素への損傷を防ぐ
ことが非常に困難になるので、その有効性が低くなる。
したがって、保護回路要素がオンになる前に能動デバイ
スの回路要素がＥＳＤ事象によって破壊されることがあ
る。
（ＳＴＩ）技術など現代の半導体製造技術では、スナッ
プバック・デバイスを動作状態にトリガする接合破壊電
圧が高くなっている。同時に、保護されることが望まし
い敏感な能動回路要素の破壊電圧はより低くなりつつあ
る。保護回路要素は、破壊電圧が比較的に高くなると、
保護回路要素が活動化して能動回路要素への損傷を防ぐ
ことが非常に困難になるので、その有効性が低くなる。
したがって、保護回路要素がオンになる前に能動デバイ
スの回路要素がＥＳＤ事象によって破壊されることがあ
る。
【０００５】従来のスナップバック・デバイスの電流
（Ｉ）／電圧（Ｖ）特性を図１に示す。ＥＳＤ事象中
は、スナップバック・デバイスの電流Ｉと電圧Ｖの両方
が増大する。従来のスナップバック・デバイスの電圧
が、スナップバック・デバイスが形成されている基板に
対して増大すると、アバランシェ破壊電圧ＶＡＢを超え
たときにアバランシェ破壊が起こる。アバランシェ破壊
領域は図１に示されるＩ−Ｖ曲線の区分２として示され
る。アバランシェ電流が十分に高くなると、デバイスは
バイポーラ・スナップバック状態になり、デバイスの両
端間の電圧が低下する。バイポーラ・スナップバックの
トリガ点は、それぞれトリガ電圧Ｖｔ１およびトリガ電
流Ｉｔ１によって特徴付けられる。バイポーラ作用を維
持できる最低電圧は「スナップバック電圧」ＶＳＢと呼
ばれる。図１に示されるＩ−Ｖ曲線の区分６によって示
されるバイポーラ・スナップバック・モードになると、
低い電圧で、集積回路の能動回路要素に損傷を与えるこ
となくかなりの電流をスナップバック・デバイス中に搬
送することができる。バイポーラ・スナップバック・モ
ード６になると、スナップバック・デバイスは本質的に
ｎ−ｐ−ｎバイポーラ・トランジスタとして機能し、Ｅ
ＳＤ事象によって発生するような追加の電流を搬送し、
これは、さもなければ集積回路デバイスの能動デバイス
部品中を進行し、損傷を与えるかまたは破壊することが
ある。このようにして、スナップバック・デバイスはデ
バイス損傷を抑制する。電流がさらに増大すると、集積
回路の能動回路要素への損傷が結果的に起こる。集積回
路の能動部品が損傷を受ける前の最高点は電圧Ｖｔ２と
電流Ｉｔ２の座標によって特徴付けられる。
（Ｉ）／電圧（Ｖ）特性を図１に示す。ＥＳＤ事象中
は、スナップバック・デバイスの電流Ｉと電圧Ｖの両方
が増大する。従来のスナップバック・デバイスの電圧
が、スナップバック・デバイスが形成されている基板に
対して増大すると、アバランシェ破壊電圧ＶＡＢを超え
たときにアバランシェ破壊が起こる。アバランシェ破壊
領域は図１に示されるＩ−Ｖ曲線の区分２として示され
る。アバランシェ電流が十分に高くなると、デバイスは
バイポーラ・スナップバック状態になり、デバイスの両
端間の電圧が低下する。バイポーラ・スナップバックの
トリガ点は、それぞれトリガ電圧Ｖｔ１およびトリガ電
流Ｉｔ１によって特徴付けられる。バイポーラ作用を維
持できる最低電圧は「スナップバック電圧」ＶＳＢと呼
ばれる。図１に示されるＩ−Ｖ曲線の区分６によって示
されるバイポーラ・スナップバック・モードになると、
低い電圧で、集積回路の能動回路要素に損傷を与えるこ
となくかなりの電流をスナップバック・デバイス中に搬
送することができる。バイポーラ・スナップバック・モ
ード６になると、スナップバック・デバイスは本質的に
ｎ−ｐ−ｎバイポーラ・トランジスタとして機能し、Ｅ
ＳＤ事象によって発生するような追加の電流を搬送し、
これは、さもなければ集積回路デバイスの能動デバイス
部品中を進行し、損傷を与えるかまたは破壊することが
ある。このようにして、スナップバック・デバイスはデ
バイス損傷を抑制する。電流がさらに増大すると、集積
回路の能動回路要素への損傷が結果的に起こる。集積回
路の能動部品が損傷を受ける前の最高点は電圧Ｖｔ２と
電流Ｉｔ２の座標によって特徴付けられる。
【０００６】有効であるため、および保護を与えるため
に、スナップバック・デバイスは集積回路デバイスの能
動回路部品が損傷を受ける前にスナップバック、バイポ
ーラ・モードに論理的にトリガされなければならない。
概して、スナップバック・デバイスの破壊電圧は能動回
路部品の破壊電圧よりも低くなければならない。アバラ
ンシェ破壊電圧ＶＡＢは概してスナップバック・デバイ
スの破壊電圧であると考えられる。スナップバック・デ
バイスのトリガ電圧Ｖｔ１は、トリガ点に達する前に能
動デバイス損傷が起こるのを防ぐために能動電流部品の
破壊電圧よりも低いことが望ましい。また、電圧Ｖｔ１
はスナップバック電圧ＶＳＢよりもはるかに高くならな
いことが望ましい。言い換えれば、Ｖｔ１とＶＳＢの電
圧差は望ましくは最小限に抑えられる。また、スナップ
バック・デバイスは能動回路部品への損傷を防ぐために
可能な限り多くの電流を搬送することができることが望
ましい。
に、スナップバック・デバイスは集積回路デバイスの能
動回路部品が損傷を受ける前にスナップバック、バイポ
ーラ・モードに論理的にトリガされなければならない。
概して、スナップバック・デバイスの破壊電圧は能動回
路部品の破壊電圧よりも低くなければならない。アバラ
ンシェ破壊電圧ＶＡＢは概してスナップバック・デバイ
スの破壊電圧であると考えられる。スナップバック・デ
バイスのトリガ電圧Ｖｔ１は、トリガ点に達する前に能
動デバイス損傷が起こるのを防ぐために能動電流部品の
破壊電圧よりも低いことが望ましい。また、電圧Ｖｔ１
はスナップバック電圧ＶＳＢよりもはるかに高くならな
いことが望ましい。言い換えれば、Ｖｔ１とＶＳＢの電
圧差は望ましくは最小限に抑えられる。また、スナップ
バック・デバイスは能動回路部品への損傷を防ぐために
可能な限り多くの電流を搬送することができることが望
ましい。
【０００７】従来のスナップバック・デバイスのデバイ
ス・レイアウトを図２に示す。図２は、２つの実質的に
同様の構造１２０から形成されるスナップバック・デバ
イスを示す。各構造１２０は活性領域１２４を含み、こ
れは基板中に形成されたＮ＋不純物領域であり、同じく
基板内に形成されたＰドープ不純物領域１３０によって
囲まれることが好ましい。各構造１２０は、活性領域１
２４上に形成され、かつ接点１２６を介して活性領域１
２４に電気的に結合された導電性膜１２２を含む。スナ
ップバック・デバイスは幅１２８を含む。一方の導電層
１２２は入出力パッドに電気的に結合され、他方の導電
層１２２は電圧源または接地源に電気的に結合される。
ス・レイアウトを図２に示す。図２は、２つの実質的に
同様の構造１２０から形成されるスナップバック・デバ
イスを示す。各構造１２０は活性領域１２４を含み、こ
れは基板中に形成されたＮ＋不純物領域であり、同じく
基板内に形成されたＰドープ不純物領域１３０によって
囲まれることが好ましい。各構造１２０は、活性領域１
２４上に形成され、かつ接点１２６を介して活性領域１
２４に電気的に結合された導電性膜１２２を含む。スナ
ップバック・デバイスは幅１２８を含む。一方の導電層
１２２は入出力パッドに電気的に結合され、他方の導電
層１２２は電圧源または接地源に電気的に結合される。
【０００８】スナップバック・デバイスの有効性を高め
る１つの従来の方法は、より多くの保護を与えるために
幅１２８を大きくすることである。このようにして幅を
大きくすると、さもなければ能動回路部品用に使用でき
る集積回路チップ上の実相面積が犠牲になるので、この
手法は概して好まれない。より好まれる手法は、ＥＳＤ
損傷に対する高い保護を与えるために、いくつかのより
小さいスナップバック・デバイスを並列に設けることで
ある。再び図１を参照すると、並列なスナップバック・
デバイスが有効であるために、Ｖｔ２はＶｔ１よりも大
きい必要がある。このようにすると、いずれか１つのス
ナップバック・デバイスで電圧Ｖｔ２が達成される前に
スナップバック・デバイスの各々がオンし、バイポーラ
・モードにスナップバックし、それにより集積回路デバ
イスの能動部品要素が損傷を受ける、かつ／または破壊
されるようになる。これは図１のＩ／Ｖ曲線によって示
される従来のスナップバック・デバイスでは達成されな
い。
る１つの従来の方法は、より多くの保護を与えるために
幅１２８を大きくすることである。このようにして幅を
大きくすると、さもなければ能動回路部品用に使用でき
る集積回路チップ上の実相面積が犠牲になるので、この
手法は概して好まれない。より好まれる手法は、ＥＳＤ
損傷に対する高い保護を与えるために、いくつかのより
小さいスナップバック・デバイスを並列に設けることで
ある。再び図１を参照すると、並列なスナップバック・
デバイスが有効であるために、Ｖｔ２はＶｔ１よりも大
きい必要がある。このようにすると、いずれか１つのス
ナップバック・デバイスで電圧Ｖｔ２が達成される前に
スナップバック・デバイスの各々がオンし、バイポーラ
・モードにスナップバックし、それにより集積回路デバ
イスの能動部品要素が損傷を受ける、かつ／または破壊
されるようになる。これは図１のＩ／Ｖ曲線によって示
される従来のスナップバック・デバイスでは達成されな
い。
【０００９】
【発明が解決しようとする課題】したがって、保護回路
要素がその中に組み込まれている集積回路デバイスの能
動回路要素の破壊電圧よりも低い破壊電圧を含む保護回
路要素を提供することが望ましい。また、かなりの電流
を搬送することができ、かつスナップバック電圧を著し
く超えないトリガ点、および保護回路要素が保護するよ
うに設計されている能動デバイスへの損傷が起こらない
電圧よりも低いトリガ電圧を含むそのような保護回路要
素を提供することが望ましい。さらに、ＥＳＤ損傷に対
する著しい保護を与えながら、保護回路要素によって占
有される基板スペースの量を最小限に抑えるそのような
保護回路要素を提供することが望ましい。
要素がその中に組み込まれている集積回路デバイスの能
動回路要素の破壊電圧よりも低い破壊電圧を含む保護回
路要素を提供することが望ましい。また、かなりの電流
を搬送することができ、かつスナップバック電圧を著し
く超えないトリガ点、および保護回路要素が保護するよ
うに設計されている能動デバイスへの損傷が起こらない
電圧よりも低いトリガ電圧を含むそのような保護回路要
素を提供することが望ましい。さらに、ＥＳＤ損傷に対
する著しい保護を与えながら、保護回路要素によって占
有される基板スペースの量を最小限に抑えるそのような
保護回路要素を提供することが望ましい。
【００１０】
【課題を解決するための手段】本発明は、基板表面内に
形成され、かつ反対の極性の基板領域によって分離され
た１つの極性の２つの活性領域を含むスナップバック・
デバイスを提供する。スナップバック・デバイスは半導
体デバイス内に含まれる。各能動領域は、誘電体膜によ
って能動領域から分離された被覆膜によって部分的に被
覆される。被覆膜は金属または半導体材料から形成され
る。各被覆膜および関連する活性領域は、基板上に形成
された導電層に電気的に結合される。一方の導電層は半
導体デバイスの入出力端子に結合され、他方は接地源お
よび／または電源に結合されることが有利である。スナ
ップバック・デバイスは低いアバランシェ破壊電圧およ
びトリガ点電圧を含み、デバイスは比較的低い電圧で追
加の電流を搬送することができるようにバイポーラ・モ
ードにスナップバックすることができる。それによりス
ナップバック・デバイスは能動回路部品がＥＳＤ事象に
よって生じ、さもなければ集積回路デバイスに損傷を与
えるかまたは破壊することになるかなりの電流にさらさ
れることから保護する。
形成され、かつ反対の極性の基板領域によって分離され
た１つの極性の２つの活性領域を含むスナップバック・
デバイスを提供する。スナップバック・デバイスは半導
体デバイス内に含まれる。各能動領域は、誘電体膜によ
って能動領域から分離された被覆膜によって部分的に被
覆される。被覆膜は金属または半導体材料から形成され
る。各被覆膜および関連する活性領域は、基板上に形成
された導電層に電気的に結合される。一方の導電層は半
導体デバイスの入出力端子に結合され、他方は接地源お
よび／または電源に結合されることが有利である。スナ
ップバック・デバイスは低いアバランシェ破壊電圧およ
びトリガ点電圧を含み、デバイスは比較的低い電圧で追
加の電流を搬送することができるようにバイポーラ・モ
ードにスナップバックすることができる。それによりス
ナップバック・デバイスは能動回路部品がＥＳＤ事象に
よって生じ、さもなければ集積回路デバイスに損傷を与
えるかまたは破壊することになるかなりの電流にさらさ
れることから保護する。
【００１１】本発明は、添付の図面とともに以下の詳細
な説明を読むことにより最もよく理解される。一般的な
慣例によれば、図面の様々な特徴は寸法が一定でない。
逆に、様々な特徴の寸法はわかりやすいように任意に拡
大または縮小される。図および説明を通して同じ番号は
同じ要素を示す。図面には以下の図が含まれる。
な説明を読むことにより最もよく理解される。一般的な
慣例によれば、図面の様々な特徴は寸法が一定でない。
逆に、様々な特徴の寸法はわかりやすいように任意に拡
大または縮小される。図および説明を通して同じ番号は
同じ要素を示す。図面には以下の図が含まれる。
【００１２】
【発明の実施の形態】本発明は以下でスナップバック・
デバイスと呼ぶ保護回路要素を提供する。スナップバッ
ク・デバイスは集積回路または他の半導体デバイス内に
形成され、そのようなデバイスを以下で集合的に集積回
路と呼ぶ。スナップバック・デバイスは、ＥＳＤなどの
事象によって生じるような外部電流サージが集積回路の
能動または機能的回路要素に損傷を与える代わりに好ま
しくはスナップバック・デバイスによって軽減されるよ
うに、集積回路の入出力端子に結合されることが好まし
い。例示的な実施形態によれば、２つまたはそれ以上の
スナップバック・デバイスが並列に接続される。１つの
例示的な実施形態によれば、１つまたは複数のスナップ
バック・デバイスが集積回路の入出力バッファ・セクシ
ョンに含まれる。別の例示的な実施形態によれば、本発
明のスナップバック・デバイスはテスト・チップ上に含
まれる。１つまたは複数のスナップバック・デバイスは
様々な技術を使用して形成される様々な集積回路または
他の半導体デバイスのいずれかに含まれる。
デバイスと呼ぶ保護回路要素を提供する。スナップバッ
ク・デバイスは集積回路または他の半導体デバイス内に
形成され、そのようなデバイスを以下で集合的に集積回
路と呼ぶ。スナップバック・デバイスは、ＥＳＤなどの
事象によって生じるような外部電流サージが集積回路の
能動または機能的回路要素に損傷を与える代わりに好ま
しくはスナップバック・デバイスによって軽減されるよ
うに、集積回路の入出力端子に結合されることが好まし
い。例示的な実施形態によれば、２つまたはそれ以上の
スナップバック・デバイスが並列に接続される。１つの
例示的な実施形態によれば、１つまたは複数のスナップ
バック・デバイスが集積回路の入出力バッファ・セクシ
ョンに含まれる。別の例示的な実施形態によれば、本発
明のスナップバック・デバイスはテスト・チップ上に含
まれる。１つまたは複数のスナップバック・デバイスは
様々な技術を使用して形成される様々な集積回路または
他の半導体デバイスのいずれかに含まれる。
【００１３】図３は、本発明の例示的なスナップバック
・デバイス１００の平面図である。図３は組み合わさっ
てスナップバック・デバイス１００を生成する１対の実
質的に同様の部品２１を含む。各部品２１は基板領域中
に形成される活性領域２４を含む。例示的な実施形態に
よれば、活性領域２４は、ｐ型不純物領域とすることが
できる基板領域３０内に形成されるｎ型不純物領域とす
ることができる。各活性領域２４は、ｎ＋不純物領域と
することができ、１０ｅ１９〜１０ｅ２１の範囲のｎ型
ドーパント不純物濃度を含むことができるが、他のドー
パント濃度も代替的に使用することができる。１つの例
示的な実施形態によれば、基板領域３０は、シリコン基
板内またはＳＯＩ（シリコン・オン・インシュレータ）
基板のエピタキシャル・シリコン層内に形成される従来
式に形成されるＰウェルまたはＰタブ領域とすることが
できる。活性領域２４は、例示的な実施形態では基板領
域３０内に形成され、基板領域３０によって横方向およ
び下から囲まれる。例示的な実施形態によれば、各々は
シリコン基板の表面４５内に形成することができる。別
の例示的な実施形態によれば、基板領域３０はただ活性
領域２４間に形成することができる。概して、それぞれ
同じ極性の活性領域２４は反対の極性の基板領域３０に
よって分離される。したがって２つのｎ−ｐ接合が活性
領域２４間に形成される。活性領域２４および基板領域
３０は従来のパターニングおよび不純物導入方法を使用
して形成することができる。基板領域３０は１０ｅ１５
から１０ｅ１８の全体的ドーパント不純物濃度を含むこ
とができるが、他の濃度も代替的に使用することができ
る。従来の好適なドーパント不純物濃度を使用すること
ができる。基板領域３０はタイ領域と呼ばれる高いドー
パント濃度の個別領域を含むことが好ましい。適切な接
点および導電相互接続により、タイ領域は基板領域３０
の電圧を制御するために使用することができる。タイ領
域は１０ｅ１９〜１０ｅ２１ドーパント原子／ｃｍ３の
範囲内の濃度を有することができる。各活性領域２４
は、例示的な実施形態では基板領域３０の全体的ドーパ
ント濃度よりも大きいドーパント濃度を有することがで
きる。図４および図５に示される断面図に示されるよう
に、活性領域２４は基板表面４５内に形成され、基板上
または内に形成されかつ活性領域２４の境界で終端する
電界酸化物膜によって画定されることが好ましい。ｎ型
活性領域２４がｐ型基板領域３０内に形成される例示的
な実施形態によれば、ｎ−ｐ−ｎ構造が形成される。ス
ナップバック・デバイス１００は幅２８を含む。
・デバイス１００の平面図である。図３は組み合わさっ
てスナップバック・デバイス１００を生成する１対の実
質的に同様の部品２１を含む。各部品２１は基板領域中
に形成される活性領域２４を含む。例示的な実施形態に
よれば、活性領域２４は、ｐ型不純物領域とすることが
できる基板領域３０内に形成されるｎ型不純物領域とす
ることができる。各活性領域２４は、ｎ＋不純物領域と
することができ、１０ｅ１９〜１０ｅ２１の範囲のｎ型
ドーパント不純物濃度を含むことができるが、他のドー
パント濃度も代替的に使用することができる。１つの例
示的な実施形態によれば、基板領域３０は、シリコン基
板内またはＳＯＩ（シリコン・オン・インシュレータ）
基板のエピタキシャル・シリコン層内に形成される従来
式に形成されるＰウェルまたはＰタブ領域とすることが
できる。活性領域２４は、例示的な実施形態では基板領
域３０内に形成され、基板領域３０によって横方向およ
び下から囲まれる。例示的な実施形態によれば、各々は
シリコン基板の表面４５内に形成することができる。別
の例示的な実施形態によれば、基板領域３０はただ活性
領域２４間に形成することができる。概して、それぞれ
同じ極性の活性領域２４は反対の極性の基板領域３０に
よって分離される。したがって２つのｎ−ｐ接合が活性
領域２４間に形成される。活性領域２４および基板領域
３０は従来のパターニングおよび不純物導入方法を使用
して形成することができる。基板領域３０は１０ｅ１５
から１０ｅ１８の全体的ドーパント不純物濃度を含むこ
とができるが、他の濃度も代替的に使用することができ
る。従来の好適なドーパント不純物濃度を使用すること
ができる。基板領域３０はタイ領域と呼ばれる高いドー
パント濃度の個別領域を含むことが好ましい。適切な接
点および導電相互接続により、タイ領域は基板領域３０
の電圧を制御するために使用することができる。タイ領
域は１０ｅ１９〜１０ｅ２１ドーパント原子／ｃｍ３の
範囲内の濃度を有することができる。各活性領域２４
は、例示的な実施形態では基板領域３０の全体的ドーパ
ント濃度よりも大きいドーパント濃度を有することがで
きる。図４および図５に示される断面図に示されるよう
に、活性領域２４は基板表面４５内に形成され、基板上
または内に形成されかつ活性領域２４の境界で終端する
電界酸化物膜によって画定されることが好ましい。ｎ型
活性領域２４がｐ型基板領域３０内に形成される例示的
な実施形態によれば、ｎ−ｐ−ｎ構造が形成される。ス
ナップバック・デバイス１００は幅２８を含む。
【００１４】各膜区分３３は、それぞれの活性領域２４
の周辺エッジ３７の少なくとも１つを画定する。各膜区
分３３は活性領域２４と基板領域３０の間に形成された
境界に沿って延び、従来の半導体材料または導電性材料
から形成し、従来の方法を使用してパターニングするこ
とができる。例示的な実施形態では、膜区分３３は、そ
れぞれポリシリコンから形成することができる。ポリシ
リコンはｎドープ、ｐドープまたは非ドープとすること
ができる。別の例示的な実施形態によれば、膜区分３３
は、ポリシリコン膜とその上に形成されるシリサイド膜
から構成される「ポリサイド」膜とすることができる。
様々な例示的な実施形態によれば様々なシリサイド膜の
いずれも使用することができる。また別の例示的な実施
形態によれば、膜区分３３は金属から形成することがで
きる。それぞれの膜区分３３は同じ材料または異なる材
料から形成することができる。膜区分３３は導電性材
料、金属材料を含む様々な材料から形成することができ
るが、膜区分３３を以下で集合的に半導体膜区分３３と
呼ぶ。各半導体膜区分３３は、対応する活性領域２４の
一部分を被覆する被覆部分３５を含む。活性領域２４
は、様々な例示的な実施形態によれば基板表面内で様々
な２次元形状をとることができ、様々な深さまで延びる
ことができる。活性領域２４は例示的な図３に示される
概して長方形の形状に限定されるものではない。したが
って、活性領域２４の周辺エッジ３７は様々な形状をと
ることができる。したがって、被覆部分３５は例示的な
ものにすぎず、他の例示的な実施形態によれば、周辺エ
ッジ３７の２つまたはそれ以上の辺に沿って延びること
ができる。被覆部分３５は周辺エッジ３７の辺に沿って
部分的にのみ延びることができるか、または周辺エッジ
３７の非線形部分に沿って延びることができる。被覆部
分３５は、例示的な実施形態では０．０５から１．０ミ
クロンまでの距離だけ活性領域２４を被覆する半導体膜
区分３３を含むことができるが他の例示的な実施形態に
よれば他の被覆距離も使用することができる。半導体膜
区分３３の被覆部分３５は、それらの間に挿入される誘
電体膜によって活性領域２４から絶縁される。別の例示
的な実施形態によれば、半導体膜区分３３を活性領域２
４から絶縁するために他の絶縁材料を使用することがで
きる。１つの例示的な実施形態では、集積回路の能動回
路中に形成され、かつ例えば能動トランジスタ中のゲー
ト構造として使用される誘電体膜／半導体膜構成は同じ
腹蔵構造とすることができる。
の周辺エッジ３７の少なくとも１つを画定する。各膜区
分３３は活性領域２４と基板領域３０の間に形成された
境界に沿って延び、従来の半導体材料または導電性材料
から形成し、従来の方法を使用してパターニングするこ
とができる。例示的な実施形態では、膜区分３３は、そ
れぞれポリシリコンから形成することができる。ポリシ
リコンはｎドープ、ｐドープまたは非ドープとすること
ができる。別の例示的な実施形態によれば、膜区分３３
は、ポリシリコン膜とその上に形成されるシリサイド膜
から構成される「ポリサイド」膜とすることができる。
様々な例示的な実施形態によれば様々なシリサイド膜の
いずれも使用することができる。また別の例示的な実施
形態によれば、膜区分３３は金属から形成することがで
きる。それぞれの膜区分３３は同じ材料または異なる材
料から形成することができる。膜区分３３は導電性材
料、金属材料を含む様々な材料から形成することができ
るが、膜区分３３を以下で集合的に半導体膜区分３３と
呼ぶ。各半導体膜区分３３は、対応する活性領域２４の
一部分を被覆する被覆部分３５を含む。活性領域２４
は、様々な例示的な実施形態によれば基板表面内で様々
な２次元形状をとることができ、様々な深さまで延びる
ことができる。活性領域２４は例示的な図３に示される
概して長方形の形状に限定されるものではない。したが
って、活性領域２４の周辺エッジ３７は様々な形状をと
ることができる。したがって、被覆部分３５は例示的な
ものにすぎず、他の例示的な実施形態によれば、周辺エ
ッジ３７の２つまたはそれ以上の辺に沿って延びること
ができる。被覆部分３５は周辺エッジ３７の辺に沿って
部分的にのみ延びることができるか、または周辺エッジ
３７の非線形部分に沿って延びることができる。被覆部
分３５は、例示的な実施形態では０．０５から１．０ミ
クロンまでの距離だけ活性領域２４を被覆する半導体膜
区分３３を含むことができるが他の例示的な実施形態に
よれば他の被覆距離も使用することができる。半導体膜
区分３３の被覆部分３５は、それらの間に挿入される誘
電体膜によって活性領域２４から絶縁される。別の例示
的な実施形態によれば、半導体膜区分３３を活性領域２
４から絶縁するために他の絶縁材料を使用することがで
きる。１つの例示的な実施形態では、集積回路の能動回
路中に形成され、かつ例えば能動トランジスタ中のゲー
ト構造として使用される誘電体膜／半導体膜構成は同じ
腹蔵構造とすることができる。
【００１５】導電性膜２２は活性領域２４／半導体膜区
分３３構成の各々の上に形成される好適なレベル間誘電
体膜などの絶縁材料の上に形成される。様々な好適な従
来のレベル間誘電体材料のいずれも使用することができ
る。導電性膜２２はアルミニウム、アルミニウム合金、
銅、または銅合金から形成することができるが、他の例
示的な実施形態によれば様々な他の従来の導電性材料も
使用することができる。導電性膜２２は対応する活性領
域２４および半導体膜区分３３の各部分上に少なくとも
部分的に形成される。各導電性膜２２はレベル間誘電体
膜によって半導体膜区分３３および活性領域２４との直
接接触から概して絶縁されるが、導電性膜２２の下に形
成されるレベル間誘電体膜中に形成される接点によって
各々に電気的に結合される。例示的なレベル間誘電体膜
を図４および図５に示す。導電性膜２２は接点２６によ
って対応する活性領域２４に電気的に結合することがで
きる。図示の例示的な実施形態では、接点２６は線形ア
レイに配置されるが、他の例示的な実施形態によれば他
の構成で配置することができる。様々な例示的な実施形
態によれば様々な好適な接点サイズおよびピッチを使用
することができる。１つの例示的な実施形態によれば、
０．１から１ミクロンの接点サイズおよびピッチが使用
できるが、他の例示的な実施形態では他の接点サイズお
よびピッチも使用できる。各導電性膜２２はまた対応す
る接点２７によって対応する半導体膜区分３３に電気的
に結合される。別の例示的な実施形態によれば、導電性
膜２２を半導体膜区分３３に結合するために接点追加の
接点２７を使用することができる。各部品２１は同じ電
気ノードに電気的に結合される活性領域２４、導電性膜
２２および半導体膜区分３３を含むが、半導体膜区分３
３の被覆部分３５は各場合に活性領域２４への直接接触
から電気的に絶縁される。導電性膜２２、半導体膜区分
３３および活性領域２４の相対的構成および位置は例示
的なものにすぎず、他の配置も代替的に使用できる。
分３３構成の各々の上に形成される好適なレベル間誘電
体膜などの絶縁材料の上に形成される。様々な好適な従
来のレベル間誘電体材料のいずれも使用することができ
る。導電性膜２２はアルミニウム、アルミニウム合金、
銅、または銅合金から形成することができるが、他の例
示的な実施形態によれば様々な他の従来の導電性材料も
使用することができる。導電性膜２２は対応する活性領
域２４および半導体膜区分３３の各部分上に少なくとも
部分的に形成される。各導電性膜２２はレベル間誘電体
膜によって半導体膜区分３３および活性領域２４との直
接接触から概して絶縁されるが、導電性膜２２の下に形
成されるレベル間誘電体膜中に形成される接点によって
各々に電気的に結合される。例示的なレベル間誘電体膜
を図４および図５に示す。導電性膜２２は接点２６によ
って対応する活性領域２４に電気的に結合することがで
きる。図示の例示的な実施形態では、接点２６は線形ア
レイに配置されるが、他の例示的な実施形態によれば他
の構成で配置することができる。様々な例示的な実施形
態によれば様々な好適な接点サイズおよびピッチを使用
することができる。１つの例示的な実施形態によれば、
０．１から１ミクロンの接点サイズおよびピッチが使用
できるが、他の例示的な実施形態では他の接点サイズお
よびピッチも使用できる。各導電性膜２２はまた対応す
る接点２７によって対応する半導体膜区分３３に電気的
に結合される。別の例示的な実施形態によれば、導電性
膜２２を半導体膜区分３３に結合するために接点追加の
接点２７を使用することができる。各部品２１は同じ電
気ノードに電気的に結合される活性領域２４、導電性膜
２２および半導体膜区分３３を含むが、半導体膜区分３
３の被覆部分３５は各場合に活性領域２４への直接接触
から電気的に絶縁される。導電性膜２２、半導体膜区分
３３および活性領域２４の相対的構成および位置は例示
的なものにすぎず、他の配置も代替的に使用できる。
【００１６】スナップバック・デバイス１００は集積回
路の入出力（Ｉ／Ｏ）端子と電源または接地源の両端間
に接続されることが好ましい。例示的な実施形態によれ
ば、１つの部品２１のリード線３９Ａは入出力（Ｉ／
Ｏ）端子に直接接続することができ、リード線３９Ｂは
ＶＳＳまたはＶＤＤ接地／電源に結合することができ
る。このようにして、ＥＳＤデバイスの影響を受けるこ
とがある応力を受けるＩ／Ｏ端子に直接結合されるの
で、スナップバック・デバイス１００は、そのような影
響が能動回路要素に損傷を与えるかまたは破壊する前に
そのような事象の影響を抑制することができる。他の例
示的な実施形態によればスナップバック・デバイスを反
対の電気ノードに接続するために他の電気接続構成を使
用することができる。例示的な実施形態では、スナップ
バック・デバイス１００は、それが含まれている集積回
路デバイスのバッファ・セクション中に含まれる。
路の入出力（Ｉ／Ｏ）端子と電源または接地源の両端間
に接続されることが好ましい。例示的な実施形態によれ
ば、１つの部品２１のリード線３９Ａは入出力（Ｉ／
Ｏ）端子に直接接続することができ、リード線３９Ｂは
ＶＳＳまたはＶＤＤ接地／電源に結合することができ
る。このようにして、ＥＳＤデバイスの影響を受けるこ
とがある応力を受けるＩ／Ｏ端子に直接結合されるの
で、スナップバック・デバイス１００は、そのような影
響が能動回路要素に損傷を与えるかまたは破壊する前に
そのような事象の影響を抑制することができる。他の例
示的な実施形態によればスナップバック・デバイスを反
対の電気ノードに接続するために他の電気接続構成を使
用することができる。例示的な実施形態では、スナップ
バック・デバイス１００は、それが含まれている集積回
路デバイスのバッファ・セクション中に含まれる。
【００１７】幅２８は利用可能な基板表面面積、特定の
デバイス用途、所望の保護レベル、および複数のスナッ
プバック・デバイス１００を並列に接続するか否かに応
じて異なる。概して、幅２８が大きくなるにつれて、Ｅ
ＳＤ事象および他の電流サージ現象に対する保護量は相
応して増大する。様々な例示的な実施形態によれば、幅
２８は７０、１００、または１３０ミクロンとすること
ができるが、他の例示的な実施形態によれば７０〜１３
０ミクロンの範囲内または外の様々な他の幅も使用する
ことができる。例示的な実施形態によれば、２つのスナ
ップバック・デバイスの組を、それらのそれぞれのリー
ド線３９Ａが共通のＩ／Ｏ端子に結合されるように並列
に接続することができる。本発明は、Ｖｔ２がＶｔ１よ
りも大きい電圧／電流曲線によって特徴付けられるスナ
ップバック・デバイスを提供する。これを図６に示す。
Ｖｔ２は、スナップバック・デバイスが組み込まれてい
る集積回路デバイスの能動または機能的部品への損傷が
起こる電圧より上の電圧である。Ｖｔ１はスナップバッ
ク・デバイスがバイポーラ・スナップバック・モードに
トリガする電圧であり、実質的にバイポーラ・トランジ
スタとして機能し、したがって追加の電流を搬送するこ
とができる。この特性は、Ｖｔ２＞ｔ１で、第１のスナ
ップバック・デバイスがＩｔ２よりも大きい電流を達成
することによりデバイス損傷が起こる前に、並列に接続
された１つまたは複数のスナップバック・デバイスが好
ましくはすべてスナップバック動作にトリガするので有
利である。
デバイス用途、所望の保護レベル、および複数のスナッ
プバック・デバイス１００を並列に接続するか否かに応
じて異なる。概して、幅２８が大きくなるにつれて、Ｅ
ＳＤ事象および他の電流サージ現象に対する保護量は相
応して増大する。様々な例示的な実施形態によれば、幅
２８は７０、１００、または１３０ミクロンとすること
ができるが、他の例示的な実施形態によれば７０〜１３
０ミクロンの範囲内または外の様々な他の幅も使用する
ことができる。例示的な実施形態によれば、２つのスナ
ップバック・デバイスの組を、それらのそれぞれのリー
ド線３９Ａが共通のＩ／Ｏ端子に結合されるように並列
に接続することができる。本発明は、Ｖｔ２がＶｔ１よ
りも大きい電圧／電流曲線によって特徴付けられるスナ
ップバック・デバイスを提供する。これを図６に示す。
Ｖｔ２は、スナップバック・デバイスが組み込まれてい
る集積回路デバイスの能動または機能的部品への損傷が
起こる電圧より上の電圧である。Ｖｔ１はスナップバッ
ク・デバイスがバイポーラ・スナップバック・モードに
トリガする電圧であり、実質的にバイポーラ・トランジ
スタとして機能し、したがって追加の電流を搬送するこ
とができる。この特性は、Ｖｔ２＞ｔ１で、第１のスナ
ップバック・デバイスがＩｔ２よりも大きい電流を達成
することによりデバイス損傷が起こる前に、並列に接続
された１つまたは複数のスナップバック・デバイスが好
ましくはすべてスナップバック動作にトリガするので有
利である。
【００１８】図４は、図３の線４−４に沿った断面図で
ある。図４は、基板領域３０内などの基板内に形成さ
れ、活性領域２４を画定する電界酸化物膜４１を示す。
例示的な実施形態では、電界酸化物膜４１は元の基板表
面を浸食する。活性領域２４および基板領域３０は、そ
れぞれ基板表面４５中に形成される。レベル間誘電体４
３は半導体膜区分３３および活性領域２４上に形成され
る。レベル間誘電体４３は当技術分野で利用可能な様々
な適切なレベル間誘電体膜のいずれにもすることができ
る。接点２６は、レベル間誘電体４３中に延びる開口で
あり導電性膜２２と活性領域２４の間の電気的接触を与
えるために導電性材料で充填される。接点２７は、導電
性膜２２と半導体膜区分３３の間の電気的接触を与える
ためにレベル間誘電体４３中に形成される。図示の例示
的な実施形態では、導電性膜２２はレベル間誘電体４３
上、およびレベル間誘電体４３中に延びる接点２６およ
び２７内に形成される。他の例示的な実施形態によれ
ば、接触開口２６および／または接触開口２７内にさら
なる導電性材料を形成することができ、レベル間誘電体
４３内に形成された相互接続導電性膜２２はさらなる導
電性材料に接触することができる。半導体膜区分３３は
様々な例示的な実施形態によれば、３００オングストロ
ームから１００００オングストロームまでの厚さを含む
ことができる。例示的な実施形態によれば、ドープされ
た基板領域３０と活性領域２４が形成されている基板は
単結晶シリコンとすることができる。
ある。図４は、基板領域３０内などの基板内に形成さ
れ、活性領域２４を画定する電界酸化物膜４１を示す。
例示的な実施形態では、電界酸化物膜４１は元の基板表
面を浸食する。活性領域２４および基板領域３０は、そ
れぞれ基板表面４５中に形成される。レベル間誘電体４
３は半導体膜区分３３および活性領域２４上に形成され
る。レベル間誘電体４３は当技術分野で利用可能な様々
な適切なレベル間誘電体膜のいずれにもすることができ
る。接点２６は、レベル間誘電体４３中に延びる開口で
あり導電性膜２２と活性領域２４の間の電気的接触を与
えるために導電性材料で充填される。接点２７は、導電
性膜２２と半導体膜区分３３の間の電気的接触を与える
ためにレベル間誘電体４３中に形成される。図示の例示
的な実施形態では、導電性膜２２はレベル間誘電体４３
上、およびレベル間誘電体４３中に延びる接点２６およ
び２７内に形成される。他の例示的な実施形態によれ
ば、接触開口２６および／または接触開口２７内にさら
なる導電性材料を形成することができ、レベル間誘電体
４３内に形成された相互接続導電性膜２２はさらなる導
電性材料に接触することができる。半導体膜区分３３は
様々な例示的な実施形態によれば、３００オングストロ
ームから１００００オングストロームまでの厚さを含む
ことができる。例示的な実施形態によれば、ドープされ
た基板領域３０と活性領域２４が形成されている基板は
単結晶シリコンとすることができる。
【００１９】図５は、図３に示される平面図の線５−５
に沿った断面図である。図５は、突出または被覆領域３
５中の活性領域２４を被覆し、周辺エッジ３７に沿って
形成された基板領域３０と活性領域２４の境界の上に延
びる半導体膜区分３３を含む。被覆領域３５は様々な例
示的な実施形態によれば０．０５から１ミクロンとする
ことができる距離４７を含むが、異なる突出距離も代替
的に使用することができる。誘電体膜４８は半導体膜区
分３３を活性領域２４から分離する。例示的な実施形態
では、誘電体膜４８はゲート誘電体膜とすることがで
き、半導体膜区分３３／誘電体膜４８構造は集積回路デ
バイスの他の領域中にトランジスタ・ゲートを形成す
る。
に沿った断面図である。図５は、突出または被覆領域３
５中の活性領域２４を被覆し、周辺エッジ３７に沿って
形成された基板領域３０と活性領域２４の境界の上に延
びる半導体膜区分３３を含む。被覆領域３５は様々な例
示的な実施形態によれば０．０５から１ミクロンとする
ことができる距離４７を含むが、異なる突出距離も代替
的に使用することができる。誘電体膜４８は半導体膜区
分３３を活性領域２４から分離する。例示的な実施形態
では、誘電体膜４８はゲート誘電体膜とすることがで
き、半導体膜区分３３／誘電体膜４８構造は集積回路デ
バイスの他の領域中にトランジスタ・ゲートを形成す
る。
【００２０】本発明による例示的なｎ＋−ｐ−ｎ＋の例
示的なＩ／Ｖ曲線を図６に示す。デバイスの両端間の電
圧は、デバイスの入出力に結合される応力を受ける端子
−リード線３９Ａと接地／電源に結合された接地された
端子−リード線３９Ｂとの間の電位差を表す。スナップ
バック・デバイス上の電圧がアバランシェ破壊電圧Ｖ
ＡＢを超えて増大すると、応力を受けるｎ＋−ｐ接合が
破壊し、アバランシェ破壊が起こり、好ましくは応力を
受ける活性領域から基板領域３０内の高度にドープされ
たタイ領域に電流が流れ始める。アバランシェ破壊電圧
ＶＡＢは概してスナップバック・デバイスの破壊電圧で
あると考えられる。電流はさらに増大し、区分７２によ
って表されるアバランシェ破壊領域内で電圧の対応する
増大を引き起こす。電圧Ｖｔ１および電流Ｉｔ１によっ
て特徴付けられるトリガ点が達成されると、接地された
応力を受けないｐ−ｎダイオードが順方向バイアスされ
るかまたは「オンになる」ので、スナップバック・デバ
イスはバイポーラ・モードにスナップバックし、デバイ
スはスナップバック電圧ＶＳＢなどの低い電圧で追加の
電流を搬送することができる。スナップバック・デバイ
スは区分７６によって示されるようにバイポーラ・スナ
ップバック・モードになる。区分７６によって表される
増大電流の期間中、スナップバック・デバイスは実質的
にｎ−ｐ−ｎバイポーラ・トランジスタとして機能し、
電流がｎ＋からｐからｎ＋に流れる。バイポーラ作用を
維持できる最低電圧はスナップバック・デバイスＶＳＢ
と呼ばれる。本発明の画定スナップバック・デバイスの
利点は、能動デバイスへの損傷が起こる前に、区分７６
によって示される追加の電流を搬送することができるそ
の能力である。デバイス損傷は座標Ｖｔ２とＩｔ２によ
って特徴付けられる損傷点に達した後で起こり、領域中
のデバイス損傷は、曲線の区分７８によって表される領
域内で起こる。別の利点は破壊電圧の減少である。
示的なＩ／Ｖ曲線を図６に示す。デバイスの両端間の電
圧は、デバイスの入出力に結合される応力を受ける端子
−リード線３９Ａと接地／電源に結合された接地された
端子−リード線３９Ｂとの間の電位差を表す。スナップ
バック・デバイス上の電圧がアバランシェ破壊電圧Ｖ
ＡＢを超えて増大すると、応力を受けるｎ＋−ｐ接合が
破壊し、アバランシェ破壊が起こり、好ましくは応力を
受ける活性領域から基板領域３０内の高度にドープされ
たタイ領域に電流が流れ始める。アバランシェ破壊電圧
ＶＡＢは概してスナップバック・デバイスの破壊電圧で
あると考えられる。電流はさらに増大し、区分７２によ
って表されるアバランシェ破壊領域内で電圧の対応する
増大を引き起こす。電圧Ｖｔ１および電流Ｉｔ１によっ
て特徴付けられるトリガ点が達成されると、接地された
応力を受けないｐ−ｎダイオードが順方向バイアスされ
るかまたは「オンになる」ので、スナップバック・デバ
イスはバイポーラ・モードにスナップバックし、デバイ
スはスナップバック電圧ＶＳＢなどの低い電圧で追加の
電流を搬送することができる。スナップバック・デバイ
スは区分７６によって示されるようにバイポーラ・スナ
ップバック・モードになる。区分７６によって表される
増大電流の期間中、スナップバック・デバイスは実質的
にｎ−ｐ−ｎバイポーラ・トランジスタとして機能し、
電流がｎ＋からｐからｎ＋に流れる。バイポーラ作用を
維持できる最低電圧はスナップバック・デバイスＶＳＢ
と呼ばれる。本発明の画定スナップバック・デバイスの
利点は、能動デバイスへの損傷が起こる前に、区分７６
によって示される追加の電流を搬送することができるそ
の能力である。デバイス損傷は座標Ｖｔ２とＩｔ２によ
って特徴付けられる損傷点に達した後で起こり、領域中
のデバイス損傷は、曲線の区分７８によって表される領
域内で起こる。別の利点は破壊電圧の減少である。
【００２１】本発明の改善された半導体膜画定スナップ
バック・デバイスは、それぞれ機能的デバイスの能動電
気部品の破壊電圧よりも低いことが好ましいアバランシ
ェ破壊電圧ＶＡＢおよびトリガ点電圧Ｖｔ１を含み、ス
ナップバック・デバイスはバイポーラ・モード時に大き
い電流を搬送することができる。このようにして、スナ
ップバックが起こり、集積回路の機能的または能動部品
が、例えばＥＳＤ事象により損傷を受ける前に比較的低
い電圧でスナップバック・デバイス中に追加の電流を搬
送することができる。図６はまた、損傷点電圧Ｖｔ２が
トリガ点電圧Ｖ ｔ１よりも大きいことを示す。これによ
り多数のスナップバック・デバイスが並列に接続され、
かつ第１のスナップバック・デバイスがスナップバック
・モードにトリガされたとき、他のスナップバック・デ
バイスは、第１のスナップバック・デバイス上で電圧Ｖ
ｔ２を超えたことによりデバイス損傷が起こる前に、そ
れらのトリガ点に達し、バイポーラ・トランジスタ・モ
ードにスナップバックすることが有利である。
バック・デバイスは、それぞれ機能的デバイスの能動電
気部品の破壊電圧よりも低いことが好ましいアバランシ
ェ破壊電圧ＶＡＢおよびトリガ点電圧Ｖｔ１を含み、ス
ナップバック・デバイスはバイポーラ・モード時に大き
い電流を搬送することができる。このようにして、スナ
ップバックが起こり、集積回路の機能的または能動部品
が、例えばＥＳＤ事象により損傷を受ける前に比較的低
い電圧でスナップバック・デバイス中に追加の電流を搬
送することができる。図６はまた、損傷点電圧Ｖｔ２が
トリガ点電圧Ｖ ｔ１よりも大きいことを示す。これによ
り多数のスナップバック・デバイスが並列に接続され、
かつ第１のスナップバック・デバイスがスナップバック
・モードにトリガされたとき、他のスナップバック・デ
バイスは、第１のスナップバック・デバイス上で電圧Ｖ
ｔ２を超えたことによりデバイス損傷が起こる前に、そ
れらのトリガ点に達し、バイポーラ・トランジスタ・モ
ードにスナップバックすることが有利である。
【００２２】本発明のスナップバック・デバイスは様々
な処理技術のいずれかを使用して形成される様々な集積
回路デバイスのいずれかに含めることができる。スナッ
プバック・デバイスは好適な処理技術を使用して形成す
ることができる。本発明のスナップバック・デバイス
は、例えばＳＴＩ（シャロー・トレンチ・アイソレーシ
ョン）技術を使用して形成される０．２ミクロンＣＭＯ
Ｓ（相補形金属酸化物半導体）デバイス設計に特に応用
できる。スナップバック・デバイスはバルク半導体基板
上、または３．２ミクロンまたは０．５ミクロン・エピ
タキシャル基板上に形成されるデバイス中に形成するこ
とができる。例示的な実施形態では、スナップバック・
デバイスは５ボルト耐性バッファ・セクション内に含め
ることができる。本発明のスナップバック・デバイスは
様々なバス・ラインを使用して他の接続アーキテクチャ
を介してＩ／Ｏ端子および他の半導体デバイスに結合す
ることができる。
な処理技術のいずれかを使用して形成される様々な集積
回路デバイスのいずれかに含めることができる。スナッ
プバック・デバイスは好適な処理技術を使用して形成す
ることができる。本発明のスナップバック・デバイス
は、例えばＳＴＩ（シャロー・トレンチ・アイソレーシ
ョン）技術を使用して形成される０．２ミクロンＣＭＯ
Ｓ（相補形金属酸化物半導体）デバイス設計に特に応用
できる。スナップバック・デバイスはバルク半導体基板
上、または３．２ミクロンまたは０．５ミクロン・エピ
タキシャル基板上に形成されるデバイス中に形成するこ
とができる。例示的な実施形態では、スナップバック・
デバイスは５ボルト耐性バッファ・セクション内に含め
ることができる。本発明のスナップバック・デバイスは
様々なバス・ラインを使用して他の接続アーキテクチャ
を介してＩ／Ｏ端子および他の半導体デバイスに結合す
ることができる。
【００２３】以上のことは単に本発明の原理を示すもの
にすぎない。したがって、本明細書に明示的には説明ま
たは図示されていないが、本発明の原理を実施し、かつ
その範囲および趣旨内に含まれる様々な構成を当業者な
ら考案できることを理解できよう。さらに、本明細書に
挙げるすべての例および条件言語は主として明白に教育
学的目的にすぎず、本明細書の原理および当技術分野を
助成するために本発明者等によって寄与される概念の理
解を助けるものであり、そのような詳細に挙げられた例
および条件への制限がないものと解釈すべきものであ
る。さらに、本発明の原理、態様および実施形態を本明
細書で挙げるすべての記述、ならびにそれの特定の例
は、それの構造的均等物ならびに機能的均等物を包含す
るものとする。さらに、そのような均等物は現在知られ
ている均等物、ならびに将来開発される均等物、すなわ
ち構造にかかわらず同じ機能を果たす開発される要素を
含む。したがって、本発明の範囲は本明細書に図示し、
説明した例示的な実施形態に限定されるものではない。
さらに、本発明の範囲および趣旨は首記の特許請求の範
囲によって実施される。
にすぎない。したがって、本明細書に明示的には説明ま
たは図示されていないが、本発明の原理を実施し、かつ
その範囲および趣旨内に含まれる様々な構成を当業者な
ら考案できることを理解できよう。さらに、本明細書に
挙げるすべての例および条件言語は主として明白に教育
学的目的にすぎず、本明細書の原理および当技術分野を
助成するために本発明者等によって寄与される概念の理
解を助けるものであり、そのような詳細に挙げられた例
および条件への制限がないものと解釈すべきものであ
る。さらに、本発明の原理、態様および実施形態を本明
細書で挙げるすべての記述、ならびにそれの特定の例
は、それの構造的均等物ならびに機能的均等物を包含す
るものとする。さらに、そのような均等物は現在知られ
ている均等物、ならびに将来開発される均等物、すなわ
ち構造にかかわらず同じ機能を果たす開発される要素を
含む。したがって、本発明の範囲は本明細書に図示し、
説明した例示的な実施形態に限定されるものではない。
さらに、本発明の範囲および趣旨は首記の特許請求の範
囲によって実施される。
【図１】従来技術と同様の従来のスナップバック・デバ
イスの電流電圧曲線を示す図である。
イスの電流電圧曲線を示す図である。
【図２】従来技術と同様の従来のスナップバック・デバ
イスの平面図である。
イスの平面図である。
【図３】本発明による例示的なスナップバック・デバイ
スの平面図である。
スの平面図である。
【図４】図３の線４−４に沿った例示的なスナップバッ
ク・デバイスの断面図である。
ク・デバイスの断面図である。
【図５】図３の線５−５に沿った例示的なスナップバッ
ク・デバイスの断面図である。
ク・デバイスの断面図である。
【図６】本発明による例示的なスナップバック・デバイ
スの電流／電圧曲線である。
スの電流／電圧曲線である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 エフダ スムーハ
アメリカ合衆国 18104 ペンシルヴァニ
ア，アレンタウン，ウィンチェスター ロ
ード 4266
Ｆターム(参考） 5F003 BJ90 BN01
5F038 BH05 BH06 BH13 CA02 CA06
EZ12 EZ14 EZ20
Claims (11)
- 【請求項１】 半導体デバイス内に形成される半導体保
護構造であって、 基板表面内に形成され、かつ各々がその中に第１の極性
のドーパント不純物を含む２つの活性領域であって、前
記２つの活性領域は離間し、かつそれらの間に反対の極
性のドーパント不純物を含む基板領域を含み、各活性領
域は前記活性領域と前記基板領域の間の境界を形成する
エッジによって画定される、２つの活性領域と、 前記２つの活性領域の第１の活性領域を被覆する第１の
被覆膜および第２の活性領域を被覆する第２の被覆膜で
あって、各それぞれの被覆膜は、それらの間に挿入され
た誘電体膜によって前記対応する活性領域から分離さ
れ、かつ導電性材料および半導体材料の１つから形成さ
れる、第１の被覆膜および第２の被覆膜と、 第１の複数の接触開口を通して前記第１の活性領域に、
少なくとも１つの第１の開口を通して前記第１の被覆膜
に、および前記半導体デバイスの入出力端子に電気的に
結合された第１の導電性膜と、 第２の複数の接触開口を通して前記第２の活性領域に、
少なくとも１つの第２の開口を通して前記第２の被覆膜
に、および電源および接地源の少なくとも１つに電気的
に結合された第２の導電性膜とを備える半導体保護構
造。 - 【請求項２】 前記２つの活性領域が前記基板領域内に
形成され、かつ前記基板領域によって横方向および下方
向に囲まれる請求項１に記載の半導体保護構造。 - 【請求項３】 各被覆膜がさらに、前記基板領域の各部
分上に延び、かつ前記基板領域の前記部分から電気的に
絶縁される請求項１に記載の半導体保護構造。 - 【請求項４】 さらに、請求項１に記載のものと同様の
さらなる半導体保護構造を備え、前記半導体保護構造と
前記さらなる半導体保護構造が並列に電気的に結合され
る請求項１に記載の半導体保護構造。 - 【請求項５】 前記半導体デバイスが、その中に複数の
能動デバイス要素を含む集積回路を備え、前記半導体保
護構造と前記さらなる半導体保護構造の各々が前記能動
デバイス要素の関連する破壊電圧よりも低い破壊電圧を
含む請求項４に記載の半導体保護構造。 - 【請求項６】 前記半導体デバイスが、その中に複数の
能動デバイス要素を含む集積回路を備え、前記複数の能
動デバイス要素が静電事象によって損傷を受ける前に前
記半導体保護構造と前記さらなる半導体保護構造の各々
がバイポーラ動作モードにスナップする請求項４に記載
の半導体保護構造。 - 【請求項７】 各前記被覆膜がポリシリコン膜からな
り、前記基板がシリコンから形成される請求項１に記載
の半導体保護構造。 - 【請求項８】 前記活性領域の各々がｎ型ドーパント不
純物領域からなり、前記基板領域がｐ型ドーパント不純
物領域からなる請求項１に記載の半導体保護構造。 - 【請求項９】 各活性領域が、前記基板領域の平均ドー
パント不純物濃度よりも大きいドーパント不純物濃度を
含む請求項８に記載の半導体保護構造。 - 【請求項１０】 半導体デバイスのバッファ・セクショ
ン内に含まれるｎ−ｐ−ｎバイポーラ・トランジスタを
備える半導体保護回路であって、前記ｎ−ｐ−ｎバイポ
ーラ・トランジスタのｎドープ領域の各々が、前記ｎド
ープ領域を少なくとも部分的に被覆し、かつ誘電体膜に
よってそれから分離されるポリシリコン膜を有し、それ
ぞれの導電性膜に電気的に結合される各それぞれのポリ
シリコン膜がさらに、それぞれの前記ｎドープ領域に結
合される半導体保護回路。 - 【請求項１１】 前記ｎドープ領域の一方が前記半導体
デバイスの入出力端子と接地の一方に電気的に結合さ
れ、他方のｎドープ領域が前記入出力端子と前記接地の
他方に電気的に結合される請求項１０に記載の半導体保
護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/024803 | 2001-12-19 | ||
| US10/024,803 US6534834B1 (en) | 2001-12-19 | 2001-12-19 | Polysilicon bounded snapback device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002368138A Expired - Fee Related JP4477298B2 (ja) | 2001-12-19 | 2002-12-19 | ポリシリコン画定スナップバック・デバイス |
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|---|---|
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| JP (1) | JP4477298B2 (ja) |
| KR (1) | KR100927808B1 (ja) |
| CN (1) | CN100352054C (ja) |
| GB (1) | GB2387271B (ja) |
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| US7298599B1 (en) * | 2004-08-13 | 2007-11-20 | National Semiconductor Corporation | Multistage snapback ESD protection network |
| US7071533B1 (en) | 2005-02-04 | 2006-07-04 | Polar Semiconductor, Inc. | Bipolar junction transistor antifuse |
| US20060176638A1 (en) * | 2005-02-10 | 2006-08-10 | Fultec Semiconductors, Inc. | Minimized wire bonds in transient blocking unit packaging |
| US7646063B1 (en) | 2005-06-15 | 2010-01-12 | Pmc-Sierra, Inc. | Compact CMOS ESD layout techniques with either fully segmented salicide ballasting (FSSB) in the source and/or drain regions |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5545910A (en) * | 1994-04-13 | 1996-08-13 | Winbond Electronics Corp. | ESD proctection device |
| KR0156115B1 (ko) * | 1994-06-16 | 1998-12-01 | 문정환 | 반도체 소자의 격리막 구조 및 형성방법 |
| US5646062A (en) * | 1995-01-19 | 1997-07-08 | United Microelectronics Corporation | Method for ESD protection circuit with deep source diffusion |
| JPH0936357A (ja) * | 1995-07-18 | 1997-02-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| KR100211539B1 (ko) * | 1995-12-29 | 1999-08-02 | 김영환 | 반도체소자의 정전기방전 보호장치 및 그 제조방법 |
| KR100187721B1 (ko) * | 1996-10-18 | 1999-06-01 | 윤종용 | 반도체 소자의 정전기 방전(esd) 보호 회로 |
| JP3770436B2 (ja) * | 1997-12-15 | 2006-04-26 | 富士写真フイルム株式会社 | 光重合性組成物 |
| JP3237110B2 (ja) | 1998-03-24 | 2001-12-10 | 日本電気株式会社 | 半導体装置 |
| US6355508B1 (en) * | 1998-09-02 | 2002-03-12 | Micron Technology, Inc. | Method for forming electrostatic discharge protection device having a graded junction |
| US6046087A (en) * | 1999-02-10 | 2000-04-04 | Vanguard International Semiconductor Corporation | Fabrication of ESD protection device using a gate as a silicide blocking mask for a drain region |
| US6376880B1 (en) * | 1999-09-27 | 2002-04-23 | Advanced Micro Devices, Inc. | High-speed lateral bipolar device in SOI process |
-
2001
- 2001-12-19 US US10/024,803 patent/US6534834B1/en not_active Expired - Lifetime
-
2002
- 2002-12-18 GB GB0229448A patent/GB2387271B/en not_active Expired - Fee Related
- 2002-12-18 KR KR1020020081092A patent/KR100927808B1/ko active IP Right Grant
- 2002-12-19 JP JP2002368138A patent/JP4477298B2/ja not_active Expired - Fee Related
- 2002-12-19 CN CNB021571988A patent/CN100352054C/zh not_active Expired - Lifetime
- 2002-12-19 TW TW091136669A patent/TWI255028B/zh not_active IP Right Cessation
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| CN1427477A (zh) | 2003-07-02 |
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