JP3036448B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に内部回路を静電破壊から保護するための静電保
護素子を備えた半導体装置に関する。

【０００２】

【従来の技術】半導体基板上に形成される半導体集積回
路は、種々の半導体素子で構成されている。そして、外
部から瞬間的にかかる過大入力電圧たとえば静電気から
発生するパルス状の高電圧による半導体素子の破壊を防
止することが必須になっている。このような半導体集積
回路の静電破壊現象から半導体素子を保護する技術とし
てこれまで種々のものが提案され用いられている。

【０００３】しかし、半導体装置は高集積化され、その
動作電圧は低電圧化され低消費電力化されると共に、半
導体装置を構成する半導体素子の構造は微細化され高密
度化されてきている。そして、微細化され高密度化され
ている半導体素子の静電破壊は全般的に生じ易くなって
きている。

【０００４】このような半導体素子を静電破壊から保護
するための従来の技術として特開昭６３−２０２０５６
号公報に記載され開示されている技術（以下、第１の従
来例と記す）とその他、一般的によく知られている技術
（以下、第２の従来例と記す）について説明する。

【０００５】図１４（ａ）は、この第１の従来例の場合
の入力保護の等価回路を示す。また、図１４（ｂ）は、
この入力保護の半導体素子の断面構造を示している。

【０００６】図１４（ａ）に示すように、入力端子１０
１に入力配線１０２が接続されている。そして、この入
力配線１０２は、半導体装置の内部回路の入力ゲートに
接続されるようになる。

【０００７】この入力配線１０２には、Ｖｓｓ電位（Ｇ
ＮＤ電位）との間に静電保護トランジスタとして入力保
護用ＮチャネルＭＯＳトランジスタ１０３が接続されて
いる。そして、この入力保護用ＮチャネルＭＯＳトラン
ジスタ１０３のゲートはＶｓｓ電位に固定されている。

【０００８】このような保護回路は、寸法の大きな１個
のＭＯＳトランジスタで構成されている。しかし、高い
パルス電圧がこのＭＯＳトランジスタに印加されると、
このＭＯＳトランジスタはスナップバック効果のためバ
イポーラ動作するようになる。このため図１４（ａ）で
は、あたかも寄生ＮＰＮトランジスタ１０４が入力配線
１０２とＶｓｓ電位との間に存在するように記載されて
いる。

【０００９】実際に保護回路を構成する１個のＭＯＳト
ランジスタである入力保護用ＮチャネルＭＯＳトランジ
スタ１０３は、図１４（ｂ）に示すように、導電型がＰ
型の半導体基板１０５に設けられている。ここで、入力
端子１０１に接続されたドレイン用Ｎ⁺ 拡散層１０６の
回りをゲート電極１０７が囲み、さらにこのゲート電極
１０７の回りをソース用Ｎ⁺ 拡散層１０８が囲むように
形成されている。

【００１０】この場合に、図１４（ｂ）に破線で記した
ように、寄生ＮＰＮトランジスタ１０４が見かけ上に形
成される。この場合には、半導体基板１０５が寄生ＮＰ
Ｎトランジスタ１０４のベースとなり、ソース用Ｎ⁺ 拡
散層１０８がエミッタとなり、ドレイン用Ｎ⁺ 拡散層１
０６がコレクタとなる。なお、このソース用Ｎ⁺ 拡散層
１０８はＶｓｓに接続され、ドレイン用Ｎ⁺ 拡散層１０
６上には金属のパッドで構成される入力端子が形成され
るようになる。

【００１１】このようにして、この第１の従来例では、
入力保護用の半導体素子として大きな寸法の１個のＭＯ
Ｓトランジスタが形成されることになる。

【００１２】次に、図１５に基づいて第２の従来例を説
明する。図１５は、この第２の従来例の場合の入力保護
の等価回路を示している。

【００１３】図１５に示すように、入力端子２０１に抵
抗配線２０２が接続されている。そして、この抵抗配線
２０２は、半導体装置の内部回路の入力ゲートに接続さ
れるようになる。

【００１４】そして、この抵抗配線２０２とＶｓｓ電位
との間に入力保護用ＰＮダイオード２０３ダイオードお
よびＮＰＮトランジスタ２０４が互いに並列になるよう
に接続されている。

【００１５】このＮＰＮトランジスタ２０４は、図示し
ないが、例えば導電型がＰ型の半導体基板上で互いに隣
接し並行に形成される細長いＮ⁺ 拡散層でもって構成さ
れる。ここで、このＮＰＮトランジスタはラテラル型バ
イポーラトラジスタであり、一方の拡散層がエミッタと
なり、他方の拡散層がコレクタとなりその間の導電型が
Ｐ型の半導体基板の表面がベースとなる。

【００１６】また、入力保護用ＰＮダイオード２０３
は、上記の他方のＮ⁺ 拡散層と半導体基板とで構成され
る。このようにして、図１５の等価回路は形成されてい
る。

【００１７】

【発明が解決しようとする課題】先述したように、半導
体装置は高集積化と共に高速化されていく。このため
に、半導体装置を構成する個々の半導体素子はますます
微細化され高密度化される。このように、半導体素子が
微細化されると、一般に静電気放電（Ｅｌｅｃｔｒｏｓ
ｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）による半導
体装置の不良発生が多発するようになる。

【００１８】また、半導体装置は低消費電力化が必須で
あり、動作時の低電圧化が重要になってきている。この
ように低電圧化になると、これまでに比し、少量の静電
気あるいは小さな過大入力電圧の場合でも、内部回路を
構成する半導体素子が破壊し易くなってくる。

【００１９】このような技術動向のなかで、以前に増し
て、上記のようなＥＳＤ等から半導体素子を保護する技
術の開発が急務になってきている。

【００２０】先述した第１の従来例では、保護素子とし
て大きな寸法のＭＯＳトランジスタが入力端子１０１の
周りに１個形成されている。そしてこの場合には、過大
入力電圧が入力端子１０１を通してドレイン用Ｎ+ 拡散
層１０６に印加されると、ゲート電極１０７の直下のド
レイン用Ｎ+ 拡散層１０６と半導体基板との間のＰＮ接
合部でブレークダウンが起こる。このブレークダウン
は、この場合多数キャリアである正孔を多数発生させ
る。この正孔は基板電位を正極側に高めスナップバック
効果でＭＯＳトランジスタを作動させる。そして、過大
入力電圧に対する放電がなされるようになる。

【００２１】しかし、この従来例の場合には、ＭＯＳト
ランジスタのゲート絶縁膜の絶縁破壊が頻繁に発生する
ようになる。特に、この絶縁破壊は、半導体素子の微細
化に伴うゲート絶縁膜の薄膜化と共に顕著になる。

【００２２】この絶縁破壊の生じ易い理由としては、上
記過大入力電圧に対する放電時、正極側にシフトし多数
の正孔が形成される半導体基板からゲート絶縁膜に多数
の正孔が注入されゲート絶縁膜中にたまり、ゲート絶縁
膜に過大の電圧が印加されるようになるためと考えられ
る。

【００２３】また、第２の従来例では、ＮＰＮトランジ
スタ２０４等は、半導体基板上に選択的に設けられる１
対のＮ⁺ 拡散層をエミッタおよびコレクタ領域とし、こ
れらの領域で挟まれる半導体基板をベース領域として形
成される。そして、過大入力電圧が入力端子に印加され
た場合に、ＰＮ接合のアバランシェ型ブレークダウンで
生成する正孔でベース電位が上がりＮＰＮトラジスタが
作動する。そして、このＮＰＮトランジスタを通して過
大入力電圧に対する放電がなされる。

【００２４】しかしこの場合に、ラテラル型のバイポー
ラトランジスタであるＮＰＮトランジスタの起動は、第
１の従来例の場合のようなＭＯＳトランジスタに比較し
遅れる。このために、外部から入力端子にかかる過大入
力電圧に対し、保護素子の応答が遅延するようになる。
これに対し、内部回路を構成する半導体素子は微細化さ
れるため、その応答はますます速くなる。そこで、保護
素子が機能する前に内部回路の半導体素子が破壊され易
くなる。

【００２５】またこの場合には、このような保護素子
は、過大入力電圧が小さくなると応答できなくなる。こ
れは、ＰＮ接合のアバランシェ型ブレークダウン電圧の
低減が難しいためである。これに対し、先述したように
半導体装置の内部回路を構成する半導体素子が微細化さ
れ、ゲート長が縮小しゲート絶縁膜の膜厚が薄膜化する
と、半導体素子はこのような小さなパルス電圧にも充分
に応答しＥＳＤ破壊が生じ易くなる。

【００２６】本発明の目的は、上記問題を解決するため
になされたもので、最小限のパターン面積の回路構成に
より、ますます微細化する内部回路の半導体素子を静電
破壊現象から保護できるようにした半導体装置を提供す
ることにある。

【００２７】

【課題を解決するための手段】このために本発明の半導
体装置は、半導体基板上に設けられた金属端子と、前記
半導体基板の一導電型領域に形成され、かつ前記金属端
子に接続された１個以上の逆導電型の第１の拡散層と、
一定電位の電極配線に接続された１個以上の逆導電型の
第２の拡散層とを有し、前記第１の拡散層のうちの一部
をドレイン前記第２の拡散層のうちの一部をソースとし
前記電極配線に接続されるゲート電極をもつ絶縁ゲート
電界効果トランジスタと、前記第１の拡散層の他の一部
と前記第２の拡散層の他の一部とが一定の離間距離を有
して形成され、それぞれをコレクタおよびエミッタとし
前記一導電型領域をベースとして前記絶縁ゲート電界効
果トランジスタにより起動するラテラル型バイポーラト
ランジスタとを備えている。

【００２８】あるいは、本発明の半導体装置は、半導体
基板上に設けられた金属端子と、前記半導体基板の一導
電型領域内に形成され、かつ前記金属端子に接続された
逆導電型の第１の拡散層をドレインとし、一定電位の電
極配線に接続された逆導電型の第２の拡散層をソースと
し、前記電極配線に接続されるゲート電極を有する絶縁
ゲート電界効果トランジスタと、前記第２の拡散層に対
し一定の離間距離を有して形成され、かつ前記金属端子
に接続された逆導電型の第３の拡散層をコレクタとし、
前記第２の拡散層をエミッタとし、前記一導電型領域を
ベースとし、前記絶縁ゲート電界効果トランジスタによ
り起動するラテラル型バイポーラトランジスタとを備え
ている。

【００２９】さらには、前記第３の拡散層に対し一定の
離間距離を有して形成され、かつ前記電極配線に接続さ
れた一導電型の第４の拡散層と、前記第３の拡散層とで
ＰＮダイオードが構成される。

【００３０】ここで、前記第３の拡散層をドレインと
し、ＧＮＤ電位に接続された逆導電型の第５の拡散層を
ソースとし、内部回路によって電位が制御されるゲート
電極を有する出力用の別の絶縁ゲート電界効果トランジ
スタを備えている。

【００３１】あるいは、本発明の半導体装置は、半導体
基板上に設けられた金属端子と、前記半導体基板の一導
電型領域内に形成され、かつ前記金属端子に接続された
逆導電型の第１の拡散層をドレインとし、一定電位の電
極配線に接続された逆導電型の第２の拡散層をソースと
し、前記電極配線に接続されるゲート電極を有する絶縁
ゲート電界効果トランジスタと、前記第１の拡散層に対
し一定の離間距離を有して形成され、かつ前記電極配線
に接続された逆導電型の第６の拡散層をエミッタとし、
前記第１の拡散層をコレクタとし、前記一導電型領域を
ベースとし、前記絶縁ゲート電界効果トランジスタによ
り起動するラテラル型バイポーラトランジスタとを備え
ている。

【００３２】ここで、前記第１の拡散層をドレインと
し、ＧＮＤ電位に接続された逆導電型の第７の拡散層を
ソースとし、内部回路によって電位が制御されるゲート
電極を有する出力用の別の絶縁ゲート電界効果トランジ
スタを備えている。

【００３３】そして、前記金属端子が外部回路と前記半
導体基板の内部回路とを接続する入力または出力端子で
あり、前記絶縁ゲート電界効果トランジスタ、ラテラル
型バイポーラトランジスタおよびＰＮダイオードが静電
保護素子である。あるいは、金属端子には、半導体装置
の電源またはＧＮＤ電位が接続される。

【００３４】そして、このような静電保護素子を有する
半導体装置では、前記入出力端子に印加される過大入力
電圧に対し、前記絶縁ゲート電界効果トランジスタのド
レインとソース間のパンチスルーで発生する電荷により
前記ラテラル型バイポーラトランジスタが作動するよう
に設定される。

【００３５】ここで、前記絶縁ゲート電界効果トランジ
スタのゲート幅は、前記ラテラル型バイポーラトランジ
スタのベース幅より短く設定されている。

【００３６】さらに、前記絶縁ゲート電界効果トランジ
スタの実効チャネル長は、前記ラテラル型バイポーラト
ランジスタの実効ベース長より長くなるように設定され
ている。

【００３７】また、前記絶縁ゲート電界効果トランジス
タのドレインのコンタクト孔端部とソースのコンタクト
孔端部との離間距離が、前記ラテラル型バイポーラトラ
ンジスタのコレクタのコンタクト孔端部とエミッタのコ
ンタクト孔端部との離間距離より長くなるように設定さ
れている。

【００３８】ここで、前記絶縁ゲート電界効果トランジ
スタのチャネル端部と前記ラテラル型バイポーラトラン
ジスタのベース領域とが一部で接している。

【００３９】あるいは、前記絶縁ゲート電界効果トラン
ジスタのチャネル端部と前記ラテラル型バイポーラトラ
ンジスタのベース領域の一部との離間距離が８μｍ以内
である。

【００４０】または、前記絶縁ゲート電界効果トランジ
スタのチャネル端部と前記ラテラル型バイポーラトラン
ジスタのベース領域との間の少なくとも一部が、半導体
素子の構成要部で遮られていない。

【００４１】また、前記静電保護素子である絶縁ゲート
電界効果トランジスタのゲート絶縁膜の膜厚が、前記内
部回路を構成する絶縁ゲート電界効果トランジスタのゲ
ート絶縁膜の膜厚より厚くなるように設定される。

【００４２】また、本発明の半導体装置では、コレクタ
が金属端子に、エミッタが一定電位の電極配線に、ベー
スが抵抗を介して前記エミッタに接続された静電保護ト
ランジスタと、前記静電保護トランジスタを起動させる
機能を有する半導体素子とが、互いに隣接して半導体基
板上に形成されている。

【００４３】ここで、前記静電保護トランジスタはラテ
ラル型バイポーラトランジスタである。

【００４４】ここで、前記半導体素子が絶縁ゲート電界
効果トランジスタである。

【００４５】あるいは、前記半導体素子がゲートコント
ロール・ダイオードである。

【００４６】また、前記静電保護素子である前記ラテラ
ル型バイポーラトランジスタのベース領域の上部には、
層間絶縁膜層のみが形成され配線層は形成されていな
い。

【００４７】また、前記一導電型領域は前記半導体基板
に形成されたウェル層である。

【００４８】また、前記一定電位の電極配線が前記過大
入力電圧に対する放電線であり、半導体装置の搭載され
る半導体チップの周辺に配設されている。

【００４９】本発明では、先述したように端子に過大入
力電圧が印加されると、小さな寸法のトリガーＭＯＳト
ランジスタ等の半導体素子が初めに作動し、次に、この
半導体素子の駆動が引金になり静電保護トランジスタが
作動して過大入力電圧に対応した放電がなされる。

【００５０】この場合には、トリガーＭＯＳトランジス
タ等の半導体素子はＮＰＮトランジスタ等の静電保護ト
ランジスタを起動する役割を有し過大入力電圧に対する
大きな放電能力は有していない。この過大入力電圧に対
する放電は、結果として低抵抗パスとなる静電保護トラ
ンジスタを通して行われることになる。

【００５１】

【発明の実施の形態】次に、図面を参照して本発明の実
施の形態を説明する。図１乃至図３は本発明の第１の実
施の形態を説明するための図である。ここで、図１は入
出力保護部の等価回路図を示し、図２はそのパターンレ
イアウト図であり、図３は図２に記したＡ−Ｂで切断し
たところの断面図である。

【００５２】図１に示すように、入出力端子１に入出力
線２が接続されている。そして、この入出力線２は、入
力抵抗３を通して半導体装置の内部回路の入力ゲートに
接続されるようになる。

【００５３】この入出力線２には、接地配線すなわちＶ
ｓｓ電位との間に絶縁ゲート電界効果トランジスタであ
るトリガーＭＯＳトランジスタ４が接続されている。そ
して、このトリガーＭＯＳトランジスタ４のゲートはＶ
ｓｓ電位に固定される。

【００５４】また、この入出力線２には、このトリガー
ＭＯＳトランジスタ４に並列に静電保護トランジスタと
してＮＰＮトランジスタ５が接続されている。ここで、
トリガーＭＯＳトランジスタ４のバックゲート６は、後
述するウェル層あるいは半導体基板を通してＮＰＮトラ
ンジスタ５のベースに接続される。そして、このバック
ゲート６はバックゲート抵抗７を通してＶｓｓ電位に接
続される。さらに、ＮＰＮトランジスタ５のエミッタも
Ｖｓｓ電位に接続される。

【００５５】また、この入出力線２にはトリガーＭＯＳ
トランジスタ４およびＮＰＮトランジスタ５に並列にＰ
Ｎダイオード８が接続される。

【００５６】以上のようにして、入出力端子１から内部
回路に接続される入出力線２には、Ｖｓｓ電位との間に
並列して配置される入出力保護素子が形成される。これ
らの保護素子が入出力保護部を構成する。

【００５７】次に、図２に基づいて入出力保護部のパタ
ーンレイアウトを説明する。図２に示すように、入出力
パッド１１に接続する入出力配線１２が形成される。こ
こで、これらはアルミニウム金属で構成される。そし
て、この入出力配線１２の一部はコンタクト孔を通して
抵抗配線１３に接続され、さらに内部配線１４に接続さ
れている。

【００５８】この入出力配線１２は、ドレイン・コンタ
クト孔１５を通してドレイン拡散層１６に接続される。
そして、ゲート電極１７が形成されソース拡散層１８が
形成されて、トリガーＭＯＳトランジスタ４がこれらで
構成されることになる。このソース拡散層１８は、ソー
ス・コンタクト孔１９を通して接地配線２０に接続され
る。ここで、ゲート電極１７はゲート・コンタクト孔２
１を通して接地配線２０に接続されている。

【００５９】また、入出力配線１２はコレクタ・コンタ
クト孔２２を通してコレクタ拡散層２３に接続される。
同様に、ソース拡散層１８を挟むようにしてコレクタ拡
散層２３’が形成され、このコレクタ拡散層２３’もコ
レクタ・コンタクト孔２２’を通して入出力配線１２に
接続されている。このようにして、ソース拡散層１８を
エミッタ拡散層とし、並設して形成される、ベース領域
２４および２４’とコレクタ拡散層２３および２３’と
でＮＰＮトランジスタ５が構成されることになる。ここ
で、ベース領域２４あるいは２４’のベース長は、ソー
ス拡散層（エミッタ拡散層）１８とコレクタ拡散層２３
あるいは２３’との離間距離である。また、ベース幅
は、図２で示されるコレクタ拡散層２３あるいは２３’
の縦方向の幅に相当する。

【００６０】以上のようなパターンレイアウトにおい
て、トリガーＭＯＳトランジスタの寸法は小さくなるよ
うに設計される。すなわち、トリガーＭＯＳトランジス
タのゲート幅はＮＰＮトランジスタのベース幅に比べ非
常に小さくなるように設計される。例えば、ゲート幅が
ベース幅の１／５０程度になるように設定される。但
し、トリガーＭＯＳトランジスタのゲート長はＮＰＮト
ランジスタのベース長より長くなるように設計される。
そして、トリガーＭＯＳトランジスタのチャネル長がＮ
ＰＮトランジスタのベース長より長くなるように設定さ
れる。

【００６１】また、コレクタ拡散層２３に並設するダイ
オード拡散層２５が形成され、このダイオード拡散層２
５はダイオード・コンタクト孔２６を通して接地配線２
０に接続されている。

【００６２】次に、図３に基づいて図２で示した入出力
保護部の断面構造で本発明を説明する。

【００６３】図３に示すように、導電型がＮ型のシリコ
ン基板３１の表面領域に導電型がＰ型のウェル層３２が
形成される。ここで、ウェル層３２の不純物濃度は１０
¹⁶原子／ｃｍ³ 程度になるように設定される。そして、
このウェル層３２の表面に素子分離領域として選択的に
フィールド絶縁膜３３，３３ａが形成される。フィール
ド絶縁膜３３のない領域にゲート絶縁膜３５を介してゲ
ート電極１７が形成され、このゲート電極１７に自己整
合的に高濃度のヒ素不純物が導入されてドレイン拡散層
１６とソース拡散層１８が形成される。そして、層間絶
縁膜３４に設けられたドレイン・コンタクト孔１５を通
して入出力配線１２がドレイン拡散層１６に接続され、
ソース・コンタクト孔１９を通して接地配線２０がソー
ス拡散層（エミッタ拡散層）１８に接続されるようにな
る。このようにして、図１で説明したＮチャネル型のト
リガーＭＯＳトランジスタ４が構成される。

【００６４】また、高濃度のヒ素不純物でコレクタ拡散
層２３が形成される。そして、このコレクタ拡散層２３
は、コレクタ・コンタクト孔２２を通して入出力配線１
２に接続されている。このようにして、フィールド絶縁
膜３３ａ直下のウェル層をベース領域２４とし、エミッ
タ拡散層１８とコレクタ拡散層２３を有するラテラル型
バイポーラトランジスタであるＮＰＮトランジスタ５が
形成される。

【００６５】さらに、高濃度のホウ素不純物でダイオー
ド拡散層２５が形成される。このダイオード拡散層２５
はウェル層３２と導電型は同じＰ型であり、接地配線２
０に接続されている。このようにして、Ｎ⁺ 型拡散層で
あるコレクタ拡散層２３およびウェル層３２とでＰＮダ
イオード８が構成されることになる。

【００６６】このような構造において、図１で説明した
バックゲート６はトリガーＭＯＳトランジスタ４の構成
される領域のウェル層３２であり、この領域はＮＰＮト
ランジスタ５のベース領域となるフィールド絶縁膜３３
ａ直下のウェル層３２に隣接するようになる。そして、
このバックゲート６と接地電位Ｖｓｓに固定されるダイ
オード拡散層２５との間に、図３に示すようなウェル層
３２の拡散層で構成されるバックゲート抵抗７が形成さ
れることになる。

【００６７】次に、本発明の入出力保護部の動作につい
て図１、図３および図４を参照して説明する。

【００６８】図１に示す入出力端子１に正極の過大入力
電圧が印加されると、初めに、この過大入力電圧はトリ
ガーＭＯＳトランジスタ４を作動させる。

【００６９】この作動は次のようである。すなわち、図
３に示す入出力配線１２を通してドレイン拡散層１６に
電圧が印加され、ゲート絶縁膜３５直下の接合部（トリ
ガーＭＯＳトランジスタのチャネル端部）でブレークダ
ウンが起こる。このブレークダウンは多数の正孔を生成
させる。そして、この正孔はウェル層３２の電位を正極
側に上げるため、このＭＯＳトランジスタのしきい値電
圧が低下しソース拡散層１８からドレイン拡散層１６に
電子が流れるようになる。この電子の流れは、インパク
ト・アイオニゼーション（Ｉｍｐａｃｔ Ｉｏｎｉｚａ
ｔｉｏｎ）によりさらに正孔を生成するようになる。

【００７０】次に、ＮＰＮトランジスタが作動し過大入
力電圧に対する主放電がこのＮＰＮトランジスタを通し
てなされる。

【００７１】この作動は以下のようである。すなわち、
上記の正孔はバックゲートとなるウェル層３２に多量に
たまるようになる。そして、この正孔は、熱拡散でウェ
ル層３２内に拡がるようになる。ここで、その一部は、
シリコン基板３１に拡散したりソース拡散層１８を通し
て接地配線２０に流出する。なお、このソース拡散層１
８の面積が小さいと大部分はウェル層３２で電子と再結
合するか面積の大きなダイオード拡散層２５を通して接
地配線２０に流出する。

【００７２】ここで、図３に示すようにバックゲート抵
抗７の値が大きいと、ダイオード拡散層２５を通した正
孔の流出量が抑制され、ＮＰＮトランジスタ５のベース
領域となるフィールド絶縁膜３３ａ直下のウェル層３２
の電位が正極側に高くなる。そして、ＮＰＮトランジス
タ５が起動し導通状態になる。このようにして、こんど
は電子がソース拡散層（エミッタ拡散層）１８からベー
ス領域に注入されコレクタ拡散層２３に流入するように
なる。この場合にも、電子のＩｍｐａｃｔ Ｉｏｎｉｚ
ａｔｉｏｎにより正孔が生成されベース領域が更に正電
位になる。このように正帰還がかかること、およびこの
ＮＰＮトランジスタ５はトリガーＭＯＳトランジスタ４
に比べ非常に大きな寸法で設計されているため、大きな
サージ電流はこのＮＰＮトランジスタ５を通して流れ
る。このようにして、過大入力電圧に対応する放電はほ
とんどこのＮＰＮトランジスタを通してなされる。

【００７３】なお、このようなサージ電流は低抵抗パス
を選択して流れる。このため、トリガーＭＯＳトランジ
スタの単位チャネル幅あたりの抵抗が、ＮＰＮトランジ
スタの単位ベース幅あたりの抵抗より高くなるように設
定されることが望ましい。そこで、先述したように、ト
リガーＭＯＳトランジスタのチャネル長がＮＰＮトラン
ジスタのベース長より長くなるように設定される。更に
は、トリガーＭＯＳトランジスタのドレインのコンタク
ト孔端部からソースのコンタクト孔端部までの距離が、
ＮＰＮトランジスタのコレクタのコンタクト孔端部から
エミッタのコンタクト孔端部までの距離より長くなるよ
うに設定される。すなわち、トリガーＭＯＳトランジス
タのドレインとソースとの実効的な電極配線間距離が、
ＮＰＮトランジスタのコレクタとエミッタとの実効的な
電極配線間距離より長くなるように設定される。

【００７４】上記サージ電流の様子を図４で説明する。
図４は、図３に示した入出力配線１２にサージ発生器で
生成した高電圧パルスを印加した後、トリガーＭＯＳト
ランジスタ４とＮＰＮトランジスタ５の動作を光エミッ
ション顕微鏡でモニターして得られたグラフである。こ
こで、このパルスのピーク電圧は２０Ｖである。なお、
ドレイン拡散層１６とウェル層３２との間の接合耐圧は
１４Ｖ程度である。

【００７５】この図４の横軸はパルス印加後の時間であ
り、縦軸はトリガーＭＯＳトランジスタあるいはＮＰＮ
トランジスタ部より検出される光子数である。図４に示
すように、高電圧パルス印加後、初めにトリガーＭＯＳ
トランジスタが作動し、約８ｎｓｅｃで動作電流はピー
クに達しそれ以降は減少する。一方で、ＮＰＮトランジ
スタの動作はトリガーＭＯＳトランジスタより少し遅れ
て始まり、パルス印加後１０ｎｓｅｃを経過してその動
作電流は急増する。そして、約１５ｎｓｅｃでその動作
はピークに達しそれ以降は減少するようになる。

【００７６】このように、本発明の構成では、正極の高
電圧パルスが入出力端子に印加されると、初めにトリガ
ーＭＯＳトランジスタが作動し、これが引きがねとなっ
てＮＰＮトランジスタを起動させ、そして、ＮＰＮトラ
ンジスタが作動し静電気放電がなされるようになる。

【００７７】また、本発明者はＮＰＮトランジスタとこ
れを起動させるトリガーＭＯＳトランジスタとの離間距
離を変えて図４と同様のことを調べた。その結果、上記
ブレークダウンおよびトリガーＭＯＳトランジスタの動
作で生成される正孔で作動するようになるＮＰＮトラン
ジスタの離間距離は、０．８μｍ／ｎｓｅｃで拡がって
いくことが確認された。

【００７８】通常のＥＳＤパルス（高電圧パルス）の立
ち上がり時間を考慮すると、ＮＰＮトランジスタが起動
するまでの時間は１０ｎｓｅｃ以下である必要がある。
このことと上記の離間距離の拡がり速度を勘案すると、
トリガーＭＯＳトランジスタとＮＰＮトランジスタの離
間距離は０．８μｍ／ｎｓｅｃ×１０ｎｓｅｃ＝８μｍ
以下に設定されるのがよい。

【００７９】また、入出力端子１に負極の過大入力電圧
が印加される場合には、ＰＮダイオード８に順方向のサ
ージ電流が流れ、このＰＮダイオード８を通して静電気
放電がなされる。

【００８０】本発明では、先述したように入出力端子に
過大入力電圧が印加されると、小さな寸法のトリガーＭ
ＯＳトランジスタが初めに作動し、次に、ＮＰＮトラン
ジスタが作動して放電がなされる。この場合には、トリ
ガーＭＯＳトランジスタはＮＰＮトランジスタを起動す
る役割を有するのみで過大入力電圧に対する放電の能力
は有していない。この過大入力電圧に対する放電は低抵
抗パスとなるＮＰＮトランジスタを通して行われる。

【００８１】このために、本発明では、第１の従来例の
場合に多発したＭＯＳトランジスタのゲート絶縁膜破壊
は発生しなくなる。これは、トリガーＭＯＳトランジス
タのゲート絶縁膜に電圧印加される時間が一瞬であり、
ゲート絶縁膜中にたまる正孔が僅少であるからである。

【００８２】さらに、図５に基づいて本発明の他の効果
を説明する。図５は正極での静電気放電の場合のブレー
クダウン特性を示す。ここで、横軸がパルスの印加電圧
であり、縦軸がその時の電流である。本発明の場合に
は、保護素子のフレークダウンは、従来の技術すなわち
第２の従来例の場合に比べ印加電圧が小さいところで生
じる。そして、内部回路を構成する半導体素子のゲート
絶縁膜の絶縁耐圧よりも小さくできる。このため、第２
の従来例でみられたようなことはなく、本発明の場合に
は保護素子により内部半導体素子が完全に保護されるこ
とになる。

【００８３】なお、本発明者は、特開平７−２０１２６
号公報で、半導体装置の出力トランジスタおよび内部回
路をＥＳＤ破壊から保護する技術を開示した。この場合
の入出力保護素子はバイポーラトランジスタである。そ
して、出力トランジスタの実効チャネル長がバイポーラ
トランジスタの実効ベース長より長くなるように設定さ
れている。本発明は上記の半導体保護技術をさらに発展
させたものであり、上記の公開公報に記載の技術に本発
明が付加されるとその効果はより顕著なものになること
に言及しておく。

【００８４】次に、本発明の第２の実施の形態を図６と
図７に基づいて説明する。ここで、図６は入出力保護部
の等価回路図と入力回路図を示し、図７は図３において
示したのと同様な断面図である。

【００８５】図６に示すように、入出力端子１に入出力
線２が接続されている。そして、この入出力線２は、入
力抵抗３を通して半導体装置の内部回路の入力ゲートに
接続されるようになる。すなわち、Ｐチャネル型ＭＯＳ
トランジスタ４１とＮチャネル型ＭＯＳトランジスタ４
２とで構成されるインバータのゲートに接続されてい
る。そして、その出力線４３が他の内部回路に接続され
ている。

【００８６】この入出力線２には、接地線すなわちＶｓ
ｓ電位との間にトリガーＭＯＳトランジスタ４が接続さ
れている。そして、このトリガーＭＯＳトランジスタ４
のゲートはＶｓｓ電位に固定されている。

【００８７】また、この入出力線２には、このトリガー
ＭＯＳトランジスタ４に並列にＮＰＮトランジスタ５が
接続されている。ここで、トリガーＭＯＳトランジスタ
４のバックゲート６は、後述するウェル層を通してＮＰ
Ｎトランジスタ５のベースに接続される。そして、この
バックゲート６はバックゲート抵抗７を通してＶｓｓ電
位に接続される。さらに、ＮＰＮトランジスタ５のエミ
ッタもＶｓｓ電位に接続される。また、トリガーＭＯＳ
トランジスタ４のドレインおよびソースとＮＰＮトラン
ジスタのエミッタには寄生抵抗４４が形成される。

【００８８】この場合の断面構造は、第１の実施の形態
と同様に、図７に示すように導電型がＮ型のシリコン基
板３１の表面領域に導電型がＰ型のウェル層３２が形成
される。そして、このウェル層３２の表面に素子分離領
域として選択的にフィールド絶縁膜３３が形成される。
フィールド絶縁膜３３のない領域にゲート絶縁膜３５ａ
を介してゲート電極１７が形成され、高濃度のヒ素不純
物が導入されてドレイン拡散層１６とソース拡散層１８
が形成される。

【００８９】次に、層間絶縁膜３４に設けられたコンタ
クト孔を通して入出力配線１２がドレイン拡散層１６に
接続される。さらに、接地配線２０がソース拡散層１８
に接続されるようになる。このようにして、Ｎチャネル
型のトリガーＭＯＳトランジスタ４が構成される。

【００９０】また、高濃度のヒ素不純物でコレクタ拡散
層２３が形成され、このコレクタ拡散層２３の表面のみ
にシリサイド層５１が形成される。そして、このシリサ
イド層５１は入出力配線１２に接続されている。このよ
うにして、フィールド絶縁膜３３ａ直下のウェル層をベ
ース領域とし、エミッタ拡散層１８とコレクタ拡散層２
３を有するラテラル型バイポーラトランジスタであるＮ
ＰＮトランジスタが形成される。

【００９１】更に、先述したインバータを構成するＰチ
ャネル型ＭＯＳトランジスタ４１がシリコン基板の表面
に形成されている。すなわち、シリコン基板３１の表面
に入力用ゲート絶縁膜５２を介して入力用ゲート電極５
３が形成され、高濃度のホウ素不純物を含む入力用ソー
ス拡散層５４と入力用ドレイン拡散層５５とが形成され
る。そして、この入力用ソース拡散層５４はコンタクト
孔を通して電源配線５６に接続され、入力用ドレイン拡
散層５５は出力配線５７に接続される。

【００９２】このような構成において、トリガーＭＯＳ
トランジスタのゲート絶縁膜３５ａの膜厚は、入力ゲー
トを構成する入力用ゲート絶縁膜５２の膜厚より厚くな
るように設定される。このようにして、過大入力電圧の
印加に対しトリガーＭＯＳトランジスタはゲート絶縁破
壊から完全に保護されるようになる。

【００９３】この第２の実施の形態の場合では、コレク
タ拡散層２３部での寄生抵抗が著しく低減されるため、
ＮＰＮトランジスタは、内部半導体素子すなわちこの場
合インバータよりも過大入力電圧の印加に対し速く応答
することが保証されるようになる。そして、本発明の入
出力保護回路の機能が完全に保証される。

【００９４】次に、本発明の第３の実施の形態について
図８に基づいて説明する。この第３の実施の形態は、上
記のトリガーＭＯＳトランジスタのゲート絶縁膜をさら
に厚くする例である。ここで、図８は、図３で示したの
と同様の入出力保護部の断面図である。

【００９５】図８に示すように、Ｎ型のシリコン基板３
１の表面領域に導電型がＰ型のウェル層３２が形成され
る。ここで、ウェル層３２の不純物の濃度は１０¹⁵原子
／ｃｍ³ 程度に設定される。そして、このウェル層３２
の表面に選択的にフィールド絶縁膜３３、３３ａおよび
３３ｂが形成される。そして、フィールド絶縁膜３３ｂ
を介してゲート電極１７が形成され、このゲート電極１
７に自己整合的に高濃度のヒ素不純物が導入されてドレ
イン拡散層１６とソース拡散層１８が形成される。

【００９６】以後は、図３で説明したのと同様である。
すなわち、層間絶縁膜３４に設けられたコンタクト孔を
通して入出力配線１２がドレイン拡散層１６に接続さ
れ、接地配線２０がソース拡散層１８に接続されるよう
になる。このようにして、Ｎチャネル型のトリガーＭＯ
Ｓトランジスタ４が構成される。

【００９７】また、高濃度のヒ素不純物でコレクタ拡散
層２３が形成される。そして、このコレクタ拡散層２３
は入出力配線１２に接続されている。このようにして、
フィールド絶縁膜３３ａ直下のウェル層をベース領域と
し、エミッタ拡散層１８とコレクタ拡散層２３を有する
ラテラル型バイポーラトランジスタであるＮＰＮトラン
ジスタが形成される。

【００９８】さらに、高濃度のホウ素不純物でダイオー
ド拡散層２５が形成される。このダイオード拡散層２５
はウェル層３２と導電型は同じＰ型であり、接地配線２
０に接続されている。このようにして、Ｎ⁺ 型拡散層で
あるコレクタ拡散層２３およびウェル層３２とでＰＮダ
イオード８が構成されることになる。

【００９９】この場合には、トリガーＭＯＳトランジス
タのゲート絶縁膜はフィールド絶縁膜３３ｂで構成され
る。そして、この場合の膜厚は２００ｎｍ程度に設定さ
れるために、過大入力電圧が異常に高い場合でも先述し
たゲート絶縁膜の絶縁破壊は防止されるようになる。

【０１００】なお、この場合には、ゲート電極１７はＶ
ｓｓ電位でなく入出力線２に接続されてもよい。

【０１０１】次に、本発明の第４の実施の形態を図９に
基づいて説明する。図９は、入出力保護部の別のパター
ンレイアウト例である。この例では、図２で説明した場
合よりもトリガーＭＯＳトランジスタはＮＰＮトランジ
スタをさらに効率的に起動させるようになる。

【０１０２】図９に示すように、入出力パッド６１に接
続する入出力配線６２が形成される。ここで、これらは
アルミニウム合金で構成される。そして、この入出力配
線６２の一部は、図２で説明したように内部配線（図示
されず）に接続されているものとする。

【０１０３】この入出力配線６２は、ドレイン・コンタ
クト孔６３，６３ａ，６３ｂを通してそれぞれドレイン
拡散層６４，６４ａ，６４ｂに接続される。そして、ゲ
ート電極６５が形成され、このゲート電極６５を挟んで
上記ドレイン拡散層に対向する位置にそれぞれソース拡
散層６６，６６ａ，６６ｂが形成される。そして、３個
のトリガーＭＯＳトランジスタがこれらで構成されるこ
とになる。このソース拡散層６６，６６ａ，６６ｂは、
ソース・コンタクト孔６７，６７ａ，６７ｂを通して接
地配線６８に接続される。ここで、ゲート電極６５はゲ
ート・コンタクト孔６９を通して接地配線６８に接続さ
れている。

【０１０４】以上の構成において、ＮＰＮトランジスタ
は、ドレイン拡散層６４をコレクタ拡散層とし、ソース
拡散層６６ａ，６６ｂをエミッタ拡散層とし、ベース領
域７０，７０ａを有して構成される。さらに、ドレイン
拡散層６４ａ，６４ｂをコレクタ拡散層とし、ソース拡
散層６６をエミッタ拡散層とし、ベース領域７０ｂ，７
０ｃを有する別のＮＰＮトランジスタが構成されること
になる。

【０１０５】この第４の実施の形態では、正孔の生成さ
れる領域（トリガーＭＯＳトランジスタのチャネル端
部）とベース領域が隣接する。このため、先述したトリ
ガーＭＯＳトランジスタ領域で形成された正孔は効率よ
くＮＰＮトランジスタのベース領域に注入されるように
なる。そして、図２で説明した場合よりＮＰＮトランジ
スタの作動が速くなり、保護能力がさらに向上するよう
になる。

【０１０６】次に、本発明の第５の実施の形態を図１０
乃至図１２に基づいて説明する。ここで、図１０は出力
保護部の等価回路図と出力回路図を示す。そして、図１
１および図１２は上記回路部のパターンレイアウト例で
ある。

【０１０７】図１０に示すように、入出力端子１に入出
力線２が接続されている。そして、この入出力線２は、
半導体装置からのデータを出力するための出力ＭＯＳト
ランジスタ７１のドレインに接続されている。ここで、
この出力ＭＯＳトランジスタ７１は大きな寸法を有し、
駆動能力の大きなＮチャネル型のＭＯＳトランジスタで
構成されている。そして、出力ＭＯＳトランジスタ７１
のゲートは内部回路に接続され、そのソースはＶｓｓ電
位に接続されるようになる。

【０１０８】また、この入出力線２には、一定電位に設
定された共通放電線との間にトリガーＭＯＳトランジス
タ４が接続されている。そして、このトリガーＭＯＳト
ランジスタ４のゲートは共通放電線の電位に固定されて
いる。

【０１０９】また、この入出力線２には、このトリガー
ＭＯＳトランジスタ４に並列にＮＰＮトランジスタ５が
接続されている。ここで、トリガーＭＯＳトランジスタ
４のバックゲート６はＮＰＮトランジスタ５のベースに
接続される。そして、このバックゲート６はバックゲー
ト抵抗７を通して共通放電線に接続される。さらに、Ｎ
ＰＮトランジスタ５のエミッタも共通放電線に接続され
る。

【０１１０】このような出力保護部と出力回路部の１つ
のパターンレイアウトを説明する。図１１に示すよう
に、入出力パッド７２に接続する入出力配線７３が形成
される。この入出力配線７３は、ドレイン・コンタクト
孔７４を通してドレイン拡散層７５に接続される。そし
て、ゲート電極７６が形成され、このゲート電極７６を
挟んで上記ドレイン拡散層７５に対向する位置にソース
拡散層７７が形成される。そして、１個のトリガーＭＯ
Ｓトランジスタが構成されることになる。このソース拡
散層７７は、ソース・コンタクト孔７８を通して共通放
電線７９に接続される。ここで、ゲート電極７６はゲー
ト・コンタクト孔８０を通して共通放電線７９に接続さ
れている。

【０１１１】また、入出力配線７３はドレイン・コンタ
クト孔８１を通して出力ＭＯＳトランジスタのドレイン
拡散層８２に接続される。そして、出力ＭＯＳトランジ
スタのゲート電極８３はゲート・コンタクト孔８４を通
して内部回路配線８５に接続される。そして、出力ＭＯ
Ｓトランジスタのソース拡散層８６はソース・コンタク
ト孔８７を通して接地配線８８に接続される。

【０１１２】さらに、以上の構成において、ＮＰＮトラ
ンジスタは、出力ＭＯＳトランジスタのドレイン拡散層
８２をコレクタ拡散層とし、トリガーＭＯＳトランジス
タのソース拡散層７７をエミッタ拡散層とし、ベース領
域８９を有して構成されるようになる。

【０１１３】通常、出力ＭＯＳトランジスタは入出力パ
ッド７２を通して外部回路に接続されるため、その駆動
能力を大きくすることが必要になりその寸法は非常に増
大する。そして、出力ＭＯＳトランジスタのゲート絶縁
膜の占める面積は増大し先述した絶縁破壊が特に生じや
すくなる。

【０１１４】そこで、この出力ＭＯＳトランジスタの近
傍にトリガーＭＯＳトランジスタ付きのＮＰＮトランジ
スタが保護回路として形成されると、上記絶縁破壊によ
る出力ＭＯＳトランジスタの破壊は皆無になる。

【０１１５】また、従来の技術でトリガーＭＯＳトラン
ジスタのない場合には、このような絶縁破壊を防止する
ために、ドレイン拡散層８２の面積を必要以上に増加さ
せ寄生容量と寄生抵抗を増大させる方法がとられてい
た。このために、データ出力の高速化が難しかった。こ
こで、トリガーＭＯＳトランジスタ付きのＮＰＮトラン
ジスタが保護回路として形成されると、上述したような
ドレイン拡散層８２は最小限にすることが可能になり、
半導体装置の高速化がさらに促進されるようになる。

【０１１６】次に、別のパターンレイアウトを図１２で
説明する。図１２に示すように、入出力パッド７２と入
出力配線７３が形成される。この入出力配線７３は、ド
レイン・コンタクト孔８１ａを通してドレイン拡散層８
２ａに接続される。このドレイン拡散層８２ａはトリガ
ーＭＯＳトランジスタおよび出力ＭＯＳトランジスタの
共通するドレイン拡散層となる。そして、ゲート電極７
６が形成され、このゲート電極７６を挟んで上記ドレイ
ン拡散層８２ａに対向する位置にソース拡散層７５ａが
形成される。そして、１個のトリガーＭＯＳトランジス
タが構成されることになる。ここで、このソース拡散層
７５ａは、ソース・コンタクト孔７４ａを通して共通放
電線７９に接続され、ゲート電極７６もゲート・コンタ
クト孔８０を通して共通放電線７９に接続されている。

【０１１７】そして、出力ＭＯＳトランジスタのゲート
電極８３はゲート・コンタクト孔８４を通して内部回路
配線８５に接続される。また、このゲート電極８３を挟
んでドレイン拡散層８２ａに対向する位置に出力ＭＯＳ
トランジスタのソース拡散層８６が形成され、さらに、
ソース・コンタクト孔８７を通して接地配線８８に接続
される。

【０１１８】さらに、ドレイン拡散層８２ａに並行に孤
立するエミッタ拡散層７７ａが形成され、エミッタ・コ
ンタクト孔７８ａを通して共通放電線７９に接続され
る。そして、ＮＰＮトランジスタは、トリガーＭＯＳト
ランジスタおよび出力ＭＯＳトランジスタのドレイン拡
散層８２ａをコレクタ拡散層とし、エミッタ拡散層７７
ａとベース領域８９ａを有して構成されるようになる。

【０１１９】この場合には、トリガーＭＯＳトランジス
タのドレイン拡散層８２ａがそのままＮＰＮトランジス
タのコレクタ拡散層となる。このために、ＮＰＮトラン
ジスタが作動するとトリガーＭＯＳトランジスタの動作
は即停止するようになる。そして、トリガーＭＯＳトラ
ンジスタへの過大入力電圧の負荷が軽減されるようにな
る。

【０１２０】次に、本発明の入出力保護の半導体チップ
での配設の例について、図１３に基づいて説明する。図
１３（ａ）は半導体チップの平面図であり、図１３
（ｂ）は入出力保護部の等価回路である。図１３（ａ）
に示すように、入出力保護部９３が半導体チップ９１の
周辺に所定の数だけ配線される。ここで、入出力保護部
９３では、トリガーＭＯＳトランジスタ４、ＮＰＮトラ
ンジスタ５およびＰＮダイオード８が互いに並列になる
ように、入出力端子１と共通放電線９２とに接続され
る。そして、この入出力端子１から内部回路に接続する
配線が形成される。

【０１２１】この共通放電線９２は、図１３（ａ）に示
すように、半導体チップ９１のスクライブ線に沿って設
けられる。そして、この共通放電線９２は一定電位に固
定される。例えば、この共通放電線９２はアルミニウム
金属で形成され、スクライブ線の領域でシリコン基板に
接続される。ここで、シリコン基板の電位は半導体チッ
プに搭載される半導体装置に依存するが、一般に固定し
た電位に保持されている。半導体装置がスタティック・
ランダム・アクセス・メモリー（ＳＲＡＭ）の場合には
シリコン基板電位は接地電位に固定され、ダイナミック
・ランダム・アクセス・メモリー（ＤＲＡＭ）の場合に
は、負極の一定電位に固定される。この場合には、一般
に導電型がＰ型のシリコン基板が用いられる。

【０１２２】このような共通放電線９２の配設にする
と、過大入力電圧が入出力端子に印加されても、その過
大入力電圧に対応するサージ電流は入出力保護部を通っ
て共通放電線９２に流れるため内部回路に対し影響しな
くなる。

【０１２３】以上の本発明の実施の形態では、トリガー
ＭＯＳトランジスタがＮチャネル型の場合について説明
されている。このトリガーＭＯＳトランジスタはＮチャ
ネル型に限定されるものでなく、Ｐチャネル型の場合で
も同様に形成できることに言及しておく。この場合に
は、導電型を逆にして設計していけばよい。また、この
場合には先述した正孔に代って電子が正孔と同様の働き
をするようになる。

【０１２４】また、この実施の形態では、入出力保護部
が入出力端子に形成され、半導体装置の内部回路が保護
される場合について説明された。本発明の効果は、これ
に限定されるものでなく、半導体装置の電源用あるいは
ＧＮＤ用の端子に接続し使用され場合でも同様である。
先述したように、半導体装置を構成する半導体素子が微
細化し寄生抵抗あるいは寄生容量が全般に低減してくる
と、電源あるいはＧＮＤ用端子への本発明の適用の効果
はより顕著になってくる。また、この場合は、内部回路
を構成する半導体素子のラッチアップを防止する効果も
有する。

【０１２５】また、実施の形態では入出力端子に過大入
力電圧が印加された時、トリガーＭＯＳトランジスタの
起動がゲート絶縁膜直下のＰＮ接合部（トリガーＭＯＳ
トランジスタのチャネル端部）のブレークダウンによる
場合について説明されている。本発明はこのような機構
に限定されない。本発明では、トリガーＭＯＳトランジ
スタのソースとドレイン間のパンチスルーで生成される
正孔が上記の起動の役割を有するようにしてもよい。こ
の場合には、パンチスルー電圧はゲート電極長で簡単に
制御される。このため、パンチスルー電圧の低減はきわ
めて簡単になり、半導体装置の低電圧化への対応はさら
に容易になる。

【０１２６】また、本発明の実施の形態ではトリガーＭ
ＯＳトランジスタがＮＰＮトランジスタを起動させる場
合について説明された。しかし、この起動させる半導体
素子はＭＯＳトランジスタに限定されるものでない。そ
の他、多数キャリアを生成させるものであればよい。例
えば、トリガーＭＯＳトランジスタの代りにゲートコン
トロール・ダイオードのような素子でも同様の効果を生
じさせる。但し、この場合には、パンチスルー動作を利
用する低電圧化対応は難しい。

【０１２７】なお、トリガーＭＯＳトランジスタとＮＰ
Ｎトランジスタのレイアウトでは、図２あるいは図９で
説明したものに限定されることはない。互いに近接する
領域に配設されればよい。このような場合に、多数キャ
リアを生成する半導体素子とＮＰＮトランジスタとの間
に、他の半導体素子の構成要部たとえばゲート部、コン
タクト部あるいは拡散層部の無い方がよい。

【０１２８】最後に、本発明の実施の形態ではウェル層
が用いられているが、これは必ずしも必要なことではな
い。本発明の静電保護素子はそのままシリコン基板上に
形成されてもよいことに言及しておく。

【０１２９】

【発明の効果】本発明の入出力保護部では、端子と共通
放電線との間に、トリガーＭＯＳトランジスタ等の半導
体素子とＮＰＮトランジスタ等の静電保護トランジスタ
とが互いに並列に接続される。この場合に、トリガーＭ
ＯＳトランジスタのドレインとＮＰＮトランジスタのコ
レクタとが上記端子に接続され、トリガーＭＯＳトラン
ジスタのゲートとソース、ＮＰＮトランジスタのエミッ
タが共通放電線に接続される。

【０１３０】また、トリガーＭＯＳトランジスタのバッ
クゲートはＮＰＮトランジスタのベースに接続され寄生
抵抗を通して共通放電線に接続される。

【０１３１】ここで、トリガーＭＯＳトランジスタの寸
法は、ＮＰＮトランジスタのそれより小さくなるように
設定される。例えば、ゲート幅はベース幅の１／１０以
下になるように設計される。

【０１３２】このようにすることで、過大入力電圧が端
子に印加される場合に、初めに寸法の小さいトリガーＭ
ＯＳトランジスタ等の半導体素子が作動し、続いて、こ
の半導体素子がＮＰＮトランジスタ等の静電保護トラン
ジスタを起動するようになる。そして、過大入力電圧に
対応するサージ電流は、放電に対して耐性の高いＮＰＮ
トランジスタ等の静電保護トランジスタを通って共通放
電線に放出される。

【０１３３】このような構成のために、従来の技術でみ
られた静電保護トランジスタのゲート絶縁膜の絶縁破壊
の問題は解決される。更に、過大入力電圧が入出力保護
部より速く内部回路の半導体素子を作動させることは防
止されるようになる。また、本発明の入出力保護部は少
量の静電気に対しても充分に応答する。これ等のため
に、微細化された内部回路を構成する半導体素子でも静
電破壊から完全に保護できるようになる。

【０１３４】さらに、本発明の構成では、静電保護素子
が低電圧でも容易に作動するようになるため、半導体装
置の低電圧化も容易にする。

【０１３５】また、出力ＭＯＳトランジスタの近傍に本
発明の出力保護部が形成されると、データ出力の速度は
向上し、半導体装置の高速化がさらに容易に促進される
ようになる。

【０１３６】このようにして、本発明は、今後さらに多
発が予想されるＥＳＤ破壊からの半導体装置の保護を確
実にし、超高集積化あるいは超高速化する半導体装置の
実現を促進する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の入出力保護部の等
価回路図である。

【図２】上記第１の実施の形態での入出力保護部のパタ
ーンレイアウト図である。

【図３】上記第１の実施の形態での入出力保護部の断面
図である。

【図４】本発明の入出力保護部の動作を説明するための
動作図である。

【図５】本発明の効果を説明するためのグラフである。

【図６】本発明の第２の実施の形態の入出力保護部の等
価回路図である。

【図７】上記第２の実施の形態での入出力保護部の断面
図である。

【図８】本発明の第３の実施の形態の入出力保護部の断
面図である。

【図９】本発明の第４の実施の形態の入出力保護部のパ
ターンレイアウト図である。

【図１０】本発明の第５の実施の形態の出力保護部の等
価回路図である。

【図１１】上記第５の実施の形態での出力保護部の１パ
ターンレイアウト図である。

【図１２】上記第５の実施の形態での出力保護部の別の
パターンレイアウト図である。

【図１３】本発明の入出力保護部の半導体チップ上での
レイアウト図である。

【図１４】従来の技術を説明するための入出力保護部の
等価回路図と断面図である。

【図１５】別の従来の技術を説明するための入出力保護
部の等価回路図である。

【符号の説明】

１ 入出力端子 ２ 入出力線 ３ 入力抵抗 ４ トリガーＭＯＳトランジスタ ５ ＮＰＮトランジスタ ６ バックゲート ７ バックゲート抵抗 ８ ＰＮダイオード １１，６１，７２ 入出力パッド １２，６２，７３ 入出力配線 １３ 抵抗配線 １４ 入力配線 １５，６３，６３ａ，６３ｂ ドレイン・コンタクト
孔 １６，６４，６４ａ，６４ｂ ドレイン拡散層 １７，６５，７６，８３，１０７ ゲート電極 １８，６６，６６ａ，６６ｂ ソース拡散層 １９，６７，６７ａ，６７ｂ ソース・コンタクト孔 ２０，６８，８８ 接地配線 ２１，６９，８０，８４ ゲート・コンタクト孔 ２２，２２’ コレクタ・コンタクト孔 ２３，２３’ コレクタ拡散層 ２４，２４’７０，７０ａ，７０ｂ，７０ｃ ベース
領域 ２５ ダイオード拡散層 ２６ ダイオード・コンタクト孔 ３１，１０５ シリコン基板 ３２ ウェル層 ３３，３３ａ，３３ｂ フィールド絶縁膜 ３４ 層間絶縁膜 ３５，３５ａ ゲート絶縁膜 ４１ Ｐチャネル型ＭＯＳトランジスタ ４２ Ｎチャネル型ＭＯＳトランジスタ ４３ 出力線 ４４ 寄生抵抗 ５２ 入力用ゲート絶縁膜 ５３ 入力用ゲート電極 ５４ 入力用ソース拡散層 ５５ 入力用ドレイン拡散層 ５６ 電源配線 ５７ 出力配線 ７１ 出力ＭＯＳトランジスタ ７４，８１，８１ａ ドレイン・コンタクト孔 ７５，８２，８２ａ ドレイン拡散層 ７５ａ，７７，８６ ソース拡散層 ７４ａ，７８，８７ ソース・コンタクト孔 ７７ａ エミッタ拡散層 ７８ａ エミッタ・コンタクト孔 ７９，９２ 共通放電線 ８５ 内部回路配線 ９１ 半導体チップ ９３ 入出力保護部 １０１，２０１ 入力端子 １０２ 入力配線 １０３ 入力保護用ＮチャネルＭＯＳトランジスタ １０４ 寄生ＮＰＮトランジスタ １０５ 半導体基板 １０６ ドレイン用Ｎ⁺ 拡散層 １０８ ソース用Ｎ⁺ 拡散層 ２０２ 抵抗配線 ２０３ 入力保護用ＰＮダイオード ２０４ ＮＰＮトランジスタ

フロントページの続き (56)参考文献 特開 昭62−35663（ＪＰ，Ａ) 特開 昭63−202056（ＪＰ，Ａ) 特開 平５−267586（ＪＰ，Ａ) 特開 平５−121670（ＪＰ，Ａ) 特開 平７−202126（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/088 - 27/092 H01L 27/04

Claims (23)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に設けられた金属端子と、
   前記半導体基板の一導電型領域に形成され、かつ前記金
   属端子に接続された１個以上の逆導電型の第１の拡散層
   と、一定電位の電極配線に接続された１個以上の逆導電
   型の第２の拡散層とを有し、前記第１の拡散層のうちの
   一部をドレイン前記第２の拡散層のうちの一部をソース
   とし前記電極配線に接続されるゲート電極をもつ絶縁ゲ
   ート電界効果トランジスタと、前記第１の拡散層の他の
   一部と前記第２の拡散層の他の一部とが一定の離間距離
   を有して形成され、前記第１の拡散層の他の一部をコレ
   クタとし前記第２の拡散層の他の一部をエミッタとし前
   記一導電型領域をベースとして前記絶縁ゲート電界効果
   トランジスタにより起動するラテラル型バイポーラトラ
   ンジスタと、を備えていることを特徴とする半導体装
   置。
2. 【請求項２】 半導体基板上に設けられた金属端子と、
   前記半導体基板の一導電型領域内に形成され、かつ前記
   金属端子に接続された逆導電型の第１の拡散層をドレイ
   ンとし、一定電位の電極配線に接続された逆導電型の第
   ２の拡散層をソースとし、前記電極配線に接続されるゲ
   ート電極を有する絶縁ゲート電界効果トランジスタと、
   前記第２の拡散層に対し一定の離間距離を有して形成さ
   れ、かつ前記金属端子に接続された逆導電型の第３の拡
   散層をコレクタとし、前記第２の拡散層をエミッタと
   し、前記一導電型領域をベースとし、前記絶縁ゲート電
   界効果トランジスタにより起動するラテラル型バイポー
   ラトランジスタとを備えていることを特徴とする半導体
   装置。
3. 【請求項３】 前記第３の拡散層に対し一定の離間距離
   を有して形成され、かつ前記電極配線に接続された一導
   電型の第４の拡散層と、前記第３の拡散層とでＰＮダイ
   オードが構成されることを特徴とする請求項２記載の半
   導体装置。
4. 【請求項４】 前記第３の拡散層をドレインとし、ＧＮ
   Ｄ電位に接続された逆導電型の第５の拡散層をソースと
   し、内部回路によって電位が制御されるゲート電極を有
   する出力用の別の絶縁ゲート電界効果トランジスタを備
   えていることを特徴とする請求項２記載の半導体装置。
5. 【請求項５】 半導体基板上に設けられた金属端子と、
   前記半導体基板の一導電型領域内に形成され、かつ前記
   金属端子に接続された逆導電型の第１の拡散層をドレイ
   ンとし、一定電位の電極配線に接続された逆導電型の第
   ２の拡散層をソースとし、前記電極配線に接続されるゲ
   ート電極を有する絶縁ゲート電界効果トランジスタと、
   前記第１の拡散層に対し一定の離間距離を有して形成さ
   れ、かつ前記電極配線に接続された逆導電型の第６の拡
   散層をエミッタとし、前記第１の拡散層をコレクタと
   し、前記一導電型領域をベースとし、前記絶縁ゲート電
   界効果トランジスタにより起動するラテラル型バイポー
   ラトランジスタとを備えていることを特徴とする半導体
   装置。
6. 【請求項６】 前記第１の拡散層をドレインとし、ＧＮ
   Ｄ電位に接続された逆導電型の第７の拡散層をソースと
   し、内部回路によって電位が制御されるゲート電極を有
   する出力用の別の絶縁ゲート電界効果トランジスタを備
   えていることを特徴とする請求項５記載の半導体装置。
7. 【請求項７】 前記金属端子が外部回路と前記半導体基
   板の内部回路とを接続する入力端子あるいは出力端子で
   あり、前記絶縁ゲート電界効果トランジスタ、ラテラル
   型バイポーラトランジスタおよびＰＮダイオードが静電
   保護素子であることを特徴とする請求項１から請求項６
   のうち１つの請求項に記載の半導体装置。
8. 【請求項８】 前記金属端子が半導体装置の電源あるい
   はＧＮＤ電位に接続され、前記絶縁ゲート電界効果トラ
   ンジスタ、ラテラル型バイポーラトランジスタおよびＰ
   Ｎダイオードが静電保護素子であることを特徴とする請
   求項１から請求項６のうち１つの請求項に記載の半導体
   装置。
9. 【請求項９】 前記金属端子に印加される過大入力電圧
   に対し、前記絶縁ゲート電界効果トランジスタのドレイ
   ンとソース間のパンチスルーで発生する電荷により前記
   ラテラル型バイポーラトランジスタが作動することを特
   徴とする請求項７または請求項８記載の半導体装置。
10. 【請求項１０】 前記絶縁ゲート電界効果トランジスタ
    のゲート幅は、前記ラテラル型バイポーラトランジスタ
    のベース幅より短く設定されていることを特徴とする請
    求項７または請求項８記載の半導体装置。
11. 【請求項１１】 前記絶縁ゲート電界効果トランジスタ
    のチャネル長は、前記ラテラル型バイポーラトランジス
    タのベース長より長いことを特徴とする請求項７または
    請求項８記載の半導体装置。
12. 【請求項１２】 前記絶縁ゲート電界効果トランジスタ
    のドレインのコンタクト孔端部とソースのコンタクト孔
    端部との離間距離が、前記ラテラル型バイポーラトラン
    ジスタのコレクタのコンタクト孔端部とエミッタのコン
    タクト孔端部との離間距離より長く設定されていること
    を特徴とする請求項７または請求項８記載の半導体装
    置。
13. 【請求項１３】 前記絶縁ゲート電界効果トランジスタ
    のチャネル端部と前記ラテラル型バイポーラトランジス
    タのベース領域とが一部で接していることを特徴とする
    請求項７または請求項８記載の半導体装置。
14. 【請求項１４】 前記絶縁ゲート電界効果トランジスタ
    のチャネル端部と前記ラテラル型バイポーラトランジス
    タのベース領域の一部との離間距離が８μｍ以内である
    ことを特徴とする請求項７または請求項８記載の半導体
    装置。
15. 【請求項１５】 前記絶縁ゲート電界効果トランジスタ
    のチャネル端部と前記ラテラル型バイポーラトランジス
    タのベース領域との間の少なくとも一部が、半導体素子
    の構成要部で遮られていないことを特徴とする請求項７
    または請求項８記載の半導体装置。
16. 【請求項１６】 前記静電保護素子である絶縁ゲート電
    界効果トランジスタのゲート絶縁膜の膜厚が、前記内部
    回路を構成する絶縁ゲート電界効果トランジスタのゲー
    ト絶縁膜の膜厚より厚いことを特徴とする請求項７また
    は請求項８記載の半導体装置。
17. 【請求項１７】 コレクタが金属端子に、エミッタが一
    定電位の電極配線に、ベースが抵抗を介して前記エミッ
    タに接続された静電保護トランジスタと、前記静電保護
    トランジスタを起動させる機能を有する半導体素子と
    が、互いに隣接して半導体基板上に形成されていること
    を特徴とする半導体装置。
18. 【請求項１８】 前記静電保護トランジスタがラテラル
    型バイポーラトランジスタであることを特徴とする請求
    項１７記載の半導体装置。
19. 【請求項１９】 前記半導体素子が絶縁ゲート電界効果
    トランジスタであることを特徴とする請求項１７記載の
    半導体装置。
20. 【請求項２０】 前記半導体素子がゲートコントロール
    ・ダイオードであることを特徴とする請求項１７記載の
    半導体装置。
21. 【請求項２１】 前記ラテラル型バイポーラトランジス
    タのベース領域の上部には、層間絶縁膜層のみが形成さ
    れ配線層は形成されていないことを特徴とする請求項７
    から請求項１８のうち１つの請求項に記載の半導体装
    置。
22. 【請求項２２】 一導電型領域が前記半導体基板に形成
    されたウェル層であることを特徴とする請求項７から請
    求項２１のうち１つの請求項に記載の半導体装置。
23. 【請求項２３】 一定電位の電極配線が前記過大入力電
    圧に対する放電線であり、半導体装置の搭載される半導
    体チップの周辺に配設されていることを特徴とする請求
    項７から請求項２２のうち１つの請求項に記載の半導体
    装置。