JP3317285B2 - 半導体保護装置とこれを含む半導体装置及びそれらの製造方法 - Google Patents
半導体保護装置とこれを含む半導体装置及びそれらの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体保護装置及
び半導体保護装置の製造方法に関するものであり、特に
詳しくは、例えば、最小配線幅が０．５ミクロン以下の
様な、微細相補型ＭＯＳ半導体集積回路から構成された
半導体装置に於けるオンチップ静電保護素子とその製造
方法に関するものである。
び半導体保護装置の製造方法に関するものであり、特に
詳しくは、例えば、最小配線幅が０．５ミクロン以下の
様な、微細相補型ＭＯＳ半導体集積回路から構成された
半導体装置に於けるオンチップ静電保護素子とその製造
方法に関するものである。
【０００２】
【従来の技術】従来から、この種の半導体オンチップ静
電保護技術は、例えば下記の文献に見られるとおり当業
者に知られてしるものである。
電保護技術は、例えば下記の文献に見られるとおり当業
者に知られてしるものである。
【０００３】即ち、図６に示す様に、米国特許第５５０
２３１７号明細書には、Ｐ型半導体基板１２６の表面に
形成されたＮウエル１４２と、この中に形成され、外部
端子に接続されたＰ型拡散層１４６及びＮ型拡散層１４
４と、Ｎウエル１４２にその一部が含まれ、半導体基板
１２６上に形成されたＮ型拡散層１１４及び、素子分離
領域１２４を介して、半導体基板１２６上に形成された
Ｎ型拡散層１２２と接地端子１１８に接続されたＮ型拡
散層１１２とを有する。
２３１７号明細書には、Ｐ型半導体基板１２６の表面に
形成されたＮウエル１４２と、この中に形成され、外部
端子に接続されたＰ型拡散層１４６及びＮ型拡散層１４
４と、Ｎウエル１４２にその一部が含まれ、半導体基板
１２６上に形成されたＮ型拡散層１１４及び、素子分離
領域１２４を介して、半導体基板１２６上に形成された
Ｎ型拡散層１２２と接地端子１１８に接続されたＮ型拡
散層１１２とを有する。
【０００４】係る公知の半導体保護装置に於いては、当
該外部端子に正の過電圧静電気が加わると、Ｎ型拡散層
１１４とＰ型半導体基板１２６で形成されるＰＮ接合
が、アバランシェブレイクダウンを起こし、基板電位を
上昇させる。
該外部端子に正の過電圧静電気が加わると、Ｎ型拡散層
１１４とＰ型半導体基板１２６で形成されるＰＮ接合
が、アバランシェブレイクダウンを起こし、基板電位を
上昇させる。
【０００５】これによって、Ｎ型拡散層１１４、Ｐ型半
導体基板１２６、Ｎ型拡散層１１２からなるＮＰＮトラ
ンジスタが導通する。これによって、Ｎウエル１４２の
Ｐ型拡散層１４６付近の電位が低下し、Ｐ型拡散層１４
６、Ｎウエル１４２、Ｐ型半導体基板１２６からなるＰ
ＮＰトランジスタが導通する。
導体基板１２６、Ｎ型拡散層１１２からなるＮＰＮトラ
ンジスタが導通する。これによって、Ｎウエル１４２の
Ｐ型拡散層１４６付近の電位が低下し、Ｐ型拡散層１４
６、Ｎウエル１４２、Ｐ型半導体基板１２６からなるＰ
ＮＰトランジスタが導通する。
【０００６】結局、ＮＰＮトランジスタとＰＮＰトラン
ジスタは互いにコレクタ電流を強め合うように動作し、
いわゆるサイリスタ動作の低抵抗状態に入り電流を流し
内部回路を保護する事が可能となる。
ジスタは互いにコレクタ電流を強め合うように動作し、
いわゆるサイリスタ動作の低抵抗状態に入り電流を流し
内部回路を保護する事が可能となる。
【０００７】一方、類似の従来例である米国特許第５８
７２３７９号明細書には、図７に示す様に、基本的な構
成は、図６の構成と近似しているが、図６の構成と図７
の構成との主な相違点は、図７に於いては、図６に於け
る素子分離領域１２４に代わって、Ｐ−ＬＤＤ構造を有
するＰ型拡散層３８が形成されていることで、係るＰ型
拡散層３８とＮ型拡散層２０との界面４０に於けるＰＮ
ジャンクションの逆方向耐圧を低下させ、サイリスタ動
作のトリガ−電圧を低下させ、保護能力を向上させてい
るものである。
７２３７９号明細書には、図７に示す様に、基本的な構
成は、図６の構成と近似しているが、図６の構成と図７
の構成との主な相違点は、図７に於いては、図６に於け
る素子分離領域１２４に代わって、Ｐ−ＬＤＤ構造を有
するＰ型拡散層３８が形成されていることで、係るＰ型
拡散層３８とＮ型拡散層２０との界面４０に於けるＰＮ
ジャンクションの逆方向耐圧を低下させ、サイリスタ動
作のトリガ−電圧を低下させ、保護能力を向上させてい
るものである。
【０００８】
【発明が解決しようとする課題】従来この種の半導体保
護素子は、立ち上がり速度の遅い外部パルスに対しては
有効であるが、速い立ち上がり速度を有するパルスに対
しては保護能力が乏しいという欠点があった。
護素子は、立ち上がり速度の遅い外部パルスに対しては
有効であるが、速い立ち上がり速度を有するパルスに対
しては保護能力が乏しいという欠点があった。
【０００９】特にチャージドデバイスモデル（ Charged
Device Model 、ＣＤＭ）モードの静電パルスは、立ち
上がり速度が極めて速く、５００ｐ秒以下の速いパルス
で、しかも放電電流が１０Ａ以上の大電流であることが
知られており、微細ＭＯＳＬＳＩ素子のゲート酸化膜破
壊等の不良を生じさせることがこの分野では公知である
が、従来の保護素子は、特に、速度の速い係るモードの
静電パルスに対する保護能力が低いという欠点があっ
た。
Device Model 、ＣＤＭ）モードの静電パルスは、立ち
上がり速度が極めて速く、５００ｐ秒以下の速いパルス
で、しかも放電電流が１０Ａ以上の大電流であることが
知られており、微細ＭＯＳＬＳＩ素子のゲート酸化膜破
壊等の不良を生じさせることがこの分野では公知である
が、従来の保護素子は、特に、速度の速い係るモードの
静電パルスに対する保護能力が低いという欠点があっ
た。
【００１０】そこで、本発明者は、種々のシミュレーシ
ョンによって、従来のこの種の保護素子のＣＤＭモード
パルスに対する保護能力が低い原因を追求した結果、そ
の原因を解明する事が出来た。
ョンによって、従来のこの種の保護素子のＣＤＭモード
パルスに対する保護能力が低い原因を追求した結果、そ
の原因を解明する事が出来た。
【００１１】即ち、その原因は２つあり、過電圧が正極
か負極であるかで異なる。
か負極であるかで異なる。
【００１２】例えば、第１に、従来のこの種の半導体保
護素子に正極の過電圧が印加された場合、素子はサイリ
スタ素子として動作するのであるが、起動速度が遅く、
内部回路に破壊電圧以上の電圧が掛かってしまうことが
速いパルスに対する破壊耐圧が低い原因である。
護素子に正極の過電圧が印加された場合、素子はサイリ
スタ素子として動作するのであるが、起動速度が遅く、
内部回路に破壊電圧以上の電圧が掛かってしまうことが
速いパルスに対する破壊耐圧が低い原因である。
【００１３】さらに、我々のシミュレーションによる
と、起動速度は、サイリスタ素子のアノード電極とカソ
ード電極との距離（Ｄａｃ）に依存する事が判明した。
と、起動速度は、サイリスタ素子のアノード電極とカソ
ード電極との距離（Ｄａｃ）に依存する事が判明した。
【００１４】即ち、図１０に、従来のサイリスタ素子を
保護素子に使用した場合でかつ、１０００ＶのＣＤＭモ
ードの静電パルスが印加された場合に、保護されるべき
内部回路にかかる最大の電圧ＶｏｘＭＡＸとサイリスタ
素子のアノードカソード間距離（Ｄａｃ）との関係をシ
ミュレーションした結果を示す。
保護素子に使用した場合でかつ、１０００ＶのＣＤＭモ
ードの静電パルスが印加された場合に、保護されるべき
内部回路にかかる最大の電圧ＶｏｘＭＡＸとサイリスタ
素子のアノードカソード間距離（Ｄａｃ）との関係をシ
ミュレーションした結果を示す。
【００１５】図１０から明らかな様に、内部回路にかか
る最大電圧ＶｏｘＭＡＸを減少させるには、サイリスタ
素子のアノード電極とカソード電極との距離（Ｄａｃ）
を減少させる必要がある。
る最大電圧ＶｏｘＭＡＸを減少させるには、サイリスタ
素子のアノード電極とカソード電極との距離（Ｄａｃ）
を減少させる必要がある。
【００１６】しかしながら、従来の構造ではこの距離を
減少させることは困難である。つまり、従来例で示した
米国特許第５５０２３１７号明細書の構成を示す図６で
は、アノード電極は１４６であり、カソード電極は１１
２であるから、この間にはＮ型拡散層１１４や素子分離
膜１２４が存在し、これによって当該Ｄａｃを減ずるに
は限界がある。
減少させることは困難である。つまり、従来例で示した
米国特許第５５０２３１７号明細書の構成を示す図６で
は、アノード電極は１４６であり、カソード電極は１１
２であるから、この間にはＮ型拡散層１１４や素子分離
膜１２４が存在し、これによって当該Ｄａｃを減ずるに
は限界がある。
【００１７】また、従来例で示した米国特許第５８７２
３７９号明細書の構成を示す図７では、アノード電極は
３４であり、カソード電極は１８であるから、この間に
はＮ型拡散層２０とＰ型拡散層３８が存在するために当
該Ｄａｃの減少は困難である。
３７９号明細書の構成を示す図７では、アノード電極は
３４であり、カソード電極は１８であるから、この間に
はＮ型拡散層２０とＰ型拡散層３８が存在するために当
該Ｄａｃの減少は困難である。
【００１８】一方、第２に、従来の保護素子に負極のＣ
ＤＭモードパルスが加わった場合に保護能力が低下する
原因は、この種の保護素子に負の過電圧が加わった場
合、素子はダイオードとして動作するが、素子の寄生抵
抗によって被保護回路の電圧が上昇することによる。
ＤＭモードパルスが加わった場合に保護能力が低下する
原因は、この種の保護素子に負の過電圧が加わった場
合、素子はダイオードとして動作するが、素子の寄生抵
抗によって被保護回路の電圧が上昇することによる。
【００１９】つまり、ＣＤＭモード静電放電の場合、放
電電流値が大きいため、わずかな寄生抵抗でも、素子両
端に発生する電圧が上昇し、これによって内部回路が破
壊するのである。
電電流値が大きいため、わずかな寄生抵抗でも、素子両
端に発生する電圧が上昇し、これによって内部回路が破
壊するのである。
【００２０】寄生抵抗はダイオードのカソードとアノー
ドの距離にほぼ比例することが我々のシミュレーション
により分かった。従って、ダイオードカソードとアノー
ドとの距離を減少させることが望ましいのであるが、従
来例の構造ではこの距離を減少させることが困難であっ
た。
ドの距離にほぼ比例することが我々のシミュレーション
により分かった。従って、ダイオードカソードとアノー
ドとの距離を減少させることが望ましいのであるが、従
来例の構造ではこの距離を減少させることが困難であっ
た。
【００２１】つまり、前述の従来例の米国特許第５８７
２３７９号明細書の構成を示す図７において、ダイオー
ドとして動作する場合のカソード電極はＮ型拡散層２０
であり、アノード電極はＰ型拡散層１４であるが、その
間にはＮ型電極１８とＰ型電極３８が存在し、従って、
その間の距離の縮小には限界があった。
２３７９号明細書の構成を示す図７において、ダイオー
ドとして動作する場合のカソード電極はＮ型拡散層２０
であり、アノード電極はＰ型拡散層１４であるが、その
間にはＮ型電極１８とＰ型電極３８が存在し、従って、
その間の距離の縮小には限界があった。
【００２２】その他、特許第２６６９２４５号公報に
は、ＭＯＳＦＥＴのゲート保護回路として接合型電界効
果トランジスタを使用する構成が開示されているが、微
細化された半導体装置に於けるＣＤＭモード静電放電に
対し、サイリスタ構造を利用した保護回路を使用する技
術に関しては記載が無い。
は、ＭＯＳＦＥＴのゲート保護回路として接合型電界効
果トランジスタを使用する構成が開示されているが、微
細化された半導体装置に於けるＣＤＭモード静電放電に
対し、サイリスタ構造を利用した保護回路を使用する技
術に関しては記載が無い。
【００２３】又、特開昭５９−１８１０４４号公報に
は、ＭＯＳＦＥＴのゲート保護回路として２段のダイオ
ードと抵抗とで構成された保護回路を使用する構成が開
示されているが、微細化された半導体装置に於けるＣＤ
Ｍモード静電放電に対し、サイリスタ構造を利用した保
護回路を使用する技術に関しては記載が無い。
は、ＭＯＳＦＥＴのゲート保護回路として２段のダイオ
ードと抵抗とで構成された保護回路を使用する構成が開
示されているが、微細化された半導体装置に於けるＣＤ
Ｍモード静電放電に対し、サイリスタ構造を利用した保
護回路を使用する技術に関しては記載が無い。
【００２４】更に、特開昭６２−１６５９６６号公報に
は、半導体素子の保護回路として、ツェナーダイオード
を使用する構成が示されておりますが、前記公知例と同
様に、微細化された半導体装置に於けるＣＤＭモード静
電放電に対し、サイリスタ構造を利用した保護回路を使
用する技術に関しては記載が無い。
は、半導体素子の保護回路として、ツェナーダイオード
を使用する構成が示されておりますが、前記公知例と同
様に、微細化された半導体装置に於けるＣＤＭモード静
電放電に対し、サイリスタ構造を利用した保護回路を使
用する技術に関しては記載が無い。
【００２５】一方、特開平９−２２３７４８号公報に
は、半導体装置の保護回路として、ダイオードと、トリ
ガー用のＭＯＳＦＥＴと保護トランジスタとが並列に入
力端子に接続された構成が示されているが、前記公知例
と同様に、微細化された半導体装置に於けるＣＤＭモー
ド静電放電に対し、サイリスタ構造を利用した保護回路
を使用する技術に関しては記載が無い。
は、半導体装置の保護回路として、ダイオードと、トリ
ガー用のＭＯＳＦＥＴと保護トランジスタとが並列に入
力端子に接続された構成が示されているが、前記公知例
と同様に、微細化された半導体装置に於けるＣＤＭモー
ド静電放電に対し、サイリスタ構造を利用した保護回路
を使用する技術に関しては記載が無い。
【００２６】又、特開平９−１９１０８２号公報には、
ＣＭＯＳ回路の保護回路としてサイリスタ構造を使用す
る技術が開示されているが、基本的な構成がバーティカ
ル型のＭＯＳであり、又当該サイリスタ構造の間に分離
層である酸化膜層が形成されている為、電極間の距離が
長くなり、従って高速パスルに対応する事は不可能であ
る。
ＣＭＯＳ回路の保護回路としてサイリスタ構造を使用す
る技術が開示されているが、基本的な構成がバーティカ
ル型のＭＯＳであり、又当該サイリスタ構造の間に分離
層である酸化膜層が形成されている為、電極間の距離が
長くなり、従って高速パスルに対応する事は不可能であ
る。
【００２７】又、当該公報には、ダイオードをトリガー
として当該サイリスタを駆動させる技術に関しても記載
が無い。
として当該サイリスタを駆動させる技術に関しても記載
が無い。
【００２８】従って、本発明の目的は、上記した従来技
術の欠点を改良し、例えば、従来のＣＭＯＳＬＳＩの製
造工程に特別な工程を付加することなく、同一半導体基
板上に作り込むことが可能であり、然も、ＣＤＭモード
静電パルスの様な高速パルスに対しても高い保護能力を
有する保護素子構造を得ること、及び当該半導体保護装
置の製造方法を提供するものである。
術の欠点を改良し、例えば、従来のＣＭＯＳＬＳＩの製
造工程に特別な工程を付加することなく、同一半導体基
板上に作り込むことが可能であり、然も、ＣＤＭモード
静電パルスの様な高速パルスに対しても高い保護能力を
有する保護素子構造を得ること、及び当該半導体保護装
置の製造方法を提供するものである。
【００２９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。
達成するため、以下に記載されたような技術構成を採用
するものである。
【００３０】即ち、本発明に係る第１の態様としては、
半導体基板上に形成された第１導電型のウエルと、この
ウエルに直接的に接して形成された第２導電型のウエル
とから構成され、前記第２導電型ウエル内に形成された
第１導電型の第１拡散層と、前記第１導電型ウエル内に
形成され、前記第１拡散層と近接して対向して設けられ
た第２導電型の第２拡散層と、前記第１導電型ウエルと
前記第２導電型ウエルとの界面上であって、当該第１拡
散層と、当該第２拡散層とが近接して対向配置せしめら
れている部位とは異なる部位に於て、前記第１導電型ウ
エルと前記第２導電型ウエルとにまたがって設けられた
第２導電型の第３拡散層と、前記第１導電型ウエル内に
形成され、前記第３の拡散層に近接対向して設けられた
第１導電型の第４拡散層を有し、前記第１及び第３の拡
散層は第１の端子に、前記第２及び第４拡散層は第２の
端子に接続されている半導体保護装置であり、又、本発
明に係る第２の態様としては、半導体基板上の少なくと
も一部にマスク材を配置すると共に、第２導電型イオン
を注入し第２導電型ウエルを形成する工程と、少なくと
も前記第２導電型ウエルを形成した領域にマスク材を形
成すると共に、当該第２導電型ウエル以外の当該第２導
電型ウエルと直接接する領域に第１導電型のイオンを注
入して、第１導電型ウエルを形成する工程と、少なくと
も前記第１導電型ウエル領域と前記第２導電型ウエルに
またがる領域に対向する位置に形成された第１の開口部
と、前記第１導電型ウエル領域の前記第２導電型ウエル
領域近傍の領域と対向する位置に形成された第２の開口
とを有する第１のマスク材を形成し、第２導電型のイオ
ンを注入することにより、それぞれ第２導電型の前記第
３及び第２拡散層を形成する工程と、少なくとも前記第
２導電型ウエル領域で、前記第２拡散層に近接して対向
する領域と対応する位置に形成された第３の開口と、前
記第１導電型ウエル領域で、前記第３拡散層に近接して
対向する領域に対応する位置に形成された第４の開口と
を有する第２のマスク材を形成し、第１導電型のイオン
を注入する事によって、それぞれ第１導電型の前記第１
及び第４拡散層を形成する工程と、から構成されている
半導体保護装置の製造方法である。
半導体基板上に形成された第１導電型のウエルと、この
ウエルに直接的に接して形成された第２導電型のウエル
とから構成され、前記第２導電型ウエル内に形成された
第１導電型の第１拡散層と、前記第１導電型ウエル内に
形成され、前記第１拡散層と近接して対向して設けられ
た第２導電型の第２拡散層と、前記第１導電型ウエルと
前記第２導電型ウエルとの界面上であって、当該第１拡
散層と、当該第２拡散層とが近接して対向配置せしめら
れている部位とは異なる部位に於て、前記第１導電型ウ
エルと前記第２導電型ウエルとにまたがって設けられた
第２導電型の第３拡散層と、前記第１導電型ウエル内に
形成され、前記第３の拡散層に近接対向して設けられた
第１導電型の第４拡散層を有し、前記第１及び第３の拡
散層は第１の端子に、前記第２及び第４拡散層は第２の
端子に接続されている半導体保護装置であり、又、本発
明に係る第２の態様としては、半導体基板上の少なくと
も一部にマスク材を配置すると共に、第２導電型イオン
を注入し第２導電型ウエルを形成する工程と、少なくと
も前記第２導電型ウエルを形成した領域にマスク材を形
成すると共に、当該第２導電型ウエル以外の当該第２導
電型ウエルと直接接する領域に第１導電型のイオンを注
入して、第１導電型ウエルを形成する工程と、少なくと
も前記第１導電型ウエル領域と前記第２導電型ウエルに
またがる領域に対向する位置に形成された第１の開口部
と、前記第１導電型ウエル領域の前記第２導電型ウエル
領域近傍の領域と対向する位置に形成された第２の開口
とを有する第１のマスク材を形成し、第２導電型のイオ
ンを注入することにより、それぞれ第２導電型の前記第
３及び第２拡散層を形成する工程と、少なくとも前記第
２導電型ウエル領域で、前記第２拡散層に近接して対向
する領域と対応する位置に形成された第３の開口と、前
記第１導電型ウエル領域で、前記第３拡散層に近接して
対向する領域に対応する位置に形成された第４の開口と
を有する第２のマスク材を形成し、第１導電型のイオン
を注入する事によって、それぞれ第１導電型の前記第１
及び第４拡散層を形成する工程と、から構成されている
半導体保護装置の製造方法である。
【００３１】
【発明の実施の形態】本発明に係る半導体保護装置及び
半導体保護装置の製造方法は、上記した様な技術構成を
採用しているので、上記保護素子は、過電圧が正極のパ
ルスの場合、第１拡散層がアノード、第２拡散層がカソ
ードであるサイリスタ素子として動作する。
半導体保護装置の製造方法は、上記した様な技術構成を
採用しているので、上記保護素子は、過電圧が正極のパ
ルスの場合、第１拡散層がアノード、第２拡散層がカソ
ードであるサイリスタ素子として動作する。
【００３２】この際、アノードとカソード間の距離はそ
のＬＳＩの製造技術が許容する範囲で縮小できる。例え
ば、０．２５μｍルールのＣＭＯＳＬＳＩの場合、この
距離は１μｍ以下に設定できる。
のＬＳＩの製造技術が許容する範囲で縮小できる。例え
ば、０．２５μｍルールのＣＭＯＳＬＳＩの場合、この
距離は１μｍ以下に設定できる。
【００３３】従って、ＣＤＭモードの様な高速の正の静
電パルスが印加された場合でも、保護素子の応答速度が
速く、被保護回路にかかる電圧上昇が低く押さえられ
る。
電パルスが印加された場合でも、保護素子の応答速度が
速く、被保護回路にかかる電圧上昇が低く押さえられ
る。
【００３４】また、過電圧が負極の場合は上記第３拡散
層をカソード、上記第４拡散層をアノードとするダイオ
ードとして動作する。この際のカソードとアノードの距
離はやはり製造技術が許容する範囲で縮小可能であるた
め、内部抵抗が非常に低いダイオードが形成できる。こ
のため、放電電流値が大である場合でも内部回路の電圧
上昇が押さえられる。
層をカソード、上記第４拡散層をアノードとするダイオ
ードとして動作する。この際のカソードとアノードの距
離はやはり製造技術が許容する範囲で縮小可能であるた
め、内部抵抗が非常に低いダイオードが形成できる。こ
のため、放電電流値が大である場合でも内部回路の電圧
上昇が押さえられる。
【００３５】
【実施例】以下に、本発明に係る半導体保護装置及び半
導体保護装置の製造方法の一具体例の構成を図面を参照
しながら詳細に説明する。
導体保護装置の製造方法の一具体例の構成を図面を参照
しながら詳細に説明する。
【００３６】即ち、図１（Ａ）は、本発明に係る半導体
保護装置の一具体的の構成を示す平面図であり、又、図
１（Ｂ）はその断面図であり、図中、半導体基板１００
上に形成された第１導電型のウエル１０１と、このウエ
ル１０１に直接的に接して形成された第２導電型のウエ
ル１０２とから構成され、当該第２導電型ウエル１０２
内に形成された第１導電型の第１拡散層１０３と、当該
第１導電型ウエル１０１内に形成され、当該第１拡散層
１０３と近接して対向して設けられた第２導電型の第２
拡散層１０４と、当該第１導電型ウエル１０１と当該第
２導電型ウエル１０２との界面２００上であって、当該
第１拡散層１０３と、当該第２拡散層１０４とが近接し
て対向配置せしめられている部位２０１とは異なる部位
２０３に於て、当該第１導電型ウエル１０１と当該第２
導電型ウエル１０２とにまたがって設けられた第２導電
型の第３拡散層１０５と、当該第１導電型ウエル１０１
内に形成され、当該第３の拡散層１０５に近接対向して
設けられた第１導電型の第４拡散層１０６を有し、当該
第１及び第３の拡散層１０３、１０５は、共通の第１の
端子１０７に、当該第２及び第４拡散層１０４、１０６
は第２の端子１０８にそれぞれ接続されている半導体保
護装置３００が示されている。
保護装置の一具体的の構成を示す平面図であり、又、図
１（Ｂ）はその断面図であり、図中、半導体基板１００
上に形成された第１導電型のウエル１０１と、このウエ
ル１０１に直接的に接して形成された第２導電型のウエ
ル１０２とから構成され、当該第２導電型ウエル１０２
内に形成された第１導電型の第１拡散層１０３と、当該
第１導電型ウエル１０１内に形成され、当該第１拡散層
１０３と近接して対向して設けられた第２導電型の第２
拡散層１０４と、当該第１導電型ウエル１０１と当該第
２導電型ウエル１０２との界面２００上であって、当該
第１拡散層１０３と、当該第２拡散層１０４とが近接し
て対向配置せしめられている部位２０１とは異なる部位
２０３に於て、当該第１導電型ウエル１０１と当該第２
導電型ウエル１０２とにまたがって設けられた第２導電
型の第３拡散層１０５と、当該第１導電型ウエル１０１
内に形成され、当該第３の拡散層１０５に近接対向して
設けられた第１導電型の第４拡散層１０６を有し、当該
第１及び第３の拡散層１０３、１０５は、共通の第１の
端子１０７に、当該第２及び第４拡散層１０４、１０６
は第２の端子１０８にそれぞれ接続されている半導体保
護装置３００が示されている。
【００３７】尚、図１中、１１０は、第１の端子１０７
として形成されている金属配線と接続されている、端子
配線部であり、又１１１は、コンタクトホールを示して
いる。
として形成されている金属配線と接続されている、端子
配線部であり、又１１１は、コンタクトホールを示して
いる。
【００３８】又、図１（Ｂ）は、図１（Ａ）のａ−ａ’
線から見た断面図であり、図１で示される本発明に係る
当該半導体保護装置３００の具体例としては、当該第２
導電型のウエル１０２が、当該第１導電型のウエル１０
１の中に島状に形成されており、当該第１と第２の拡散
層１０３と１０４とが、当該第１導電型のウエル１０１
と第２導電型のウエル１０２との界面である２０１を挟
んで、互いに近接して配置されており、又、当該第３の
拡散層１０５が、当該第１導電型のウエル１０１と第２
導電型のウエル１０２との界面２０１と対向する縁部に
形成された当該第１導電型のウエル１０１と第２導電型
のウエル１０２との界面である２０３を跨ぐ様に両ウェ
ル内に配置されており、且つ当該第４の拡散層１０６
は、当該第３の拡散層１０５に平行に然も近接して当該
第１導電型のウエル１０１内に形成されている例を示し
たものである。
線から見た断面図であり、図１で示される本発明に係る
当該半導体保護装置３００の具体例としては、当該第２
導電型のウエル１０２が、当該第１導電型のウエル１０
１の中に島状に形成されており、当該第１と第２の拡散
層１０３と１０４とが、当該第１導電型のウエル１０１
と第２導電型のウエル１０２との界面である２０１を挟
んで、互いに近接して配置されており、又、当該第３の
拡散層１０５が、当該第１導電型のウエル１０１と第２
導電型のウエル１０２との界面２０１と対向する縁部に
形成された当該第１導電型のウエル１０１と第２導電型
のウエル１０２との界面である２０３を跨ぐ様に両ウェ
ル内に配置されており、且つ当該第４の拡散層１０６
は、当該第３の拡散層１０５に平行に然も近接して当該
第１導電型のウエル１０１内に形成されている例を示し
たものである。
【００３９】本発明に於いては、図１の具体例の様に、
当該第１〜第４の拡散層が直列状に一方向に配列されて
いる必要は無く、例えば、第３及び第４の拡散層１０
５、１０６等は、当該第１導電型のウエル１０１と第２
導電型のウエル１０２の界面を構成する部位２０２或い
は２０４に配置する事も可能である。
当該第１〜第４の拡散層が直列状に一方向に配列されて
いる必要は無く、例えば、第３及び第４の拡散層１０
５、１０６等は、当該第１導電型のウエル１０１と第２
導電型のウエル１０２の界面を構成する部位２０２或い
は２０４に配置する事も可能である。
【００４０】本発明に於いては、当該第１の端子１０７
及びそれに接続されている端子配線部１１０は、保護が
必要とされる半導体装置の入力端子であり、又、当該第
２の端子１０８は、接地端子（ＧＮＤ）である事が好ま
しい。
及びそれに接続されている端子配線部１１０は、保護が
必要とされる半導体装置の入力端子であり、又、当該第
２の端子１０８は、接地端子（ＧＮＤ）である事が好ま
しい。
【００４１】処で、本発明に於ける当該保護されるべき
半導体装置としては、例えば、ＭＯＳ型半導体素子によ
り構成されたものである事が好ましく、より具体的に
は、当該保護されるべきＭＯＳ型集積回路は、少なくと
も１つのＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタで形成されるインバータ回路を含み、そのゲートが
当該入出力信号端子であり、Ｎ型ＭＯＳトランジスタの
ソースが当該接地端子である、ＣＭＯＳインバータで有
っても良い。
半導体装置としては、例えば、ＭＯＳ型半導体素子によ
り構成されたものである事が好ましく、より具体的に
は、当該保護されるべきＭＯＳ型集積回路は、少なくと
も１つのＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタで形成されるインバータ回路を含み、そのゲートが
当該入出力信号端子であり、Ｎ型ＭＯＳトランジスタの
ソースが当該接地端子である、ＣＭＯＳインバータで有
っても良い。
【００４２】本発明に於ける当該半導体保護装置３００
は、主としてＭＯＳトランジスタで構成されるものであ
るので、係る保護されるべき半導体装置が、例えば、Ｍ
ＯＳ型半導体素子により構成されたものである事は、製
造工程が共通化出来ることから、効率的であり、又コス
ト低減を期待出来るのでより好ましい。
は、主としてＭＯＳトランジスタで構成されるものであ
るので、係る保護されるべき半導体装置が、例えば、Ｍ
ＯＳ型半導体素子により構成されたものである事は、製
造工程が共通化出来ることから、効率的であり、又コス
ト低減を期待出来るのでより好ましい。
【００４３】上記で説明した様に、本発明に於ける当該
半導体保護装置３００に於いては、当該第１の拡散層１
０３、当該第２導電型ウェル部１０２、当該第１導電型
ウェル部１０１及び当該第２の拡散層１０４とでサイリ
スタ構造が形成されている事が必要であり、同時に、当
該第３の拡散層１０５と第４の拡散層１０６との間でダ
イオードが形成されている事が必要である。
半導体保護装置３００に於いては、当該第１の拡散層１
０３、当該第２導電型ウェル部１０２、当該第１導電型
ウェル部１０１及び当該第２の拡散層１０４とでサイリ
スタ構造が形成されている事が必要であり、同時に、当
該第３の拡散層１０５と第４の拡散層１０６との間でダ
イオードが形成されている事が必要である。
【００４４】そして、本発明に於ける当該サイリスタ構
造に於ける当該第１の拡散層１０３と当該第２の拡散層
１０４との直線的距離Ｙ、即ちＤａｃは、出来るだけ短
くなる様に構成される必要があり、好ましくは２μｍ以
下であり、より好ましくは１μｍ以下である。
造に於ける当該第１の拡散層１０３と当該第２の拡散層
１０４との直線的距離Ｙ、即ちＤａｃは、出来るだけ短
くなる様に構成される必要があり、好ましくは２μｍ以
下であり、より好ましくは１μｍ以下である。
【００４５】同様に、本発明に於いては、当該第３の拡
散層１０５と第４の拡散層１０６との間で形成されるダ
イオードに於ける当該第３の拡散層１０５と第４の拡散
層１０６との間隔Ｘも出来るだけ短くなる様に構成され
る事が望ましい。
散層１０５と第４の拡散層１０６との間で形成されるダ
イオードに於ける当該第３の拡散層１０５と第４の拡散
層１０６との間隔Ｘも出来るだけ短くなる様に構成され
る事が望ましい。
【００４６】特に、本発明に於ける当該第３の拡散層１
０５の構造は、図１にも示されている様に、当該第２導
電型のウエル１０２内部にその過半数の部位２５１が配
置されており、且つ当該第３の拡散層１０５に於ける他
の部分２５１は、当該第２導電型のウエル１０１内部に
配置されている様に構成されている事が望ましい。
０５の構造は、図１にも示されている様に、当該第２導
電型のウエル１０２内部にその過半数の部位２５１が配
置されており、且つ当該第３の拡散層１０５に於ける他
の部分２５１は、当該第２導電型のウエル１０１内部に
配置されている様に構成されている事が望ましい。
【００４７】又、本発明に於ける当該第３の拡散層１０
５に於いては、当該第２導電型のウエル１０２内部に配
置されている当該第３の拡散層１０５の部位の表面にコ
ンタクト１０７が接続されている様に構成されている事
が好ましい。
５に於いては、当該第２導電型のウエル１０２内部に配
置されている当該第３の拡散層１０５の部位の表面にコ
ンタクト１０７が接続されている様に構成されている事
が好ましい。
【００４８】本発明に於ける当該半導体保護装置３００
に於いては、当該第３の拡散層１０５と当該第１導電型
のウエル１０１との間に形成されたダイオードが、当該
サイリスタ構造を駆動するトリガーとして作用する様に
構成されている点に特徴がある。
に於いては、当該第３の拡散層１０５と当該第１導電型
のウエル１０１との間に形成されたダイオードが、当該
サイリスタ構造を駆動するトリガーとして作用する様に
構成されている点に特徴がある。
【００４９】次に、本発明に係る当該半導体保護装置３
００の動作に付いて詳細に説明する。
００の動作に付いて詳細に説明する。
【００５０】即ち、本発明に係る当該半導体保護装置３
００は、上記した基本的な構成を採用しているので、過
電圧が正極のパルスの場合、第１拡散層１０３がアノー
ド、第２拡散層１０４がカソードであるサイリスタ素子
として動作する。
００は、上記した基本的な構成を採用しているので、過
電圧が正極のパルスの場合、第１拡散層１０３がアノー
ド、第２拡散層１０４がカソードであるサイリスタ素子
として動作する。
【００５１】この際、アノードとカソード間の距離Ｄａ
ｃは、そのＬＳＩの製造技術が許容する範囲で縮小でき
る。例えば、０．２５μｍルールのＣＭＯＳＬＳＩの場
合、この距離は１μｍ以下に設定できる。
ｃは、そのＬＳＩの製造技術が許容する範囲で縮小でき
る。例えば、０．２５μｍルールのＣＭＯＳＬＳＩの場
合、この距離は１μｍ以下に設定できる。
【００５２】従って、ＣＤＭモードの様な高速の正の静
電パルスが印加された場合でも、保護素子の応答速度が
速く、被保護回路にかかる電圧上昇が低く押さえられ
る。
電パルスが印加された場合でも、保護素子の応答速度が
速く、被保護回路にかかる電圧上昇が低く押さえられ
る。
【００５３】また、過電圧が負極の場合は上記第３拡散
層１０５をカソード、上記第４拡散層１０６をアノード
とするダイオードとして動作する。この際のカソードと
アノードの距離はやはり製造技術が許容する範囲で縮小
可能であるため、内部抵抗が非常に低いダイオードが形
成できる。このため、放電電流値が大である場合でも内
部回路の電圧上昇が押さえられる。
層１０５をカソード、上記第４拡散層１０６をアノード
とするダイオードとして動作する。この際のカソードと
アノードの距離はやはり製造技術が許容する範囲で縮小
可能であるため、内部抵抗が非常に低いダイオードが形
成できる。このため、放電電流値が大である場合でも内
部回路の電圧上昇が押さえられる。
【００５４】より具体的には、本発明において、図１の
端子１１０に正の過電圧が加わった場合、当該半導体保
護装置３００はＰ型拡散層１０３、Ｎ型ウエル１０２、
Ｐ型ウエル１０１、Ｎ型拡散層１０４のＰＮＰＮのサイ
リスタ素子として動作し、内部抵抗が非常に低下する。
端子１１０に正の過電圧が加わった場合、当該半導体保
護装置３００はＰ型拡散層１０３、Ｎ型ウエル１０２、
Ｐ型ウエル１０１、Ｎ型拡散層１０４のＰＮＰＮのサイ
リスタ素子として動作し、内部抵抗が非常に低下する。
【００５５】この際、アノード電極つまりＰ型拡散層１
０３とカソード電極つまりＮ型拡散層１０４の間隔Ｄａ
ｃが１μｍ以下である場合には、当該半導体保護装置３
００の起動速度が速く、図１０によれば、１０００Ｖの
ＣＤＭモードのパルスが印加された場合でも、内部回路
の電圧上昇が１５ボルト以下に押さえられる。Ｄａｃは
製造方法の進歩によってより微細化が可能である。
０３とカソード電極つまりＮ型拡散層１０４の間隔Ｄａ
ｃが１μｍ以下である場合には、当該半導体保護装置３
００の起動速度が速く、図１０によれば、１０００Ｖの
ＣＤＭモードのパルスが印加された場合でも、内部回路
の電圧上昇が１５ボルト以下に押さえられる。Ｄａｃは
製造方法の進歩によってより微細化が可能である。
【００５６】つまり、微細化によって内部回路に使用さ
れるゲート酸化膜が薄膜化し真性耐圧が減少しても、過
電圧印加時の内部回路の電圧上昇が真性耐圧以下になる
ようにＤａｃを設定することで、内部回路の破壊を防ぐ
ことができる。
れるゲート酸化膜が薄膜化し真性耐圧が減少しても、過
電圧印加時の内部回路の電圧上昇が真性耐圧以下になる
ようにＤａｃを設定することで、内部回路の破壊を防ぐ
ことができる。
【００５７】また、図１の端子１１０に負の過電圧が加
わった場合、当該半導体保護装置３００はＮ型拡散層１
０５をカソード電極、Ｐ型拡散層１０６をアノード電極
とするダイオードとして動作する。この際、アノード電
極とカソード電極との距離が最小となる構造であるた
め、動作時の内部抵抗が最大でも１オームを超えること
は無い。従って、放電電流の最大値が１０Ａであっても
保護素子の両端の電圧は１０Ｖを超えない。
わった場合、当該半導体保護装置３００はＮ型拡散層１
０５をカソード電極、Ｐ型拡散層１０６をアノード電極
とするダイオードとして動作する。この際、アノード電
極とカソード電極との距離が最小となる構造であるた
め、動作時の内部抵抗が最大でも１オームを超えること
は無い。従って、放電電流の最大値が１０Ａであっても
保護素子の両端の電圧は１０Ｖを超えない。
【００５８】一方、本発明に係る当該半導体保護装置３
００に於て、当該サイリスタ構造が、有効に作動する理
由を追求した結果、以下の様な現象に基づいて、上記サ
イリスタ構造が高速に駆動する事が確認出来た。
００に於て、当該サイリスタ構造が、有効に作動する理
由を追求した結果、以下の様な現象に基づいて、上記サ
イリスタ構造が高速に駆動する事が確認出来た。
【００５９】つまり、本発明において、図１の端子１１
０に正の過電圧が加わった場合、図８の（ａ）に示す様
に、まずパルスの立ち上がり初期において、Ｎ型拡散層
１０５とＰ型ウエル１０１の接合部分で形成されるダイ
オードがアバランシェブレイクダウンし、逆方向電流が
流れる。
０に正の過電圧が加わった場合、図８の（ａ）に示す様
に、まずパルスの立ち上がり初期において、Ｎ型拡散層
１０５とＰ型ウエル１０１の接合部分で形成されるダイ
オードがアバランシェブレイクダウンし、逆方向電流が
流れる。
【００６０】この電流はＰウエル全体の電位を上昇させ
るため、ＧＮＤ電位に固定されているＮ型拡散層１０４
とＰ型ウエル１０１で形成されるダイオードのアノード
側の電位が上昇することになり、図８に於ける（ｂ）の
部分に示す様に順方向電流が一部流れはじめる。
るため、ＧＮＤ電位に固定されているＮ型拡散層１０４
とＰ型ウエル１０１で形成されるダイオードのアノード
側の電位が上昇することになり、図８に於ける（ｂ）の
部分に示す様に順方向電流が一部流れはじめる。
【００６１】これはＮ型ウエル１０２Ｐ型ウエル１０１
Ｎ型拡散層１０４で形成されるＮＰＮバイポーラトラン
ジスタのベース電流であるため、結果としてこのＮＰＮ
バイポーラトランジスタが導通し、コレクタ電極である
Ｎ型拡散層１０５からエミッタ電極であるＮ型拡散層１
０４に電流が流れることになる。
Ｎ型拡散層１０４で形成されるＮＰＮバイポーラトラン
ジスタのベース電流であるため、結果としてこのＮＰＮ
バイポーラトランジスタが導通し、コレクタ電極である
Ｎ型拡散層１０５からエミッタ電極であるＮ型拡散層１
０４に電流が流れることになる。
【００６２】このコレクタ電流による電圧降下によっ
て、Ｐ型拡散層１０３とＮ型ウエル１０２で形成される
接合付近のＮ型ウエルの電位は低下しＰ型拡散層１０３
からＮ型ウエル１０２に順方向電流が流れる。
て、Ｐ型拡散層１０３とＮ型ウエル１０２で形成される
接合付近のＮ型ウエルの電位は低下しＰ型拡散層１０３
からＮ型ウエル１０２に順方向電流が流れる。
【００６３】これは、Ｐ型拡散層１０３Ｎ型ウエル１０
２Ｐ型ウエル１０１で形成されるＰＮＰバイポーラトラ
ンジスタのベース電流であるため、このＰＮＰトランジ
スタが導通し、図９に於ける（ｃ）で示す様に、Ｐ型拡
散層１０３からＰ型ウエル１０１にコレクタ電流が流れ
ることになる。
２Ｐ型ウエル１０１で形成されるＰＮＰバイポーラトラ
ンジスタのベース電流であるため、このＰＮＰトランジ
スタが導通し、図９に於ける（ｃ）で示す様に、Ｐ型拡
散層１０３からＰ型ウエル１０１にコレクタ電流が流れ
ることになる。
【００６４】上記ＮＰＮトランジスタとＰＮＰトランジ
スタのコレクタ電流は、互いに他方のベース電流である
から、お互いにコレクタ電流を強める動作、つまりＰＮ
ＰＮのサイリスタ動作となり過電圧パルスがピークに達
して内部回路の電圧が上昇するよりも以前に、多くの電
流を低い内部抵抗で流すことによって内部回路を保護す
る。
スタのコレクタ電流は、互いに他方のベース電流である
から、お互いにコレクタ電流を強める動作、つまりＰＮ
ＰＮのサイリスタ動作となり過電圧パルスがピークに達
して内部回路の電圧が上昇するよりも以前に、多くの電
流を低い内部抵抗で流すことによって内部回路を保護す
る。
【００６５】即ち、本発明に於ける当該半導体保護装置
３００に於て、当該入力端子に正のＣＭＤモードのパル
スが印加された場合には、当該第３の拡散層１０５及び
当該第１導電型のウエル１０１との間若しくは当該第３
の拡散層１０５及び当該第４の拡散層１０６との間に形
成されたダイオードが、当該サイリスタ構造のトリガー
として有効に作用している事が判明したものである。
３００に於て、当該入力端子に正のＣＭＤモードのパル
スが印加された場合には、当該第３の拡散層１０５及び
当該第１導電型のウエル１０１との間若しくは当該第３
の拡散層１０５及び当該第４の拡散層１０６との間に形
成されたダイオードが、当該サイリスタ構造のトリガー
として有効に作用している事が判明したものである。
【００６６】次に、本発明に係る当該半導体保護装置３
００を実際の半導体装置に組み込んで使用する場合の具
体例を図２及び図３を参照しながら詳細に説明する。
００を実際の半導体装置に組み込んで使用する場合の具
体例を図２及び図３を参照しながら詳細に説明する。
【００６７】つまり、図２は、図１で示した本発明の保
護素子３００を集積回路の入力回路に組み込んだ例を示
している。つまり、図２において、外部接続用の端子２
１０を有し、抵抗Ｒ１を介してこれに接続された内部回
路３０２を有し、素子幅Ｗが約５０μｍの本発明の半導
体保護装置３０１が外部端子２１０と接地配線との間に
組み込まれている。
護素子３００を集積回路の入力回路に組み込んだ例を示
している。つまり、図２において、外部接続用の端子２
１０を有し、抵抗Ｒ１を介してこれに接続された内部回
路３０２を有し、素子幅Ｗが約５０μｍの本発明の半導
体保護装置３０１が外部端子２１０と接地配線との間に
組み込まれている。
【００６８】即ち、本具体例に於いては、半導体基板上
に形成され、少なくとも１つの接地端子と１つの入出力
信号端子を持つ保護されるべきＭＯＳ型集積回路３０２
と、前記半導体基板上に設けられ前記入出力信号端子に
第１の抵抗を介して接続された外部端子と、前記した本
発明に係る半導体保護装置３０１に於ける当該第１の端
子が前記外部端子２１０に、当該第２の端子が当該接地
端子に接続されている状態を示したものである。
に形成され、少なくとも１つの接地端子と１つの入出力
信号端子を持つ保護されるべきＭＯＳ型集積回路３０２
と、前記半導体基板上に設けられ前記入出力信号端子に
第１の抵抗を介して接続された外部端子と、前記した本
発明に係る半導体保護装置３０１に於ける当該第１の端
子が前記外部端子２１０に、当該第２の端子が当該接地
端子に接続されている状態を示したものである。
【００６９】つまり、図２の具体例に於いては、端子２
１０に高速の過電圧が加わると、保護素子３０２が前述
の説明の様に導通状態となり、電流を流し両端の電圧を
クランプする。抵抗Ｒ１は過電圧の初期２００ｐ秒以下
の段階で、保護素子がまだ導通状態に入らない時に内部
回路の電圧が上昇するのを防ぐ。Ｒ１は５０オームから
２００オームを用いるのが適切である。保護素子の幅Ｗ
は５０μｍが用いられているため、Human Body ModelＨ
ＢＭモードの静電パルスのような速度は遅いが、エネル
ギーが大きく、保護素子自体に熱破壊を生じさせるよう
な過電圧が加わった場合でも、保護素子自体が破壊され
ることは無い。
１０に高速の過電圧が加わると、保護素子３０２が前述
の説明の様に導通状態となり、電流を流し両端の電圧を
クランプする。抵抗Ｒ１は過電圧の初期２００ｐ秒以下
の段階で、保護素子がまだ導通状態に入らない時に内部
回路の電圧が上昇するのを防ぐ。Ｒ１は５０オームから
２００オームを用いるのが適切である。保護素子の幅Ｗ
は５０μｍが用いられているため、Human Body ModelＨ
ＢＭモードの静電パルスのような速度は遅いが、エネル
ギーが大きく、保護素子自体に熱破壊を生じさせるよう
な過電圧が加わった場合でも、保護素子自体が破壊され
ることは無い。
【００７０】一方、図３は本発明の保護素子３００を集
積回路の入力回路に副保護素子として組み込んだ別の例
を示している。
積回路の入力回路に副保護素子として組み込んだ別の例
を示している。
【００７１】つまり、図３において、２１０は外部接続
用端子であり、抵抗Ｒ１及びＲ２の直列接続を介してこ
れに接続された内部回路３０２を有し、端子２１０と接
地配線３０４の間にはゲートが接地電位のＮ型ＭＯＳＦ
ＥＴ３０３が主保護素子として接続されている。
用端子であり、抵抗Ｒ１及びＲ２の直列接続を介してこ
れに接続された内部回路３０２を有し、端子２１０と接
地配線３０４の間にはゲートが接地電位のＮ型ＭＯＳＦ
ＥＴ３０３が主保護素子として接続されている。
【００７２】本発明の保護素子３０１は、抵抗Ｒ１とＲ
２の接続点と内部回路３０２の接地配線接続点との間に
組み込まれている。この場合、保護素子の幅Ｗは１０μ
ｍが使用されている。
２の接続点と内部回路３０２の接地配線接続点との間に
組み込まれている。この場合、保護素子の幅Ｗは１０μ
ｍが使用されている。
【００７３】つまり、本具体例に係る当該半導体保護装
置３００は、半導体基板上に形成され、少なくとも１つ
の接地端子と１つの入出力信号端子を持つ保護されるべ
きＭＯＳ型集積回路と、前記半導体基板上に設けられた
外部端子と、直列に接続された第１及び第２の抵抗体
と、第１の保護素子と、金属で形成された接地配線を有
し、前記第１の抵抗体は前記外部端子と当該第２の抵抗
体との接点との間に接続され、前記第２の抵抗体は当該
接点と前記入出力信号端子の少なくとも１つとの間に接
続され、前記第１の保護素子は前記外部端子と前記金属
接地配線の一端との間に接続され、前記金属接地配線の
別の一端は前記ＭＯＳ型集積回路の少なくとも１つの接
地端子に接続され、前記した構成を有する半導体保護装
置３００に於ける当該第１の端子が前記第１と第２の抵
抗体の接点に、又当該第２の端子が前記ＭＯＳ型集積回
路の少なくとも１つの接地端子に接続されていることも
のである。
置３００は、半導体基板上に形成され、少なくとも１つ
の接地端子と１つの入出力信号端子を持つ保護されるべ
きＭＯＳ型集積回路と、前記半導体基板上に設けられた
外部端子と、直列に接続された第１及び第２の抵抗体
と、第１の保護素子と、金属で形成された接地配線を有
し、前記第１の抵抗体は前記外部端子と当該第２の抵抗
体との接点との間に接続され、前記第２の抵抗体は当該
接点と前記入出力信号端子の少なくとも１つとの間に接
続され、前記第１の保護素子は前記外部端子と前記金属
接地配線の一端との間に接続され、前記金属接地配線の
別の一端は前記ＭＯＳ型集積回路の少なくとも１つの接
地端子に接続され、前記した構成を有する半導体保護装
置３００に於ける当該第１の端子が前記第１と第２の抵
抗体の接点に、又当該第２の端子が前記ＭＯＳ型集積回
路の少なくとも１つの接地端子に接続されていることも
のである。
【００７４】即ち、図３の具体例に於いては、副保護素
子が無い場合、端子２１０に高速の過電圧が加わると、
主保護素子のＮ型ＭＯＳトランジスタが寄生バイポーラ
動作し、放電電流は主保護素子から接地配線３０４を通
り接地点に流れる。この際、主保護素子の内部抵抗が高
いことと、接地配線の寄生抵抗Ｒｇによって、外部端子
３１０と接地点の間に高い電圧が生ずる。
子が無い場合、端子２１０に高速の過電圧が加わると、
主保護素子のＮ型ＭＯＳトランジスタが寄生バイポーラ
動作し、放電電流は主保護素子から接地配線３０４を通
り接地点に流れる。この際、主保護素子の内部抵抗が高
いことと、接地配線の寄生抵抗Ｒｇによって、外部端子
３１０と接地点の間に高い電圧が生ずる。
【００７５】例えば、ＣＤＭモードの１０Ａの静電パル
スが加わった場合、主保護素子の内部抵抗が２オーム、
Ｒｇが１オームであった場合、３１０と接地端子との間
には３０Ｖもの電圧が加わることになり、外部端子から
信号を入力している内部回路３０２が破壊する可能性が
高い。
スが加わった場合、主保護素子の内部抵抗が２オーム、
Ｒｇが１オームであった場合、３１０と接地端子との間
には３０Ｖもの電圧が加わることになり、外部端子から
信号を入力している内部回路３０２が破壊する可能性が
高い。
【００７６】図３の様に、副保護素子３０１として、本
発明の保護素子を導入した場合、副保護素子が前述と同
様の原理で高速に起動し、内部抵抗も大きく低下するた
め、内部回路に掛かる電圧が低く抑えられる。ＨＢＭモ
ードの様な素子を熱破壊に至らせるパルスが印加された
場合、抵抗Ｒ１があるため、ほとんどが主保護素子３０
３を流れる。
発明の保護素子を導入した場合、副保護素子が前述と同
様の原理で高速に起動し、内部抵抗も大きく低下するた
め、内部回路に掛かる電圧が低く抑えられる。ＨＢＭモ
ードの様な素子を熱破壊に至らせるパルスが印加された
場合、抵抗Ｒ１があるため、ほとんどが主保護素子３０
３を流れる。
【００７７】主保護素子の幅を大きく設定しておくこと
により、主保護素子自体の破壊を防ぐことができる。Ｈ
ＢＭモードの静電パルスは副保護素子に到達しないた
め、副保護素子の素子幅Ｗは１０μｍに縮小しても副素
子自体が破壊することは無く、副保護素子の占有面積が
小さいためチップ面積が節約できる。抵抗Ｒ２は、副保
護素子が動作するまでの間２００ｐ秒以下に内部回路に
かかる電圧上昇を防ぐ。例えば抵抗Ｒ１に５０オーム、
Ｒ２に５０オームといった値が使用できる。
により、主保護素子自体の破壊を防ぐことができる。Ｈ
ＢＭモードの静電パルスは副保護素子に到達しないた
め、副保護素子の素子幅Ｗは１０μｍに縮小しても副素
子自体が破壊することは無く、副保護素子の占有面積が
小さいためチップ面積が節約できる。抵抗Ｒ２は、副保
護素子が動作するまでの間２００ｐ秒以下に内部回路に
かかる電圧上昇を防ぐ。例えば抵抗Ｒ１に５０オーム、
Ｒ２に５０オームといった値が使用できる。
【００７８】次に、本発明に係る当該半導体保護装置３
００の製造方法の一具体例を図４を参照しながら詳細に
説明する。
００の製造方法の一具体例を図４を参照しながら詳細に
説明する。
【００７９】つまり、図４は本発明の保護素子の製造方
法左側をＣＭＯＳＬＳＩの内部回路のトランジスタの製
造方法右側と共に示したものである。
法左側をＣＭＯＳＬＳＩの内部回路のトランジスタの製
造方法右側と共に示したものである。
【００８０】つまり、図４（Ａ）に示す様に、シリコン
半導体基板４００上にマスク材４１０を形成し、ボロン
Ｂをイオン注入法により導入し、約５×１０17／ｃｍ3
の不純物濃度をもつ深さ約２μｍのＰ型ウエル４０１を
形成し、マスク材を除去する。
半導体基板４００上にマスク材４１０を形成し、ボロン
Ｂをイオン注入法により導入し、約５×１０17／ｃｍ3
の不純物濃度をもつ深さ約２μｍのＰ型ウエル４０１を
形成し、マスク材を除去する。
【００８１】次に図４（Ｂ）に示すように、上記Ｐ型ウ
エルを形成した領域にマスク材４２０を形成し、リンＰ
をイオン注入法によって導入し、約５×１０17／ｃｍ3
の不純物濃度を持つ深さ約２μｍのＮ型ウエル４０２を
形成し、マスク材を除去し、次に図４（Ｃ）に示す様
に、トレンチ型の深さ約４００ｎｍの素子分離４０５を
二酸化シリコン膜により形成し、厚さ約８ｎｍのゲート
酸化膜４０６を形成し、次いで多結晶シリコン膜による
ゲート電極４０７を形成する。
エルを形成した領域にマスク材４２０を形成し、リンＰ
をイオン注入法によって導入し、約５×１０17／ｃｍ3
の不純物濃度を持つ深さ約２μｍのＮ型ウエル４０２を
形成し、マスク材を除去し、次に図４（Ｃ）に示す様
に、トレンチ型の深さ約４００ｎｍの素子分離４０５を
二酸化シリコン膜により形成し、厚さ約８ｎｍのゲート
酸化膜４０６を形成し、次いで多結晶シリコン膜による
ゲート電極４０７を形成する。
【００８２】その後、図５（Ｄ）に示す様に、マスク材
４３０を形成し、ヒ素Ａｓをイオン注入法により導入す
ることで、素子分離膜とゲート電極に対し、自己整合的
にＮ型拡散層４０３―１、２、３、４を形成する。
４３０を形成し、ヒ素Ａｓをイオン注入法により導入す
ることで、素子分離膜とゲート電極に対し、自己整合的
にＮ型拡散層４０３―１、２、３、４を形成する。
【００８３】Ｎ型拡散層の濃度は約２×１０20／ｃ
ｍ3、深さは約３００ｎｍである。
ｍ3、深さは約３００ｎｍである。
【００８４】次に、マスク材４３０を取り除き、図５
（Ｅ）に示すようにＮ型拡散層の部分を覆う様にマスク
材４４０を形成し、ＢＦ2イオンをイオン注入法で導入
することで、素子分離膜とゲート電極に対し自己整合的
にＰ型拡散層４０４―１、２、３、４を形成する。
（Ｅ）に示すようにＮ型拡散層の部分を覆う様にマスク
材４４０を形成し、ＢＦ2イオンをイオン注入法で導入
することで、素子分離膜とゲート電極に対し自己整合的
にＰ型拡散層４０４―１、２、３、４を形成する。
【００８５】Ｐ型拡散層の濃度は約１×１０20／ｃ
ｍ3、であり、深さは約３００ｎｍである。マスク材を
取り除き、図５（Ｆ）に示す様に、各Ｎ型及びＰ型拡散
層に金属配線４０８―１、２、３、４、５のコンタクト
を形成する。
ｍ3、であり、深さは約３００ｎｍである。マスク材を
取り除き、図５（Ｆ）に示す様に、各Ｎ型及びＰ型拡散
層に金属配線４０８―１、２、３、４、５のコンタクト
を形成する。
【００８６】最終的に拡散層４０４―１は本発明の保護
素子の第１拡散層、拡散層４０３―１は第２拡散層、拡
散層４０３―２は第３拡散層、拡散層４０４―２は第４
拡散層に対応する。
素子の第１拡散層、拡散層４０３―１は第２拡散層、拡
散層４０３―２は第３拡散層、拡散層４０４―２は第４
拡散層に対応する。
【００８７】また拡散層４０３―３、４は内部回路を構
成するＮ型ＭＯＳトランジスタのドレイン、ソース拡散
層に、拡散層４０４―３、４は内部回路を構成するＰ型
ＭＯＳトランジスタのドレイン、ソースに対応する。
成するＮ型ＭＯＳトランジスタのドレイン、ソース拡散
層に、拡散層４０４―３、４は内部回路を構成するＰ型
ＭＯＳトランジスタのドレイン、ソースに対応する。
【００８８】金属配線４０８―１は外部端子に接続さ
れ、金属配線４０８―２は接地配線に接続され、金属配
線４０８―３は例えば接地配線に、金属配線４０８―４
は内部回路の別の接点に、金属配線４０８―５は例えば
電源端子に接続されて使用される。
れ、金属配線４０８―２は接地配線に接続され、金属配
線４０８―３は例えば接地配線に、金属配線４０８―４
は内部回路の別の接点に、金属配線４０８―５は例えば
電源端子に接続されて使用される。
【００８９】
【発明の効果】以上に説明したように、本発明による保
護素子を用いた集積回路では、ＣＤＭモードの様な高速
の静電パルスに対しても内部回路の破壊を防ぎ、高い静
電耐圧を得ることができる。
護素子を用いた集積回路では、ＣＤＭモードの様な高速
の静電パルスに対しても内部回路の破壊を防ぎ、高い静
電耐圧を得ることができる。
【００９０】理由は、保護素子がサイリスタ動作する際
のアノードとカソード間の距離、ダイオード動作する際
のアノードとカソード間の距離を同時に最小にできるよ
うな構造をとったことで、これによって、素子の起動が
高速になり、内部抵抗が減少したことによる。
のアノードとカソード間の距離、ダイオード動作する際
のアノードとカソード間の距離を同時に最小にできるよ
うな構造をとったことで、これによって、素子の起動が
高速になり、内部抵抗が減少したことによる。
【００９１】さらに、上記アノード、カソード間距離
は、集積回路の微細化に伴ってますます縮小することが
可能であり、素子の微細化に伴う耐圧低下を防止するこ
とが可能である。
は、集積回路の微細化に伴ってますます縮小することが
可能であり、素子の微細化に伴う耐圧低下を防止するこ
とが可能である。
【００９２】また、本発明の保護素子は、通常のＣＭＯ
ＳＬＳＩの製造行程に特に余分な行程を付加することな
く同一チップ上に形成できるため、余分なコストをかけ
ずに静電破壊耐圧を向上させることが可能であるという
効果がある。
ＳＬＳＩの製造行程に特に余分な行程を付加することな
く同一チップ上に形成できるため、余分なコストをかけ
ずに静電破壊耐圧を向上させることが可能であるという
効果がある。
【図１】図１は、本発明に係る半導体保護装置の一具体
例の構成の概要を示す図であり、図１（Ａ）は、その平
面図であり、又図１（Ｂ）は図１（Ａ）のａ−ａ’線か
ら見た断面図である。
例の構成の概要を示す図であり、図１（Ａ）は、その平
面図であり、又図１（Ｂ）は図１（Ａ）のａ−ａ’線か
ら見た断面図である。
【図２】図２は、本発明の半導体保護装置を主保護素子
として組み込んだ入力回路の例を示すブロックダイアグ
ラムである。
として組み込んだ入力回路の例を示すブロックダイアグ
ラムである。
【図３】図３は、本発明の半導体保護装置を副保護素子
として組み込んだ入力回路の例を示すブロックダイアグ
ラムである。
として組み込んだ入力回路の例を示すブロックダイアグ
ラムである。
【図４】図４は、本発明の半導体保護装置の製造方法の
一具体例の構成を説明する断面図である。
一具体例の構成を説明する断面図である。
【図５】図５は、本発明の半導体保護装置の製造方法の
一具体例の構成を説明する断面図である。
一具体例の構成を説明する断面図である。
【図６】図６は、従来の半導体保護装置の構成例を示す
断面図である。
断面図である。
【図７】図７は、従来の半導体保護装置の構成例を示す
断面図である。
断面図である。
【図８】図８は、本発明に係る半導体保護装置の一部の
動作を説明する図である。
動作を説明する図である。
【図９】図９は、本発明に係る半導体保護装置の一部の
動作を説明する図である。
動作を説明する図である。
【図１０】図１０は、本発明の半導体保護装置を主保護
素子として組み込んだ入力回路に１０００ＶのＣＤＭモ
ードの静電パルスが加わった際の保護素子のアノードー
カソード間距離Ｄａｃと内部回路に掛かる最大の電圧Ｖ
ｏｘＭＡＸとの関係シミュレーション結果を示すグラフ
である。
素子として組み込んだ入力回路に１０００ＶのＣＤＭモ
ードの静電パルスが加わった際の保護素子のアノードー
カソード間距離Ｄａｃと内部回路に掛かる最大の電圧Ｖ
ｏｘＭＡＸとの関係シミュレーション結果を示すグラフ
である。
３００…半導体保護装置 ３０１、３０３…半導体保護装置 ３０２…内部回路 １００、４００：半導体基板 １０１、４０１：第１導電型のウエル、Ｐ型ウエル １０２、４０２：第２導電型のウエル１０２、Ｎ型ウエ
ル １０３、４０４―１：第１の拡散層、Ｐ型拡散層サイリ
スタアノード電極 １０４、４０３―１：第２の拡散層、Ｎ型拡散層サイリ
スタカソード電極 １０５、４０３―２：第３の拡散層、Ｎ型拡散層ダイオ
ードカソード電極 １０６、４０４―２：第４の拡散層、Ｐ型拡散層ダイオ
ードアノード電極 １０７、４０８―１：金属配線外部端子側 １０８、３０４、４０８―２：金属配線接地配線側 ４０８―３、４０８―４、４０８―５：金属配線内部回
路用 １１０、２１０：外部端子 １１１、：コンタクト ２００…第１導電型ウエル１０１と第２導電型ウエル１
０２との界面 ２０１、２０２、２０３、２０４…第１導電型ウエル１
０１と第２導電型ウエル１０２との界面部位 ３０２：内部回路 ４０３―３、４０３―４：Ｎ型拡散層ソース、ドレイン ４０４―３、４０４―４：Ｐ型拡散層ドレイン、ソース ４０５：素子分離絶縁膜 ４０６：ゲート酸化膜 ４０７：ゲート電極 ４１０、４２０、４３０、４４０：マスク材
ル １０３、４０４―１：第１の拡散層、Ｐ型拡散層サイリ
スタアノード電極 １０４、４０３―１：第２の拡散層、Ｎ型拡散層サイリ
スタカソード電極 １０５、４０３―２：第３の拡散層、Ｎ型拡散層ダイオ
ードカソード電極 １０６、４０４―２：第４の拡散層、Ｐ型拡散層ダイオ
ードアノード電極 １０７、４０８―１：金属配線外部端子側 １０８、３０４、４０８―２：金属配線接地配線側 ４０８―３、４０８―４、４０８―５：金属配線内部回
路用 １１０、２１０：外部端子 １１１、：コンタクト ２００…第１導電型ウエル１０１と第２導電型ウエル１
０２との界面 ２０１、２０２、２０３、２０４…第１導電型ウエル１
０１と第２導電型ウエル１０２との界面部位 ３０２：内部回路 ４０３―３、４０３―４：Ｎ型拡散層ソース、ドレイン ４０４―３、４０４―４：Ｐ型拡散層ドレイン、ソース ４０５：素子分離絶縁膜 ４０６：ゲート酸化膜 ４０７：ゲート電極 ４１０、４２０、４３０、４４０：マスク材
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/74 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/74 H01L 27/04 H01L 21/822
Claims (14)
- 【請求項１】 半導体基板上に形成された第１導電型の
ウエルと、このウエルに直接的に接して形成された第２
導電型のウエルとから構成され、前記第２導電型ウエル
内に形成された第１導電型の第１拡散層と、前記第１導
電型ウエル内に形成され、前記第１拡散層と近接して対
向して設けられた第２導電型の第２拡散層と、前記第１
導電型ウエルと前記第２導電型ウエルとの界面上であっ
て、当該第１拡散層と、当該第２拡散層とが近接して対
向配置せしめられている部位とは異なる部位に於て、前
記第１導電型ウエルと前記第２導電型ウエルとにまたが
って設けられた第２導電型の第３拡散層と、前記第１導
電型ウエル内に形成され、前記第３の拡散層に近接対向
して設けられた第１導電型の第４拡散層を有し、前記第
１及び第３の拡散層は第１の端子に、前記第２及び第４
拡散層は第２の端子に接続されていることを特徴とする
半導体保護装置。 - 【請求項２】 当該第１の端子は、保護が必要とされる
半導体装置の入力端子であり、又、当該第２の端子は、
接地端子である事を特徴とする請求項１記載の半導体保
護装置。 - 【請求項３】 当該第１の拡散層、当該第２導電型ウェ
ル部、当該第１導電型ウェル部及び当該第２の拡散層と
でサイリスタ構造が形成されている事を特徴とする請求
項１又は２に記載の半導体保護装置。 - 【請求項４】 当該サイリスタ構造に於ける当該第１の
拡散層と当該第２の拡散層との直線的距離（Ｄａｃ）
は、２μｍ以下である事を特徴とする請求項１乃至３の
何れかに記載の半導体保護装置。 - 【請求項５】 当該サイリスタ構造に於ける当該第１の
拡散層と当該第２の拡散層との直線的距離（Ｄａｃ）
は、１μｍ以下である事を特徴とする請求項１乃至３の
何れかに記載の半導体保護装置。 - 【請求項６】 当該第３の拡散層は、当該第２導電型の
ウエル内部にその過半数の部位が配置されており、且つ
当該第３の拡散層に於ける当該第２導電型のウエル内部
に配置されている部位の表面にコンタクトが接続されて
いる事を特徴とする請求項１乃至５の何れかに記載の半
導体保護装置。 - 【請求項７】 当該第３の拡散層と当該第１導電型のウ
エルとの間に形成されたダイオードが、当該サイリスタ
構造を駆動するトリガーとして作用する様に構成されて
いる事を特徴とする請求項１乃至６の何れかに記載の半
導体保護装置。 - 【請求項８】 当該保護されるべき半導体装置は、ＭＯ
Ｓ型半導体素子により構成されたものである事を特徴と
する請求項１乃至７の何れかに記載の半導体保護装置。 - 【請求項９】 保護されるべきＭＯＳ型集積回路が、少
なくとも１つのＰ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタで形成されるインバータ回路を含み、そのゲ
ートが前記入出力信号端子であり、Ｎ型ＭＯＳトランジ
スタのソースが前記接地端子であることを特徴とする請
求項８に記載の半導体保護装置。 - 【請求項１０】 当該第２のウェル部は、当該第１のウ
ェル部内にあって、平面的に見て、島状に形成されてい
る事を特徴とする請求項１乃至９の何れかに記載の半導
体保護装置。 - 【請求項１１】 半導体基板上に形成され、少なくとも
１つの接地端子と１つの入出力信号端子を持つ保護され
るべきＭＯＳ型集積回路と、前記半導体基板上に設けら
れ前記入出力信号端子に第１の抵抗を介して接続された
外部端子と、前記した請求項１乃至７の何れかに記載さ
れた半導体保護装置を含んでおり、且つ前記半導体保護
装置に於ける当該第１の端子が前記外部端子に、当該第
２の端子が当該接地端子に接続されていることを特徴と
する半導体保護装置。 - 【請求項１２】 半導体基板上に形成され、少なくとも
１つの接地端子と１つの入出力信号端子を持つ保護され
るべきＭＯＳ型集積回路と、前記半導体基板上に設けら
れた外部端子と、互いに直列に接続された第１及び第２
の抵抗体と、第１の保護素子と、第２の保護素子と、接
地配線を有し、前記第１の抵抗体は前記外部端子と当該
第２の抵抗体との接点との間に接続され、前記第２の抵
抗体は当該接点と前記入出力信号端子の少なくとも１つ
との間に接続され、前記第１の保護素子は前記外部端子
と前記金属接地配線の一端との間に接続され、前記接地
配線の別の一端は前記ＭＯＳ型集積回路の少なくとも１
つの接地端子に接続され、請求項１乃至７の何れかに記
載された半導体保護装置を含む当該第２の保護素子に於
ける当該第１の端子が当該接点に、又、第２の半導体保
護装置に於ける当該第２の端子が前記ＭＯＳ型集積回路
の少なくとも１つの接地端子に接続されていることを特
徴とする半導体装置。 - 【請求項１３】 半導体基板上の少なくとも一部にマス
ク材を配置すると共に、第２導電型イオンを注入し第２
導電型ウエルを形成する工程と、少なくとも前記第２導
電型ウエルを形成した領域にマスク材を形成すると共
に、当該第２導電型ウエル以外の当該第２導電型ウエル
と直接接する領域に第１導電型のイオンを注入して、第
１導電型ウエルを形成する工程と、少なくとも前記第１
導電型ウエル領域と前記第２導電型ウエルにまたがる領
域に対向する位置に形成された第１の開口部と、前記第
１導電型ウエル領域の前記第２導電型ウエル領域近傍の
領域と対向する位置に形成された第２の開口とを有する
第１のマスク材を形成し、第２導電型のイオンを注入す
ることにより、それぞれ第２導電型の前記第３及び第２
拡散層を形成する工程と、少なくとも前記第２導電型ウ
エル領域で、前記第２拡散層に近接して対向する領域と
対応する位置に形成された第３の開口と、前記第１導電
型ウエル領域で、前記第３拡散層に近接して対向する領
域に対応する位置に形成された第４の開口とを有する第
２のマスク材を形成し、第１導電型のイオンを注入する
事によって、それぞれ第１導電型の前記第１及び第４拡
散層を形成する工程と、から構成されている事を特徴と
する半導体保護装置の製造方法。 - 【請求項１４】 半導体基板上の少なくとも一部に島状
に開口されたマスク材を形成し、第２導電型イオンを注
入することで、島状の第２導電型ウエルを形成する工程
と、少なくとも前記第２導電型ウエルを形成した領域に
マスク材を形成し、それ以外の領域に第１導電型のイオ
ンを注入することで、第１導電型ウエルを形成する工程
と、少なくとも前記第１導電型ウエル領域と前記第２導
電型ウエルにまたがるように形成された開口と、前記第
１導電型ウエル領域の前記第２導電型ウエル領域近傍の
領域に形成された開口とを有するマスク材を形成し第２
導電型のイオンを注入することにより、それぞれ第２導
電型の前記第３及び第２拡散層を形成する工程と、少な
くとも前記第２導電型ウエル領域に前記第２拡散層に対
向するように形成された開口と、前記第１導電型ウエル
領域に前記第３拡散層に対向するように形成された開口
とを有するマスク材を形成し、第１導電型のイオンを注
入し、それぞれ第１導電型の前記第１及び第４拡散層を
形成する工程とから構成されている事を特徴とする半導
体保護装置の製造方法。
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