JP2003509866A - 静電破壊保護を有する半導体装置 - Google Patents

静電破壊保護を有する半導体装置

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JP2003509866A
JP2003509866A JP2001524158A JP2001524158A JP2003509866A JP 2003509866 A JP2003509866 A JP 2003509866A JP 2001524158 A JP2001524158 A JP 2001524158A JP 2001524158 A JP2001524158 A JP 2001524158A JP 2003509866 A JP2003509866 A JP 2003509866A
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ヨハネス ジェー エム クーメン
ウィルヘルマス シィー エム ペーターズ
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Abstract

(57)【要約】 【課題】 標準ICプロセスと互換性があり、かつ必要な表面積を増加させることなく、低いオン電圧で機能を実現する大電流を有するESD保護を提供すること。さらに、ボンディングパッドの負電圧によりラッチアップ現象が発生するリスクが、公知の装置の場合よりもはるかに小さいESD保護を提供すること。 【解決手段】本発明は、短絡ベースエミッタ(18, 19)を有する保護トランジスタを有するバイポ―ラESD保護に関する。スナップバック効果により、トランジスタは、通常の高いオームの条件から、ESDの場合の低いオーム条件に切り換えることができる。保護特性を改良するために、保護構造には、より低い降伏電圧を有する第二トランジスタ(26, 27, 28)を有するトリガー素子が設けられている。第二トランジスタのベース(26)とエミッタ(28)は、保護トランジスタのベースに接続されている。保護装置の能力を保持する電流を増大させるために、トリガートランジスタは、縦型トランジスタとなるように設計されている。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、静電的な放電によって生じる損傷に対する保護が表面に設けられて
いる半導体基体を有する半導体装置であって、その半導体基体が、当該表面に隣
接する島状に形成されたn型表面領域を含み、垂直npnトランジスタが、 エミッ
タ、ベースおよびコレクタを有するように形成されていて、そのエミッタが、動
作中、基準電圧（例えば、接地電位）が与えられるノードに接続されていて、か
つ前記コレクタが、結合表面に接続されていて、かつダイオードが、前記コレク
タと前記ベースとの間に配置されている前記ベース-コレクタ遷移の破壊電圧よ
り低い破壊電圧を有する半導体装置に関する。
【０００２】
【従来の技術】
このような半導体装置は、とりわけ、米国特許第5,341,005号に開示されてい
る。
【０００３】 集積回路の寸法が絶え間無く減少し続け、その結果、集積回路が外部の影響を
より受けやすくなって来ているので、例えば、人体と、半導体基体に存在する供
給ワイヤおよびボンディングパッドにより集積回路に接続されている外部接続ピ
ンとの間の接触により発生する、静電破壊（ESD）によって生じる損傷に対する
効率的な保護を与えるように集積回路を設計することが、より重要になって来て
いる。この保護は、通常の動作条件の下では、非導電性または少なくとも実質上
非導電性であるので、回路の動作に対しては、何の効果またはほとんど何の効果
も与えず、かつボンディングパッドの電圧がある限界を超えると、高導電状態に
なって、例えば、アースに放電電流を流すことが出来る素子を有する。
【０００４】 上述した米国特許第5,341,005号に記載されているESD保護は、そのコレクタが
ボンディングパッドに接続されていてかつそのエミッタがアースに接続されてい
る垂直バイポ―ラnpnトランジスタを有する。このトランジスタのコレクタと電
気的に浮いているベースとの間には、ツェナーダイオードが、バイポーラトラン
ジスタをトリガーするために配置されている。ボンディングパッドに高電圧が現
れると、ツェナーダイオードは、ベースに電流を供給して、トランジスタを導通
させ、そして電荷をアースに放出させる。特別な実施例の場合、付加エミッタが
、ベースに設けられる。エミッタおよびツェナーダイオードは、共同してラテラ
ルnpnトランジスタを形成する。当該ラテラルトランジスタは、降伏電圧の減少
をもたらし、加えて、保護のオン抵抗およびオン電圧を減少させる。しかしなが
ら、このラテラルnpnトランジスタの場合、pn接合の相対的に小さい部分しかベ
ースに電子を注入しないので、このトランジスタ特性に寄与する電流は小さく、
そのため、これは、保護機能を実現する電流に対しては相対的に僅かしか貢献し
ない。このことは、静電破壊(ESD)を保護する間オン抵抗およびオン状態電圧が
高過ぎることが、素子の特性を悪化させることになるので、重要である。この理
由から、保護機構は十分に大きくなるように設計されなければならなず、それゆ
え、これは回路のかなり大きな面積を占有することになる。したがって、特性を
実現する電流を増加させることは、より強力な素子および／または表面積がより
小さい保護機構をもたらすであろう。加えて、この公知のESD保護の場合、ボン
ディングパッドの負電圧は、ツェナー素子を順方向にバイアスさせるので、p型
基板により消散されなければならない電子を注入するであろう。これは、ラッチ
アップ現象をもたらすことになる。
【０００５】
【課題を解決するための手段】
本発明の目的は、とりわけ、標準ICプロセスと互換性があり、かつ必要な表面
積を増加させることなく、低いオン電圧で機能を実現する大電流を有するESD保
護を提供することである。本発明は、さらに、ボンディングパッドの負電圧によ
りラッチアップ現象が発生するリスクが、公知の装置の場合よりもはるかに小さ
いESD保護を提供することを意図する。
【０００６】 これを達成するために、第一パラグラフに記載されているタイプの本発明の半
導体装置が特徴とする点は、前記エミッタに、前記ベースにも接続されているエ
ミッタコンタクトが設けられていて、かつ前記npnトランジスタ（以下、第一ト
ランジスタと呼ぶ）と前記ダイオードとの間に、そのベースが、前記第一トラン
ジスタの前記ベースに接続されていて、かつそのエミッタが、前記第二トランジ
スタの前記ベースに導電的に接続されている第二垂直npnトランジスタが形成さ
れている点である。エミッタゾーンとそれに関連するベースゾーンとの間の接続
は、エミッタとベースとの間の短絡回路のみならず、ゾーンが抵抗により相互接
続されている実施例をも意味することに留意する必要がある。具体例によってよ
り詳細に説明されるように、この構成の場合、第二トランジスタ（以下、駆動ト
ランジスタとも呼ぶ）は、第一トランジスタのベースにエミッター電流を送出し
、これにより保護機能を実現する電流に実質上貢献することができる。これは、
オン電圧の減少も可能にする。ベースは、電気的に浮いていなく、おそらく抵抗
を介して接地されているので、ボンディングパッドに負の電圧が掛かる場合、基
板を介する代わりにエミッタとベース接続を介してダイオードにより注入される
大部分の電子を消散させ、これによりラッチアップ現象のリスクを実質上減少さ
せることが可能となる。
【０００７】 本発明の装置の好適な実施例が特徴とする点は、前記第一トランジスタの前記
エミッタコンタクトが、前記エミッタからある距離をおいて前記ベースに接続さ
れている点である。エミッタとベース接続との間に距離ある結果、トランジスタ
の動作に好ましい効果をもたらす抵抗が、得られる。変更例においては、第一ト
ランジスタのベースとエミッタは、多結晶抵抗により相互接続されている。駆動
トランジスタに匹敵する利点を有する、本発明の装置のさらに好ましい一実施例
が特徴とする点は、前記第二トランジスタの前記エミッタと前記ベースが、前記
エミッタと、前記エミッタからある距離で、前記ベースとに接続されているコン
タクトによって、相互接続されている点である。他の一実施例では、前記第二抵
抗の前記エミッタおよび前記ベースが、多結晶抵抗により相互接続されている。
本発明の装置のコンパクトな実施例が特徴とする点は、前記第一および前記第二
トランジスタが、共通ベースゾーンおよび共通コレクタを有する点である。
【０００８】 これらのそしてまた他の本発明の態様は、以下に記載する実施例を参照して明
らかになるであろう。
【発明を実施するための形態】
【０００９】 図1に示されるダイアグラムにおいて、破線によって示されている領域1は、集
積回路を表す。この集積回路は、図面においては簡単化のためにMOSトランジス
タ2により表されていて、その入力は、金属トラック3を介してボンディングパッ
ド4に接続されている。金属トラック3の固有抵抗は、抵抗5により示されている
。集積回路をボンディングパッド4上の負の電圧パルスから保護するために、ダ
イオード6が、ボンディングパッドと参照電圧（この例では、アース電位）との
間の設けらていれる。このダイオードは、負電圧で順方向にバイアスされそして
アースに電荷を消散させる。ボンディングパッドに正電圧が掛かると、ダイオー
ド6はブロックされる。集積回路は、ボンディングパッド4上の通常の動作電圧で
は解放されているが、高い電圧では閉じるスイッチ7により、高い正電圧から保
護されている。
【００１０】 図2は、本発明の半導体装置の第１実施例の断面図である。保護機構の等価回
路図が、図3に示されている。図2には、集積回路のESD保護しか示されていない
ことに留意する必要がある。他の回路素子は、通常のように構成されているので
、それらは、図示されていないが、ESD保護とともに半導体基体に組み込まれて
いると理解すべきである。この集積回路は、n型エピタキシャル層10が設けられ
ているp型基板9を含むシリコンの半導体基体8を有する。エピ層10において、島1
1は、p型ゾーン12とフィールド酸化物パターン13とによりエピ層における横方向
の境界が規定されている。必要に応じ、高くドープされた、埋込みp型ゾーン（
図示されていない）も、埋込みn型ゾーン14から、ある距離をおいてゾーン12の
下に設けることができる。島11内に形成されている垂直バイポ―ラnpnトランジ
スタは、n型エミッタ18、p型ベース19、および島11と、エピ層と基板との間の境
界に設けられている高くドープされたn型埋込みコレクタ層14とを含むn型コレク
タを有する。高くドープされた深いn型ゾーン15と高くドープされたn型コンタク
トゾーン16とを介して、コレクタは、図2には示されていない金属トラック3を介
してボンディングパッド4に接続されている金属コレクタコンタクト17に接続さ
れている。エミッタ18には、アースに接続されているエミッタコンタクト20が設
けられている。ベースとコレクタとの間には、コレクタ11とベース19との間のpn
接合の降伏電圧より低い降伏電圧を有し、かつボンディングパッドに高い電圧が
掛かると保護をトリガーするように機能するダイオード21が、設けられている。
この具体例の場合、このダイオードは、コレクタの高くドープされたn型サブゾ
ーン22とベースの高くドープされたp型サブゾーン23との間のpn接合により形成
されている。この実施例の変更例においては、付加n型チャネルストッパゾーン2
2aがフィールド酸化物13の下に設けられている。このゾーンは、図において破線
によって示されている。当該付加n型ドープにより、ダイオード21の降伏電圧の
さらなる減少が可能になる。n型ゾーン22およびp型ゾーン23は、それぞれ、n型
およびp型コンタクトゾーンと、例えば、共に、形成することができ、これによ
り、（実質上）12Vに等しい降伏電圧が得られる。
【００１１】 本発明によると、エミッタコンタクト20は、ベース-コンタクトゾーン24の位
置でベース19にも接続されている。ベースコンタクトは、保護機構に好ましい効
果を有するベース抵抗25（図3）が組み込まれるように、エミッタ18からある距
離離れている。トランジスタ(11, 18, 19)（以下、第一トランジスタとも呼ばれ
る）とトリガダイオード21との間には、そのベース26とコレクタ27を第一トラン
ジスタのベース19とコレクタ11と共有し、かつn型ゾーン28により形成されてい
るそのエミッタがベース26に導電的に接続されている第二垂直npnトランジスタ
が存在する。エミッタとベースの間の接続は、p型コンタクトゾーン29と金属コ
ンタクト30とを有する。コンタクトゾーン29は、エミッタ28に直接隣接していな
いが、当該エミッタからある距離離して配置されているので、このトランジスタ
の場合、エミッタとベースとの間に、図3において抵抗31と呼ばれる抵抗が形成
される。
【００１２】 上記の保護機構は、標準ICプロセスと互換性があり、そしてそれ自体が公知で
ある技術を使用して製造することができる。この理由から、この点に付いては、
ここではさらに説明することはしない。エミッタゾーン18および28は、電界効果
トランジスタの多結晶ゲートと、例えば、共に、形成することができる多結晶層
32および33からまたはそれらを介して、それぞれ、拡散される点に留意すべきで
ある。金属コンタクト17、20、30は、酸化物層34上に設けられていて、この酸化
膜には、ベースおよびコレクタコンタクト窓がシリコン基体8の単結晶シリコン
より上に設けられていて、かつエミッタコンタクト窓が多結晶層32および33より
上に設けられている。
【００１３】 ベース19がコンタクトゾーン24を介してアースに接続されていて、かつコンタ
クト20が直接または抵抗を介してアースに接続されているので、ボンディングパ
ッドに負電圧が掛かっている場合、p型ベースコンタクト24およびp型ベースとn
型コレクタ11、14との間のpn接合は、順方向にバイアスされて、その結果、垂直
npnトランジスタ(11, 18, 19)は逆モードになる。この場合、ボンディングパッ
ドに負電圧が掛かると、ボンディングパッド上の電荷の少なくとも大部分の消散
が、ダイオード6（図3）のみならず、この垂直npnトランジスタによっても行わ
れる。
【００１４】 図4には、電流Iが、保護素子7の電圧Vに対してプロットされている。低電圧で
は、電流は、全くまたはほとんど保護素子を流れない。pn接合21の降伏電圧VBD
（例えば、10V）で、電流が流れ始める。降伏により、)のベースと、駆動トラン
ジスタ(26, 27, 28)のベースに、ホールが供給される。トランジスタ(18, 19, 1
1)におけるベース-コレクタ接合での降伏が発生するスナップバック効果の結果
として、保護素子にかかる電圧が減少しかつ電流が保護素子を流れ、その結果、
抵抗は負になる。トリガー電圧Vd1の値は、例えば、12Vである。電圧は、続いて
、値Vh（保持電圧）（例えば、7V）まで減少し、その後、保護素子は、電圧の増
加により電流がかなり実質上増大する領域に入る。例えば、16Vの電圧V't1で、
スナップバックが駆動トランジスタ(26, 27, 28)に発生し、その結果、このトラ
ンジスタも導通しそして電圧は再び減少する。
【００１５】 このようにして、本発明の保護素子の場合、スナップバック効果は、二回発生
する。それが、二回目の降伏に応じて電流It2のより高い値で現れ、それによっ
て保護が修復できない程損傷を受ける場合がある、保護における消散も減少させ
るので、このことは特に重要である。付加利点は、トランジスタ(18, 19, 11)の
ベース19における電流が、駆動トランジスタ(26, 27, 28)が存在しない場合より
も、はるかにより均一である点である。また、この効果により、It2のより高い
値が得られる。
【００１６】 ここに記載されている具体例の場合、保護回路は、ダイオードとして接続され
ている2つのトランジスタおよびトリガダイオードを有する。例えば、抵抗25、3
1および5の間の比を変化させることにより、トランジスタ（11、18、19）と（26
、27、28）の向きの順序に影響を与えることができかつ保護の動作をさらに最適
化させることができる。
【００１７】 図5は、図2に示される実施例の変更例である。図5は、トリガダイオード21お
よび駆動トランジスタ(26, 27, 28)しか示していない。トランジスタ(18, 19, 1
1)も含めて、他の保護素子は、図2に示される実施例に記載のものと同じである
。そのため、図5にはそれらは示されていない。図2に示される実施例との第一の
相違は、駆動トランジスタの何れかの側で表面から埋込みコレクタ層14まで延在
し、かつ垂直npnトランジスタ（26、27、28）による寄生動作を防ぐp型ウェル36
が存在しないことである。加えて、トリガダイオード21は、駆動トランジスタか
らある距離をおいて配置されていてかつ深いp型ウェル36によりそれから分離さ
れている。もちろん、このような深いp型ウェルは、トランジスタ(18, 19, 11)
のベース-コンタクトゾーン24（図2参照）のまわりにも設けることができる。こ
のようなゾーンは、フィールド酸化物13の下で終了し、そしてベースコンタクト
の降伏およびエッジおよびコーナー効果が排除される付加利点を有する。BICMOS
プロセスの場合、ゾーン36は、nチャネルMOSトランジスタのp型ウェルと共に設
けることができる。
【００１８】 図6は、図2に示される装置の第二変更例の断面図である。図6が、入力コンタ
クト15、16、17とトリガートランジスタ26、27、28とを有する部分しか示してい
ない点は、留意されるべきである。残りの保護素子およびトランジスタ18、19、
11の部分は、図2に示される実施例に記載のものと同じである。そのために、そ
れらは図6には示されていない。図6に示される装置は、表面からn型埋込みゾー
ン14まで延在し、かつトリガダイオード／トランジスタと入力15、16、17との間
に設けられているp型ゾーン38が、存在する点で、第一具体例と主に異なる。ウ
ェルとして、深いp型ゾーン38は、回路のCMOS部分内のp型ウェル注入拡散と同時
に形成することができる。図面に示されるように、必要に応じて、例えば、ベー
ス拡散と共に、高いドープを有している別のp型ゾーンを、ゾーン38に形成する
こともできる。電気的に浮かせることができるこのp型ゾーンを入力17と保護構
造それ自体との間に設けることにより、ESD電流が、半導体基体内のより深い位
置に配置されている電流パスにより表面から離れた距離で流れ、その結果表面効
果が少なくとも実質上排除されることが達成される。加えて、ゾーン38は、都合
よくゾーンのエッジでの電流集中の減少をもたらし、保護構造の質の増加と言う
結果をもたらすであろう。
【００１９】 図2に示される保護構造の別の変更例が、図7におけるセクションに示されてい
る。この図面には、保護素子の入力およびトリガダイオードトランジスタのみが
示されている。これまでの具体例とは異なり、入力コンタクト17は、保護素子か
らある距離をおいて配置されていて、かつ深いn型ゾーン41を介して埋込みゾー
ン14に接続されているn型表面ゾーン40によりそこから分離されている。当該ゾ
ーン40は、コンタクト17と保護素子との間に直列抵抗を形成する。この入力パタ
ーンによって、「電流の群がり」現象が、保護における局所降伏の問題とともに
抑制されるという点で、保護の堅固性は有利に増大する。
【００２０】 図8は、「電流の群がり」が少なくとも実質上抑制される他の実施例の断面図
である。この図は、主に、トランジスタ26、27、28およびトリガダイオード21を
示す。本実施例において、抵抗を得るために、金属コンタクト30と多結晶層33と
の間の接続は、これまでの具体例の場合のように、エミッタ28より上には形成さ
れず、エミッター拡散の外側に形成され、層33の多結晶抵抗を効果的に使用する
ことが可能になる。もちろん、このような抵抗は、図8に示されていないトラン
ジスタ18、19、11内でも、実現することができる。
【００２１】 本発明が、ここで開示された具体例に限定されず、かつ当業者には本発明の範
囲内で、多くの変更が可能であることは自明であろう。例えば、導電型は逆にす
ることが出来る。エミッタに対して、多結晶コンタクト32、33の代わりに、金属
コンタクトを使用することも可能である。
【図面の簡単な説明】
【図１】本発明の半導体装置の入力を線図的に示す。
【図２】本発明の半導体装置のESD保護の横断面図である。
【図３】図2に示されるESD保護の電気等価回路図である。
【図４】図3のESD保護のI-V特性である。
【図５】図2に示されるESD保護の変更例の断面図である。
【図６】図2に示される装置の第二変更例の断面図である。
【図７】図2に示される装置の第三変更例の断面図である。
【図８】図2に示される装置の第四変更例の断面図である。
【符号の説明】
1 領域 3 金属トラック 4 ボンディングパッド 5 抵抗 6 スイッチ 8 半導体基体 9 p型基板 10 n型エピタキシャル層 11 コレクタ 12 ゾーン 13 フィールド酸化物 14 埋込みn型ゾーン 15 n型ゾーン 18 n型エミッタ 19 ベース 20 コンタクトホール 21 ダイオード 22 n型ゾーン 22a 付加n型チャネルストッパゾーン 23 p型ゾーン 26, 27, 28 駆動トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/732 (72)発明者 ペーターズ ウィルヘルマス シィー エ ム オランダ国 5656 アー アー アインド ーフェン プロフホルストラーン ６ Ｆターム(参考） 5F003 AP00 BA96 BE07 BJ12 BJ15 BJ20 BJ90 5F038 AR09 BH02 BH04 BH06 BH13 CA02 EZ20 5F048 AA02 AC07 AC10 BA01 BA12 BG01 BG12 5F082 AA33 BA04 BC03 BC09 BC11 BC18

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 静電的な放電によって生じる損傷に対する保護が表面に設けられている半導体
    基体を有する半導体装置であって、その半導体基体が、当該表面に隣接する島状
    に形成されたn型表面領域を含み、垂直npnトランジスタが、 エミッタ、ベース
    およびコレクタを有するように形成されていて、そのエミッタが、動作中、基準
    電圧（例えば、接地電位）が与えられるノードに接続されていて、かつ前記コレ
    クタが、結合表面に接続されていて、かつダイオードが、前記コレクタと前記ベ
    ースとの間に配置されている前記ベース-コレクタ遷移の破壊電圧より低い破壊
    電圧を有する半導体装置において、前記エミッタに、前記ベースにも接続されて
    いるエミッタコンタクトが設けられていて、かつ前記npnトランジスタ（以下、
    第一トランジスタと呼ぶ）と前記ダイオードとの間に、そのベースが、前記第一
    トランジスタの前記ベースに接続されていて、かつそのエミッタが、前記第二ト
    ランジスタの前記ベースに導電的に接続されている第二垂直npnトランジスタが
    形成されていることを特徴とする半導体装置。
  2. 【請求項２】 前記第一トランジスタの前記エミッタコンタクトが、前記エミッタからある距
    離をおいて前記ベースに接続されていることを特徴とする請求項1に記載の半導
    体装置。
  3. 【請求項３】 前記第二トランジスタの前記エミッタと前記ベースが、前記エミッタと、前記
    エミッタからある距離で、前記ベースとに接続されているコンタクトによって、
    相互接続されていることを特徴とする請求項2に記載の装置。
  4. 【請求項４】 前記第一および前記第二トランジスタが、共通ベースゾーンおよび共通コレク
    タを有することを特徴とする前記請求項の何れかに記載の装置。
  5. 【請求項５】 前記ベースおよび前記コレクタが、低い破壊電圧を有する当該ダイオードを構
    成する、前記第二トランジスタの部分を有するpn接合を形成し、その部分のドー
    ピング密度が、前記コレクタ側で前記遷移の隣接部分に対して増大していること
    を特徴とする請求項4に記載の半導体装置。
  6. 【請求項６】 前記島状に形成された表面領域が、n型エピタキシャル層内に形成されている
    島によって形成されていて、その島が、前記島と前記基板との間の前記境界に設
    けられている、p型の、高くドープされた、埋込みn型コレクタ層の半電導性基板
    上に設けられていることを特徴とする前記請求項の何れかに記載の半導体装置。
  7. 【請求項７】 少なくとも2つの高くドープされたn型ゾーンが、前記島内に設けられていて、
    それらのゾーンが、前記表面から前記埋込みコレクタ層まで、または少なくとも
    実質上前記埋込みコレクタ層まで延在していて、コレクタ-コンタクトゾーンお
    よび前記他のゾーンを形成しているこれらのゾーンの一つが、前記ベースの前記
    エッジに沿って設けられていて、かつ前記ベースと共に当該ダイオードを形成し
    ていることを特徴とする請求項5に従属する請求項6に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157642A (ja) * 2008-12-29 2010-07-15 New Japan Radio Co Ltd 静電破壊保護回路

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6507090B1 (en) * 2001-12-03 2003-01-14 Nano Silicon Pte. Ltd. Fully silicide cascaded linked electrostatic discharge protection
DE10201056B4 (de) * 2002-01-14 2007-06-21 Infineon Technologies Ag Halbleitereinrichtung mit einem bipolaren Schutztransistor
US6933588B1 (en) * 2002-04-29 2005-08-23 National Semiconductor Corporation High performance SCR-like BJT ESD protection structure
US6906386B2 (en) * 2002-12-20 2005-06-14 Advanced Analogic Technologies, Inc. Testable electrostatic discharge protection circuits
US6946720B2 (en) * 2003-02-13 2005-09-20 Intersil Americas Inc. Bipolar transistor for an integrated circuit having variable value emitter ballast resistors
US7074687B2 (en) 2003-04-04 2006-07-11 Freescale Semiconductor, Inc. Method for forming an ESD protection device
US7244992B2 (en) * 2003-07-17 2007-07-17 Ming-Dou Ker Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection
DE102004042348B4 (de) * 2004-09-01 2014-07-31 Infineon Technologies Ag ESD-Halbleiterbauelement mit erhöhter ESD-Robustheit
JP2006128293A (ja) * 2004-10-27 2006-05-18 Matsushita Electric Ind Co Ltd 半導体集積回路の静電気保護素子
US20070023866A1 (en) * 2005-07-27 2007-02-01 International Business Machines Corporation Vertical silicon controlled rectifier electro-static discharge protection device in bi-cmos technology
JP4723443B2 (ja) * 2006-09-13 2011-07-13 Ｏｋｉセミコンダクタ株式会社 半導体集積回路
CN102130155B (zh) * 2010-01-20 2012-11-07 上海华虹Nec电子有限公司 硅控整流器结构的制造方法
EP2515334B1 (en) 2011-04-20 2013-11-20 Nxp B.V. ESD protection circuit
US9054521B2 (en) * 2013-06-25 2015-06-09 Hong Kong Applied Science & Technology Research Institute Company, Ltd. Electro-static-discharge (ESD) protection structure with stacked implant junction transistor and parallel resistor and diode paths to lower trigger voltage and raise holding volatge
US9373615B2 (en) * 2014-11-03 2016-06-21 Texas Instruments Incorporated Bipolar transistor including lateral suppression diode
US10574076B2 (en) * 2016-12-20 2020-02-25 Maxwell Technologies, Inc. Systems and methods for improving cell balancing and cell failure detection
DE202020100838U1 (de) 2020-02-17 2020-03-24 Proreta Tactical GmbH Ballistisch wirksame Schutzvorichtung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4652895A (en) * 1982-08-09 1987-03-24 Harris Corporation Zener structures with connections to buried layer
IT1186227B (it) * 1985-12-03 1987-11-18 Sgs Microelettronica Spa Dispositivo di protezione contro le sovratensioni in ingresso per un circuito integrato di tipo mos
IT1253682B (it) * 1991-09-12 1995-08-22 Sgs Thomson Microelectronics Struttura di protezione dalle scariche elettrostatiche
DE69635885T2 (de) * 1995-09-20 2006-10-19 Texas Instruments Inc., Dallas Schaltung mit einem Schutzmittel
US5850095A (en) * 1996-09-24 1998-12-15 Texas Instruments Incorporated ESD protection circuit using zener diode and interdigitated NPN transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157642A (ja) * 2008-12-29 2010-07-15 New Japan Radio Co Ltd 静電破壊保護回路

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