KR100305238B1 - Esd보호를위한실리콘제어정류기 - Google Patents

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훙쉥 첸
친민 슈
씨 에스 텡
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클라크 3세 존 엠.
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Abstract

실리콘 제어 정류기 (SCR) 구조체는 거의 4-10V 의 약하게 도핑된 확산 (LDD) 접합 항복 전압에 의해 트리거된다. 이 SCR 구조체는 자기장 플레이트 다이오드와 종래의 SCR 기준의 ESD 보호 회로에 존재하는 저항 2 차 보호 소자의 필요성을 제거하여, 신호선상의 RC 지연을 최소화하고 회로 크기를 감소시킨다. 이 SCR 구조체의 공정은 CMOS 공정에 필적하고 서브미크론 기술과 비교가능하다.

Description

ESD 보호를 위한 실리콘 제어 정류기{SILICON CONTROLLED RECTIFIER FOR ESD PROTECTION}
도 1 은 집적 회로구조체의 정전기 방전 (ESD) 보호를 위한 회로 (10) 를 도시한다. 도 1 에 도시된 바와 같이, ESD 보호 회로 (10) 는 보호될 내부 회로와 신호 패드 (12) 사이에 접속된 저항 R 을 포함한다. 신호 패드 (12) 는 실리콘 제어 정류기 (SCR) 구조체 (14) 의 애노드에 또한 접속된다. SCR 구조체 (14) 의 캐소드는 접지에 접속된다. 필드 플레이트 다이오드 (FPD : field plate diode) (16) 는 내부 회로에 대한 신호선 (18) 과 접지 사이에 접속된다. FPD (16) 는 거의 15V 의 항복 전압을 갖는다.
고전압, 즉, 약 15 V 이상의 전압이 신호 패드 (12) 에 인가될 때, ESD 보호 회로 (10) 의 제 1 소자가 항복되고, FPD (16) 는 바이폴라 스냅백 (snapback) 이 된다. 이러한 경우가 발생하면, 저항 R 을 통과하여 흐르는 전류는 신호 패드 (12) 에서의 전압을 증가시켜 SCR (14) 을 턴온시키고내부 회로의 보호를 위해 접지로의 부가적인 전류 경로를 제공한다. 도 2 에 도시된 바와 같이, SCR (14) 이 턴온된후에, SCR (14) 에서의 전력 손실은 저전압 Vh으로 제한된 애노드-캐소드 전위에 따라 감소된다.
FPD (16) 는 15 V 레벨에서 응답하지만, SCR 구조체 (14) 를 통해 흐르는 전류를 초기화하기 위해서는, 애노드와 캐소드사이에 약 50 볼트의 트리거 전압이 필요하다. 비교적 작은 전류가 저항 R 을 통해 흐르기 때문에, 필요한 50 V 를 얻기 위해 매우 큰 저항값이 필요하다. 그러나, 큰 저항값은 큰 다이 (die) 영역의 소비로 귀결되고 RC 지연을 증가시켜, 신호선 (18) 상의 스위칭 시간을 느리게 하기 때문에 큰 저항값은 바람직하지 못하다.
1993년 7월 6일 등록된 미합중국 특허 제 5,225,702 호에는 도 3 에 도시한 바와 같이, 거의 50V 에서 n-웰/p-웰 접합에 의해 트리거되는 SCR 구조체가 개시되어 있다. 도 3 의 SCR 구조체 (300) 에서, 애노드 (302) 에서의 전압이 캐소드 (304) 에서의 전압에 비해 약 50 V 미만일 때, n-웰 (308) 과 p-형 반도체 영역 (310) 사이의 접합 (306) 은 매우 작은 전류가 SCR 구조체 (300) 에 의해 전도되도록 역 바이어스된다. 전도된 전류로 인하여, 접합 (306) 에서 캐리어의 애벌란시 (avalanche) 를 발생시키기 위해서는, 캐소드 (304) 에서의 전압에 대해, 애노드 (302) 에서의 전압은 적어도 약 50V 가 되어야 한다.
도 4 는 약 15V 에서 MOSFET 스냅백에 의해 트리거되는 ESD 보호에 사용하는 개선된 SCR 구조체 (400) 를 나타낸다. 또한 '702 특허에 개시된 SCR 구조체 (400) 는 고농도로 도핑된 n+ 영역 (402) 과 p-형 반도체 영역 (404) 사이의 전계가 저농도로 도핑된 n-웰 (406) 과 p-형 영역 (404) 사이의 전계보다 높기 때문에 약 15V 의 더 낮은 트리거 전압을 제공한다. 그러므로, 캐리어의 애벌란시 발생은 n-웰 (406) 과 p-형 영역 (404) 사이에서 보다 n+영역 (402) 와 p-형 영역 (404) 사이에서 더 쉽게 이루어질 수 있다. n+영역 (402) 과 p-형 영역 (404) 사이의 캐리어의 애벌란시 발생은, 고농도로 도핑된 n+ 영역 (408) (이미터) 과, p-형 영역 (404) (베이스) 및, n-웰 (406) (컬렉터)에 의해 정의된 npn 트랜지스터의 베이스에 바이어스 전류를 제공하여, npn 트랜지스터를 턴온하여 애노드 (410) 로부터 SCR 구조체 (400) 를 통해 캐소드 (412) 로 흐르는 전류를 초기화한다.
또한, 애노드 (410) 에서의 전압이 캐소드 (412) 에서의 전압에 대해 양일 때, 높은 전계가 n-웰 (406) 과 p-형 영역 (404) 사이의 접합 (414) 을 가로질러 형성되기 때문에 SCR 구조체 (400) 의 트리거 전압은 감소된다. 이는 애노드 (410) 와 캐소드 (412) 사이의 전압 전위는 n-웰 (406) 과 p-형 영역 (404) 사이의 접합 (414) 에 가장 가까운 박막 게이트 산화물 (418) 을 가로질러 폴리실리콘 게이트층 (416) 에 의해 인가되는 비교적 짧은 거리를 지나 강하한다는 사실 때문이다.
그러나, 도 4 와 같은 접근은 FPD 에서의 높은 스냅백 전압으로부터 귀결된 잠재된 손실을 가능하게 하면서, 저항 R 과 자기장 필드 다이오드 (FPD) 에 대한 필요성에 기인한 큰 다이 영역을 필요로 하는 단점을 가지고 있다. 또한, 도 4 의 해결책은 이러한 저전압 구조체에서 사용된 박막 게이트 산화물 (418) 때문에 저전압 집적 회로 기술의 적용이 불가능하다.
1994년 1월 4일에 등록된 미합중국 특허 제 5,276,350 호에는 집적 회로의 ESD 보호를 위한, 도 5 에 도시된 역접합 항복 전압이 낮은 제너다이오드 (a low reverse junction break voltage zener diode) 구조체가 개시되어 있다. 도 5 에 도시된 바와 같이, 다이오드 구조체 (500) 는 N- 반도체 기판 또는 P- 반도체 기판 (506) 에 형성된 고농도로 도핑된 N+ 캐소드 영역 (502) 과 고농도로 도핑된 P+ 애노드 영역 (504) 을 포함한다. 저농도로 도핑된 확산 (LDD) 영역 (508) 은 캐소드 영역 (502) 과 애노드 영역 (504) 사이에 형성된다. 다이오드 제조 방법의 일부로서 LDD 주입을 사용함으로서, 약 6.6 V 의 항복 전압을 가진 제너 다이오드가 형성된다.
발명의 개요
본 발명은 약 4 내지 10V 의 저농도 도핑 확산 (LDD) 접합 항복 전압에 의해서 트리거되는 실리콘 제어 정류기 구조체를 제공한다. 저농도로 도핑된 nldd/pldd 영역과 고농도로 도핑된 n+/p+ 영역의 각종 조합이 바람직한 트리거 전압을 성취하는데 이용될 수 있다. 신규한 SCR 구조체는 종래 SCR 기반 ESD 보호 회로에 통상적으로 이용되는 저항 2차 보호 장치 및 필드 플레이트 다이오드가 필요없기 때문에, 다이 영역을 축소시키며 신호선상의 RC 지연을 최소화한다. 상기 구조체는 현존하는 CMOS 공정과 호환되며 서브 마이크론 기술에 적용이 가능하다.
본 발명의 형태 및 이점의 더 나은 이해는 본 발명의 원리가 이용되는 예시적인 실시예에 대한 첨부된 도면 및 이하 상세한 설명을 참조하여 획득될 수 있다.
본 발명은 집적 회로 구조체에서의 정전기 방전 (ESD) 보호에 관한 것으로, 특히, 저전압 트리거 회로와 같은 저농도 도핑 확산 (LDD) 접합 항복을 사용하는 실리콘 제어 정류기 (SCR) 에 관한 것이다.
도 1 은 종래의 SCR 기반 ESD 보호 회로를 도시한 개략도.
도 2 는 종래의 SCR 구조체에 대한 애노드-캐소드 전압 대 SCR 전류를 나타낸 그래프.
도 3 은 ESD 보호를 위한 제 1 종래 기술의 SCR 구조체를 도시한 단면도.
도 4 는 ESD 보호를 위해 사용가능한 제 2 종래기술의 SCR 구조체를 도시한 단면도.
도 5 는 ESD 보호를 위해 사용가능한 종래 제너 다이오드 구조체를 도시한 단면도.
도 6 은 nldd/p+ 접합 항복에 의해 트리거되는 본 발명에 의한 SCR 구조체를 도시한 단면도.
도 6a 는 도 6 의 SCR 구조체와 동일한 회로를 나타낸 개략도.
도 7 은 nldd/pldd 접합 항복에 의해 트리거되는 본 발명에 의한 SCR 구조체를 도시한 단면도.
도 8 은 정동작 및 역동작 ESD 보호 둘다에 사용하기 위해 결합된 pnpn 및 npnp SCR 구조체의 도면.
도 9 는 도 8 의 결합 구조체에 대한 애노드-캐소드 전압 대 SCR 전류를 나타낸 그래프.
도 10 은 도 6 에 도시된 구조체에 상보적인 SCR 구조체를 도시한 단면도.
본 발명에 의한 실리콘 제어 정류기 (SCR) 구조체가 하기에 설명된다. 이러한 SCR 구조체는 "n-웰", "p-웰", "고농도로 도핑된 영역" 및 "저농도로 도핑된 영역" 과 같은 용어를 사용하여 설명한다. SCR 구조체 기술의 당업자들은 SCR 구조체와 관련한 이러한 용어에 통상적으로 해당하는 불순물 농도에서의 상호의 분량상의 차이를 인식할 것이다. 본 발명은 하기의 설명에 의해 제한되지 않으며, 이러한 용어들에 해당하는 바람직한 농도가 하기에 제공된다.
n-웰/p-웰 ∼ 1016cm-3, 고농도로 도핑된 (n+/p+) 영역 ∼ 1020cm-3, 저농도로 도핑된 (nldd/pldd) 영역 ∼ 1018cm-3
도 6 은 집적 회로의 정전기 방전 보호를 위한 SCR 구조체 (600) 를 도시한다. SCR 구조체 (600) 는 반도체 기판 (602) 에 형성되고난 후에 p- 전도성 또는 p+ 전도성중의 하나가 될 수 있다. 기판은 공통으로 접지된다 (도시되지 않음). 이러한 SCR 구조체 (600) 는 N-형 전도성의 제 1 웰 (604) 과 P-형 전도성의 제 2 웰 (606) 을 포함한다. N-웰 (604) 과 P-웰 (606) 은 서로 인접하여 기판 (602) 에 형성되어 그 사이에 제 1 접합을 정의한다. N-형 전도성의 제 1 고농도 도핑 영역 (608) 은 N 웰 (604) 에 형성된다. P-형 전도성의 제 2 고농도 도핑 영역 (610) 은 제 1 고농도 도핑 영역 (608) 에 인접하여 N-웰 (604) 에 형성되어 N-형 영역 (608) 과 P-형 영역 (610) 사이에 제 2 접합을 정의한다. N-형 전도성의 제 3 고농도 도핑 영역 (612) 은 P-웰 (606) 에 형성된다. P-형 전도성의 제 4 고농도 도핑 영역 (614) 은 N-웰 (604) 과 P-웰 (606) 사이에 제 1 접합이 걸치도록 반도체 기판에 형성된다. N-형 전도성의 제 1 저농도 도핑 영역 (616) 은 제 2 고농도 도핑 영역 (610) 과 제 4 고농도 도핑 영역 (614) 사이의 N-웰 (604) 에 형성된다. N-형 전도성의 제 2 저농도 도핑 영역 (618) 은 제 3 고농도 도핑 영역 (612) 과 제 4 고농도 도핑 영역 (614) 사이의 P-웰 (606) 에 형성된다. 애노드 (620) 는 제 1 고농도 도핑 영역 (608) 과 제 2 고농도 도핑 영역 (610) 사이의 제 2 접합상부에 형성된다. 캐소드는 제 3 고농도 도핑 영역 (612) 상에 형성된다. 필드 산화물 (624) 은 SCR 구조체 (600) 를 집적 회로 다이 (die) 상의 측면에 인접한 구조체로부터 분리한다.
도 6 의 SCR 구조체 (600) 와 등가인 회로가 도 6A 에 도시된다. 도 6A 회로는 pnp 트랜지스터 (626), npn 트랜지스터 (628) 및 항복 전압이 낮은 다이오드 (630) 를 포함한다. SCR 구조체 (600) 와 관련하여, pnp 트랜지스터 (626) 는 고농도로 도핑된 p+ 영역 (610) 으로서 에미터와 n-웰 영역 (604) 으로서 베이스와 p-웰 영역 (606) 으로서 컬렉터를 갖는다. npn 트랜지스터 (628) 는 고농도로 도핑된 n+ 영역 (622) 으로서 에미터, p-웰 영역 (606) 으로서 베이스와, n-웰 영역 (604) 으로서 컬렉터를 갖는다. 항복 전압이 낮은 다이오드 (630) 는 고농도로 도핑된 p+영역 (614) 과 저농도로 도핑된 n+ 영역 (616) 에 의해 형성된다.
SCR 구조체 (600) 로 흐르는 전류는 다이오드 (630) 의 접합 항복에 의해 트리거된다. 접합 항복에 대한 트리거 전압 Vtr은 하기와 같이 나타낼 수도 있다.
Vtr 2·Vf+ VBr,
여기서, Vf 다이오드 정바이어스 전압강하 ∼ 0.7V,
VBr= 역 항복 전압 ∼ 7V
그러므로, Vtr= 2 ·(0.7) + 78.4 V
도 7 은, 도 6 의 구조체 (600) 의 제 4 고농도 도핑 영역 (614) 이 P-형 전도성의 저농도로 도핑된 영역 (714) (pldd) 으로 교체된 것만 제외하면 도 6 의 SCR 구조체와 구조적으로 일치하는 SCR 구조체 (700)를 도시한다. 도 7 의 구조체 (700) 의 나머지 구조체의 형태는 도 6 의 구조체 (600) 와 유사한 방식의 계산으로서 알수 있다.
도 8 은 두 개의 정동작 및 역동작에 대해 ESD 보호을 제공하기 위해, 본 발명의 개념을 사용하는 결합된 pnpn/npnp 저 트리거 전압 트라이액 구조체를 나타내는 단순화된 개략도이다. 본 발명에 의하여, 도 6 의 구조체 (600) 는 트라이액의 pnpn 구조체에 사용되고, 도 10 에 도시된 그의 상보형은 트라이액의 npnp 구조체를 형성한다. 도 10 구조체에서, 캐소드는 접지되고 애노드는 음전압으로 바이어스된다.
도 9 는 도 8 에 도시된 트라이액에 대한 애노드-캐소드 전압 대 SCR 전류를 나타낸다.
본 기술 분야의 당업자들은 상기 설명된 SCR 구조체가 nldd/pldd 주입을 사용하는 종래의 CMOS 공정 흐름을 사용하거나, nldd/pldd 주입을 도입하기위해 종래의 CMOS 공정 흐름에 마스킹 단계를 추가함으로서 제조될 수 있다는 것에 주목해야 한다.
상기 설명된 본 발명의 실시예의 다양한 응용이 본 발명의 실행시 이용될 수 있는 것으로 이해되어져야 한다. 하기의 청구항이 본 발명 범주를 정의하며, 청구항의 범위내에 있는 구조체 및 균등물은 청구항에 의해 커버되는 것을 의도로 한다.

Claims (8)

  1. 정전기 방전 보호를 위해 사용할 수 있는 저전압 트리거 실리콘 제어 정류기 (SCR) 에 있어서,
    애노드와,
    캐소드와,
    상기 애노드에 접속된 이미터와 상기 캐소드에 접속된 컬렉터를 가진 pnp 트랜지스터와,
    상기 캐소드에 접속된 이미터와 상기 애노드에 접속된 컬렉터를 가진 npn 트랜지스터 및,
    상기 npn 트랜지스터의 컬렉터와 베이스사이에 접속된 저 항복 전압 다이오드로 이루어져 있으며,
    상기 pnp 트랜지스터의 베이스와 상기 npn 트랜지스터의 컬렉터가 공통적으로 접속되고,
    상기 npn 트랜지스터의 베이스와 상기 pnp 트랜지스터의 컬렉터가 공통적으로 접속되며,
    상기 저 항복 전압 다이오드는 고농도로 도핑된 n+ 영역과, 인접한 pldd 영역으로 이루어지는 것을 특징으로 하는 저전압 트리거 실리콘 제어 정류기.
  2. 정전기 방전 보호를 위해 사용할 수 있는 저전압 트리거 실리콘 제어 정류기 (SCR) 에 있어서,
    애노드와,
    캐소드와,
    상기 애노드에 접속된 이미터와 상기 캐소드에 접속된 컬렉터를 가진 pnp 트랜지스터와,
    상기 캐소드에 접속된 이미터와 상기 애노드에 접속된 컬렉터를 가진 npn 트랜지스터 및,
    상기 npn 트랜지스터의 컬렉터와 베이스사이에 접속된 저 항복 전압 다이오드로 이루어져 있으며,
    상기 pnp 트랜지스터의 베이스와 상기 npn 트랜지스터의 컬렉터가 공통적으로 접속되고,
    상기 npn 트랜지스터의 베이스와 상기 pnp 트랜지스터의 컬렉터가 공통적으로 접속되며,
    상기 저 항복 전압 다이오드는 nldd 영역과, 인접한 pldd 영역으로 이루어지는 것을 특징으로 하는 저전압 트리거 실리콘 제어 정류기.
  3. 정전기 방전 보호를 위해 사용할 수 있는 저전압 트리거 실리콘 제어 정류기 (SCR) 에 있어서,
    애노드와,
    캐소드와,
    상기 애노드에 접속된 이미터와 상기 캐소드에 접속된 컬렉터를 가진 pnp 트랜지스터와,
    상기 캐소드에 접속된 이미터와 상기 애노드에 접속된 컬렉터을 가진 npn 트랜지스터 및,
    상기 npn 트랜지스터의 컬렉터와 베이스사이에 접속된 저 항복 전압 다이오드로 이루어져 있으며,
    상기 pnp 트랜지스터의 베이스와 상기 npn 트랜지스터의 컬렉터가 공통적으로 접속되고,
    상기 npn 트랜지스터의 베이스와 상기 pnp 트랜지스터의 컬렉터가 공통적으로 접속되며,
    상기 저 항복 전압 다이오드는 고농도로 도핑된 p+ 영역과, 인접한 nldd 영역으로 이루어지는 것을 특징으로 하는 저전압 트리거 실리콘 제어 정류기.
  4. 정전기 방전 보호를 위해 사용할 수 있는 저전압 트리거 실리콘 제어 정류기 (SCR) 에 있어서,
    애노드와,
    캐소드와,
    상기 애노드에 접속된 이미터와 상기 캐소드에 접속된 컬렉터를 가진 pnp 트랜지스터와,
    상기 캐소드에 접속된 이미터와 상기 애노드에 접속된 컬렉터을 가진 npn 트랜지스터 및,
    상기 npn 트랜지스터의 컬렉터와 베이스사이에 접속된 저 항복 전압 다이오드로 이루어져 있으며,
    상기 pnp 트랜지스터의 베이스와 상기 npn 트랜지스터의 컬렉터가 공통적으로 접속되고,
    상기 npn 트랜지스터의 베이스와 상기 pnp 트랜지스터의 컬렉터가 공통적으로 접속되며,
    상기 저 항복 전압 다이오드는 pldd 영역과, 인접한 nldd 영역으로 이루어지는 것을 특징으로 하는 저전압 트리거 실리콘 제어 정류기.
  5. 반도체 기판에 형성되고 정전기 방전 보호를 위해 사용가능한 실리콘 제어 정류기 (SCR) 구조체에 있어서,
    상기 반도체 기판에 형성된 제 1 전도형의 제 1 웰과,
    상기 제 1 웰에 인접하여 반도체 기판에 형성되어 상기 제 1 웰 및 제 2 웰사이에 제 1 접합을 정의하는 제 2 전도형의 제 2 웰과,
    상기 제 1 웰에 형성된 제 1 전도형의 제 1 고농도 도핑 영역과,
    상기 제 1 고농도 도핑 영역에 인접하여 상기 제 1 웰에 형성되어 상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이에 제 2접합을 정의하는 상기 제 2 전도형의 제 2 고농도 도핑 영역과,
    상기 제 2 웰에 형성된 상기 제 1 전도형의 제 3 고농도 도핑 영역과,
    상기 제 1 웰과 제 2 웰사이에서 상기 제 1 접합에 걸치도록 형성된 상기 제 2 전도형의 제 4 고농도 도핑 영역과,
    상기 제 2 고농도 도핑 영역과 상기 제 4 고농도 도핑 영역사이의 상기 제 1 웰에 형성된 상기 제 1 전도형의 제 1 저농도 도핑 영역과,
    상기 제 3 고농도 도핑 영역과 상기 제 4 고농도 도핑 영역사이의 상기 제 2 웰에 형성된 상기 제 1 전도형의 제 2 저농도 도핑 영역과,
    상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이의 상기 제 2 접합상부에 전기적으로 접촉하여 형성된 전도성 애노드 및,
    상기 제 3 고농도 도핑 영역상부에 전기적으로 접촉하여 형성된 전도성 캐소드로 이루어지는 것을 특징으로 하는 실리콘 제어 정류기 구조체.
  6. 반도체 기판에 형성되고 정전기 방전 보호에 사용가능한 실리콘 제어 정류기 (SCR) 구조체에 있어서,
    상기 반도체 기판에 형성된 제 1 전도형의 제 1 웰과,
    상기 제 1 웰에 인접하여 상기 반도체 기판에 형성되어 상기 제 1웰 및 제 2 웰사이에 제 1 접합을 정의하는 제 2 전도형의 제 2 웰과,
    상기 제 1 웰에 형성된 상기 제 1 전도형의 제 1 고농도 도핑 영역과,
    상기 제 1 고농도 도핑 영역에 인접하여 상기 제 1 웰에 형성되어 상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이에 제 2 접합을 정의하는 상기 제 2 전도형의 제 2 고농도 도핑 영역과,
    상기 제 2 웰에 형성된 상기 제 1 전도형의 제 3 고농도 도핑 영역과,
    상기 제 1 웰과 제 2 웰사이에서 상기 제 1 접합에 걸치도록 형성된 상기 제 2 전도형의 제 1 저농도 도핑 영역과,
    상기 제 2 고농도 도핑 영역과 상기 제 1 저농도 도핑 영역사이의 제 1 웰에 형성된 제 1 전도형의 제 2 저농도 도핑 영역과,
    상기 제 3 고농도 도핑 영역과 상기 제 1 저농도 도핑 영역사이의 상기 제 2 웰에 형성된 상기 제 1 전도형의 제 3 저농도 도핑 영역과,
    상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이의 상기 제 2 접합상부에 전기적으로 접촉하여 형성된 전도성 애노드 및,
    상기 제 3 고농도 도핑 영역상부에 전기적으로 접촉하여 형성된 전도성 캐소드로 이루어지는 것을 특징으로 하는 실리콘 제어 정류기 구조체.
  7. 반도체 기판에 형성되고 정전기 방전 보호에 사용가능한 트라이액 구조체에 있어서,
    (a) 상기 반도체 기판에 형성된 n-형 전도성의 제 1 웰과,
    상기 제 1 웰에 인접하여 상기 반도체 기판에 형성되어 상기 제 1 웰 및 제 2 웰사이에 제 1 접합을 정의하는 p-형 전도성의 제 2 웰과,
    상기 제 1 웰에 형성된 제 1 고농도 도핑 n+ 영역과,
    상기 제 1 고농도 도핑 n+ 영역에 인접하여 상기 제 1 웰에 형성되어 상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이에 제 2 접합을 정의하는 제 2 고농도 도핑 p+ 영역과,
    상기 제 2 웰에 형성된 제 3 고농도 도핑 n+ 영역과,
    상기 제 1 웰과 제 2 웰사이에서 상기 제 1 접합에 걸치도록 형성된 제 4 고농도 도핑 p+ 영역과,
    상기 제 2 고농도 도핑 영역과 제 4 고농도 도핑 영역사이의 상기 제 1 웰에 형성된 제 1 nldd 영역과,
    상기 제 3 고농도 도핑 영역과 제 4 고농도 도핑 영역사이의 상기 제 2 웰에 형성된 제 2 nldd 영역과,
    상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이의 상기 제 2 접합상부에 전기적으로 접촉하여 형성된 전도성 애노드와,
    상기 제 3 고농도 도핑 영역상부에 전기적으로 접촉하여 형성된 전도성 캐소드를 포함하는, 제 1 실리콘 제어 정류기 (SCR) 구조체와;
    (b) 상기 반도체 기판에 형성된 p-형 전도성의 제 1 웰과,
    상기 제 1 웰에 인접하여 상기 반도체 기판에 형성되어 상기 제 1 웰과 제 2 웰사이에 제 1 접합을 정의하는 n-형 전도성의 제 2 웰과,
    상기 제 1 웰에 형성된 제 1 고농도 도핑 p+ 영역과,
    상기 제 1 고농도 도핑 영역에 인접하여 상기 제 1 웰에 형성되어 상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이에 제 2 접합을 정의하는 제 2 고농도 도핑 n+ 영역과,
    상기 제 2 웰에 형성된 제 3 고농도 도핑 p+ 영역과,
    상기 제 1 웰과 제 2 웰사이에서 상기 제 1 접합에 걸치도록 형성된 제 4 고농도 도핑 n+ 영역과,
    상기 제 2 고농도 도핑 영역과 제 4 고농도 도핑 영역사이의 상기 제 1 웰에 형성된 제 1 pldd 영역과,
    상기 제 3 고농도 도핑 영역과 상기 제 4 고농도 도핑 영역사이의 상기 제 2 웰에 형성된 상기 제 1 전도형의 제 2 pldd 영역과,
    상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이의 상기 제 2 접합상부에 전기적으로 접촉하여 형성된 전도성 애노드, 및
    상기 제 3 고농도 도핑 영역상부에 전기적으로 접촉하여 형성된 전도성 캐소드를 포함하는 제 2 실리콘 제어 정류기 (SCR) 구조체 (b) 로 이루어져 있는 트라이액 구조체.
  8. 반도체 기판에 형성되고 정전기 방전 보호에 사용가능한 트라이액 구조체에 있어서,
    (a) 상기 반도체 기판에 형성된 n-형 전도성의 제 1 웰과,
    상기 제 1 웰에 인접하여 반도체 기판에 형성되어 상기 제 1 웰과 제 2 웰사이에 제 1 접합을 정의하는 p-형 전도성의 제 2 웰과,
    상기 제 1 웰에 형성된 제 1 고농도 도핑 n+ 영역과,
    상기 제 1 고농도 도핑 영역에 인접하여 제 1 웰에 형성되어 상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이에 제 2 접합을 정의하는 제 2 고농도 도핑 영역인 p+ 영역과,
    상기 제 2 웰에 형성된 제 3 고농도 도핑 n+ 영역과,
    상기 제 1 웰과 제 2 웰사이에서 상기 제 1 접합에 걸치도록 형성된 제 1 pldd 영역과,
    상기 제 2 고농도 도핑 영역과 상기 제 1 pldd 영역사이의 제 1 웰에 형성된 제 2 nldd 영역과,
    상기 제 3 고농도 도핑 영역과 상기 제 1 pldd 영역사이의 상기 제 2 웰에 형성된 제 3 nldd 영역과,
    상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이의 상기 제 2 접합상부에 전기적으로 접촉하여 형성된 전도성 애노드, 및
    상기 제 3 고농도 도핑 영역상부에 전기적으로 접촉하여 형성된 전도성 캐소드를 포함하는 제 1 실리콘 제어 정류기 (SCR ) 구조체와;
    (b) 상기 반도체 기판에 형성된 p-형 전도성의 제 1 웰과,
    상기 제 1 웰에 인접하여 상기 반도체 기판에 형성되어 상기 제 1 웰과 제 2 웰사이에 제 1 접합을 정의하는 n-형 전도성의 제 2 웰과,
    상기 제 1 웰에 형성된 제 1 고농도 도핑 p+ 영역과,
    상기 제 1 고농도 도핑 영역과 인접하여 상기 제 1 웰에 형성되어 상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이에 제 2 접합을 정의하는 제 2 고농도 도핑 n+ 영역과,
    상기 제 2 웰에 형성된 제 3 고농도 도핑 p+ 영역과,
    상기 제 1 웰과 제 2 웰사이에서 상기 제 1 접합에 걸치도록 형성된 제 1 nldd 영역과,
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    상기 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역사이의 상기 제 2 접합상부에 전기적으로 접촉하여 형성된 전도성 애노드 및,
    상기 제 3 고농도 도핑 영역상부에 전기적으로 접촉하여 형성된 전도성 캐소드를 포함하는 제 2 실리콘 제어 정류기 (SCR) 구조체로 이루어지는 것을 특징으로 하는 트라이액 구조체.
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