JP2001358227A - 出力段の静電気放電保護のための少量ドープされたレジスタの使用 - Google Patents
出力段の静電気放電保護のための少量ドープされたレジスタの使用Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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Abstract
(57)【要約】
【課題】 小さなレイアウト面積で、ｐＭＯＳ出力トラ
ンジスタのドレイン抵抗の形成を可能とする方法が提供
される。 【解決手段】 改善された静電気放電保護特性を有する
ＣＭＯＳデバイスを製造する方法は、シリコン基板を用
意する工程と、ｐＭＯＳ活性領域のためのｎウエルを形
成する工程と、ｎＭＯＳ活性領域に対するｐウエルを形
成する工程と、少なくとも１つの活性領域において少量
ドープされたドレイン直列レジスタを形成するためにイ
オンを注入する工程とを含む。ｐＭＯＳトランジスタお
よびｎＭＯＳトランジスタを有するＣＭＯＳデバイス使
用のための静電気放電保護構造は、ｐＭＯＳトランジス
タおよびｎＭＯＳトランジスタ両出力を均一にトリガす
る静電気トリガ構造を含み、正および負の静電気放電状
態の両方から保護する。
ンジスタのドレイン抵抗の形成を可能とする方法が提供
される。 【解決手段】 改善された静電気放電保護特性を有する
ＣＭＯＳデバイスを製造する方法は、シリコン基板を用
意する工程と、ｐＭＯＳ活性領域のためのｎウエルを形
成する工程と、ｎＭＯＳ活性領域に対するｐウエルを形
成する工程と、少なくとも１つの活性領域において少量
ドープされたドレイン直列レジスタを形成するためにイ
オンを注入する工程とを含む。ｐＭＯＳトランジスタお
よびｎＭＯＳトランジスタを有するＣＭＯＳデバイス使
用のための静電気放電保護構造は、ｐＭＯＳトランジス
タおよびｎＭＯＳトランジスタ両出力を均一にトリガす
る静電気トリガ構造を含み、正および負の静電気放電状
態の両方から保護する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
のための静電気放電保護に関し、特にこのような集積回
路の活性領域においてレジスタを形成する少量ドープさ
れた領域の提供に関する。
のための静電気放電保護に関し、特にこのような集積回
路の活性領域においてレジスタを形成する少量ドープさ
れた領域の提供に関する。
【０００２】
【従来の技術】ＣＭＯＳトランジスタ、特により長いチ
ャネル長さを有するトランジスタの場合において、均一
した静電気放電（ＥＳＤ）電流フローを得ることは困難
である。ＣＭＯＳトランジスタにおけるｎ-ウエルドレ
イン直列レジスタの提供は、ｎＭＯＳデバイスにおいて
のみ、そしてさらにｎ-ウエル構造においてのみ有用で
あり、出力パッドで正のＥＳＤ状態から保護するだけで
ある。ｎ+ドレイン−ｐ-基板接合ダイオードの使用が公
知であるが、この構成は、負のＥＳＤ状態から保護する
のみであり、ドレイン接合の一部においてｎ-ウエルの
存在を必要とする。
ャネル長さを有するトランジスタの場合において、均一
した静電気放電（ＥＳＤ）電流フローを得ることは困難
である。ＣＭＯＳトランジスタにおけるｎ-ウエルドレ
イン直列レジスタの提供は、ｎＭＯＳデバイスにおいて
のみ、そしてさらにｎ-ウエル構造においてのみ有用で
あり、出力パッドで正のＥＳＤ状態から保護するだけで
ある。ｎ+ドレイン−ｐ-基板接合ダイオードの使用が公
知であるが、この構成は、負のＥＳＤ状態から保護する
のみであり、ドレイン接合の一部においてｎ-ウエルの
存在を必要とする。
【０００３】ドレイン接合をシリコンの局所酸化（ＬＯ
ＣＯＳ）手法を用いてｎ-ウエルの端で分離して、出力
段への正のＥＳＤ状態のトリガの均一性を増加してもよ
いが、出力ＣＭＯＳインバータのｐＭＯＳデバイスのＥ
ＳＤ特性は改善されてこず、ｐＭＯＳデバイスのための
公知のＥＳＤ保護はない。公知のＥＳＤ構造は、ｎ型シ
リコン基板上に製造されるＣＭＯＳデバイスでは動作可
能でない。
ＣＯＳ）手法を用いてｎ-ウエルの端で分離して、出力
段への正のＥＳＤ状態のトリガの均一性を増加してもよ
いが、出力ＣＭＯＳインバータのｐＭＯＳデバイスのＥ
ＳＤ特性は改善されてこず、ｐＭＯＳデバイスのための
公知のＥＳＤ保護はない。公知のＥＳＤ構造は、ｎ型シ
リコン基板上に製造されるＣＭＯＳデバイスでは動作可
能でない。
【０００４】半導体デバイスのためのＥＳＤ保護を提供
するｎ-ウエルレジスタの使用は、Ｇ．Ｎｏｔｅｒｍａ
ｎｓによる「Ｏｎ ｔｈｅ ｕｓｅ ｏｆ ｎ-ｗｅｌ
ｌｒｅｓｉｓｔｏｒｓ ｆｏｒ ｕｎｉｆｏｒｍ ｔｒ
ｉｇｇｅｒｉｎｇ ｏｆＥＳＤ ｐｒｏｔｅｃｔｉｏｎ
ｅｌｅｍｅｎｔｓ」、ＥＯＳ／ＥＳＤ Ｓｙｍｐｏｓ
ｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ、２２１頁、１９９７
年に記載される。
するｎ-ウエルレジスタの使用は、Ｇ．Ｎｏｔｅｒｍａ
ｎｓによる「Ｏｎ ｔｈｅ ｕｓｅ ｏｆ ｎ-ｗｅｌ
ｌｒｅｓｉｓｔｏｒｓ ｆｏｒ ｕｎｉｆｏｒｍ ｔｒ
ｉｇｇｅｒｉｎｇ ｏｆＥＳＤ ｐｒｏｔｅｃｔｉｏｎ
ｅｌｅｍｅｎｔｓ」、ＥＯＳ／ＥＳＤ Ｓｙｍｐｏｓ
ｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ、２２１頁、１９９７
年に記載される。
【０００５】
【発明が解決しようとする課題】本発明の目的は、改善
された静電気放電保護構造を提供することである。
された静電気放電保護構造を提供することである。
【０００６】本発明の別の目的は、公知のＥＳＤ構造よ
りも小さい、このようなＥＤＳ構造を提供することであ
る。
りも小さい、このようなＥＤＳ構造を提供することであ
る。
【０００７】本発明のさらなる目的は、ＣＭＯＳ集積回
路のすべてのタイプと動作可能なＥＳＤ構造を提供する
ことである。
路のすべてのタイプと動作可能なＥＳＤ構造を提供する
ことである。
【０００８】本発明のまた別の目的は、ｎＭＯＳおよび
ｐＭＯＳ出力トランジスタの両方へ均一のトリガを引き
起こすＥＳＤ構造を提供し、正および負のＥＳＤ状態の
両方のための保護を提供することである。
ｐＭＯＳ出力トランジスタの両方へ均一のトリガを引き
起こすＥＳＤ構造を提供し、正および負のＥＳＤ状態の
両方のための保護を提供することである。
【０００９】本発明のまた別の目的は、ｎ型基板および
ｐ型基板上に製造されたＣＭＯＳデバイスの使用に適し
たＥＳＤ構造を提供することである。
ｐ型基板上に製造されたＣＭＯＳデバイスの使用に適し
たＥＳＤ構造を提供することである。
【００１０】
【課題を解決するための手段】改善された静電気放電保
護性質を有するＣＭＯＳデバイスを製造する方法は、シ
リコン基板を用意する工程と、ｐＭＯＳ活性領域のため
のｎ-ウエルを形成する工程と、ｎＭＯＳ活性領域のた
めのｐ-ウエルを形成する工程と、少なくとも１つの活
性領域において少量ドープされたドレイン直列レジスタ
を形成するためにイオン注入する工程とを含む。
護性質を有するＣＭＯＳデバイスを製造する方法は、シ
リコン基板を用意する工程と、ｐＭＯＳ活性領域のため
のｎ-ウエルを形成する工程と、ｎＭＯＳ活性領域のた
めのｐ-ウエルを形成する工程と、少なくとも１つの活
性領域において少量ドープされたドレイン直列レジスタ
を形成するためにイオン注入する工程とを含む。
【００１１】ｐＭＯＳトランジスタおよびｎＭＯＳトラ
ンジスタを有するＣＭＯＳデバイスの使用のための静電
気放電保護構造は、正および負の静電気放電状態の両方
から保護するために、ｐＭＯＳトランジスタおよびｎＭ
ＯＳトランジスタ両出力を均一にトリガする静電気トリ
ガ構造を含む。
ンジスタを有するＣＭＯＳデバイスの使用のための静電
気放電保護構造は、正および負の静電気放電状態の両方
から保護するために、ｐＭＯＳトランジスタおよびｎＭ
ＯＳトランジスタ両出力を均一にトリガする静電気トリ
ガ構造を含む。
【００１２】したがって本発明によれば、改善された静
電気放電保護特性を有するＣＭＯＳデバイスを製造する
方法であって、シリコン基板を用意する工程と、ｐＭＯ
Ｓ活性領域のためのｎウエルを形成する工程と、ｎＭＯ
Ｓ活性領域のためのｐウエルを形成する工程と、該活性
領域のうちの少なくとも１つにおいて少量ドープされた
ドレイン直列レジスタを形成するためにイオンを注入す
る工程とを包含する方法が提供され、そのことにより上
記目的が達成される。
電気放電保護特性を有するＣＭＯＳデバイスを製造する
方法であって、シリコン基板を用意する工程と、ｐＭＯ
Ｓ活性領域のためのｎウエルを形成する工程と、ｎＭＯ
Ｓ活性領域のためのｐウエルを形成する工程と、該活性
領域のうちの少なくとも１つにおいて少量ドープされた
ドレイン直列レジスタを形成するためにイオンを注入す
る工程とを包含する方法が提供され、そのことにより上
記目的が達成される。
【００１３】前記注入工程は、ｎＬＤＤ領域を形成する
ために前記ｎＭＯＳ活性領域中にｎ型イオンを注入する
工程と、ｐＬＤＤ領域を形成するために前記ｐＭＯＳ活
性領域中にｐ型イオンを注入する工程とを含んでもよ
い。
ために前記ｎＭＯＳ活性領域中にｎ型イオンを注入する
工程と、ｐＬＤＤ領域を形成するために前記ｐＭＯＳ活
性領域中にｐ型イオンを注入する工程とを含んでもよ
い。
【００１４】前記ｎ型イオン注入工程は、亜リン酸イオ
ンおよび砒素からなるイオンの群から選択されるイオン
を、１０ｋｅＶと５０ｋｅＶとの間のエネルギーかつ１
×１０12ｃｍ-2と１×１０14ｃｍ-2の注入量で注入する
工程を含んでもよい。
ンおよび砒素からなるイオンの群から選択されるイオン
を、１０ｋｅＶと５０ｋｅＶとの間のエネルギーかつ１
×１０12ｃｍ-2と１×１０14ｃｍ-2の注入量で注入する
工程を含んでもよい。
【００１５】前記ｐ型イオン注入工程は、ボロンイオン
およびＢＦ2イオンからなるイオンの群から選択される
イオンを、１０ｋｅＶと５０ｋｅＶとの間のエネルギー
かつ１×１０12ｃｍ-2と１×１０14ｃｍ-2の注入量で注
入する工程を含んでもよい。
およびＢＦ2イオンからなるイオンの群から選択される
イオンを、１０ｋｅＶと５０ｋｅＶとの間のエネルギー
かつ１×１０12ｃｍ-2と１×１０14ｃｍ-2の注入量で注
入する工程を含んでもよい。
【００１６】前記ＬＤＤドレイン直列レジスタの前記領
域上の前記ｎＬＤＤ領域およびｐＬＤＤ領域の部分をマ
スクする工程と、前記活性領域の前記マスクされない部
分をシリサイド化する工程とをさらにふくんでもよい。
域上の前記ｎＬＤＤ領域およびｐＬＤＤ領域の部分をマ
スクする工程と、前記活性領域の前記マスクされない部
分をシリサイド化する工程とをさらにふくんでもよい。
【００１７】前記活性領域上に酸化層を形成する工程
と、該活性領域の各々においてドレインおよびソース領
域を形成するためにイオン注入する工程と、その構造上
に絶縁層を堆積する工程と、該構造を金属化する工程と
をさらに含んでもよい。
と、該活性領域の各々においてドレインおよびソース領
域を形成するためにイオン注入する工程と、その構造上
に絶縁層を堆積する工程と、該構造を金属化する工程と
をさらに含んでもよい。
【００１８】本発明はさらに、改善された静電気放電保
護特性を有するＣＭＯＳデバイスを製造する方法であっ
て、シリコン基板を用意する工程と、ｐＭＯＳ活性領域
に対するｎウエルを形成する工程と、ｎＭＯＳ活性領域
に対するｐウエルを形成する工程と、該活性領域上にゲ
ート酸化層を形成する工程と、該ゲート酸化層上にゲー
トを形成する工程と、該活性領域のうちの少なくとも１
つにおいて少量ドープされたドレイン直列レジスタを形
成するためにイオンを注入する工程と、該活性領域の各
々においてドレインおよびソース領域を形成するために
イオンを注入する工程と、その構造上に絶縁層を堆積す
る工程と、該構造を金属化する工程とを含む方法を提供
する。
護特性を有するＣＭＯＳデバイスを製造する方法であっ
て、シリコン基板を用意する工程と、ｐＭＯＳ活性領域
に対するｎウエルを形成する工程と、ｎＭＯＳ活性領域
に対するｐウエルを形成する工程と、該活性領域上にゲ
ート酸化層を形成する工程と、該ゲート酸化層上にゲー
トを形成する工程と、該活性領域のうちの少なくとも１
つにおいて少量ドープされたドレイン直列レジスタを形
成するためにイオンを注入する工程と、該活性領域の各
々においてドレインおよびソース領域を形成するために
イオンを注入する工程と、その構造上に絶縁層を堆積す
る工程と、該構造を金属化する工程とを含む方法を提供
する。
【００１９】前記少量ドープされたドレイン直列レジス
タを形成するためにイオンを注入する工程は、ｎＬＤＤ
領域を形成するために前記ｎＭＯＳ活性領域中にｎ型イ
オンを注入する工程と、ｐＬＤＤ領域を形成するために
前記ｐＭＯＳ活性領域中にｐ型イオンを注入する工程と
を含んでもよい。
タを形成するためにイオンを注入する工程は、ｎＬＤＤ
領域を形成するために前記ｎＭＯＳ活性領域中にｎ型イ
オンを注入する工程と、ｐＬＤＤ領域を形成するために
前記ｐＭＯＳ活性領域中にｐ型イオンを注入する工程と
を含んでもよい。
【００２０】前記ｎ型イオンを注入する工程は、亜リン
酸イオンおよび砒素イオンからなるイオンの群から選択
されたイオンを、１０ｋｅＶと５０ｋｅＶとの間のエネ
ルギーかつ１×１０12ｃｍ-2と１×１０14ｃｍ-2との間
の注入量で注入する工程を含んでもよい。
酸イオンおよび砒素イオンからなるイオンの群から選択
されたイオンを、１０ｋｅＶと５０ｋｅＶとの間のエネ
ルギーかつ１×１０12ｃｍ-2と１×１０14ｃｍ-2との間
の注入量で注入する工程を含んでもよい。
【００２１】前記ｐ型イオンを注入する工程は、ボロン
イオンおよびＢＦ2イオンからなるイオンの群から選択
されるイオンを、１０ｋｅＶと５０ｋｅＶとの間のエネ
ルギーかつ１×１０12ｃｍ-2と１×１０14ｃｍ-2との間
の注入量で注入する工程を含んでもよい。
イオンおよびＢＦ2イオンからなるイオンの群から選択
されるイオンを、１０ｋｅＶと５０ｋｅＶとの間のエネ
ルギーかつ１×１０12ｃｍ-2と１×１０14ｃｍ-2との間
の注入量で注入する工程を含んでもよい。
【００２２】前記ＬＤＤドレイン直列レジスタの領域上
の前記ｎＬＤＤ領域およびｐＬＤＤ領域の部分をマスク
する工程と、前記活性領域のマスクされない部分をシリ
サイド化する工程とをさらに含んでもよい。
の前記ｎＬＤＤ領域およびｐＬＤＤ領域の部分をマスク
する工程と、前記活性領域のマスクされない部分をシリ
サイド化する工程とをさらに含んでもよい。
【００２３】またさらに本発明は、ｐＭＯＳトランジス
タおよびｎＭＯＳトランジスタを有するＣＭＯＳデバイ
スにおける、静電気放電保護構造であって、正および負
の静電気放電状態の両方から保護するために、ｐＭＯＳ
トランジスタおよびｎＭＯＳトランジスタ出力を均一に
トリガするための静電気トリガ構造を備える、静電気放
電保護構造をも提供する。
タおよびｎＭＯＳトランジスタを有するＣＭＯＳデバイ
スにおける、静電気放電保護構造であって、正および負
の静電気放電状態の両方から保護するために、ｐＭＯＳ
トランジスタおよびｎＭＯＳトランジスタ出力を均一に
トリガするための静電気トリガ構造を備える、静電気放
電保護構造をも提供する。
【００２４】前記ＣＭＯＳデバイスは、前記静電気トリ
ガ構造が少なくとも１つの前記トランジスタのドレイン
構造を少量ドープされた直列レジスタを含んでもよい。
ガ構造が少なくとも１つの前記トランジスタのドレイン
構造を少量ドープされた直列レジスタを含んでもよい。
【００２５】前記ＣＭＯＳデバイスは、前記ｎＭＯＳト
ランジスタにおけるｎＬＤＤレジスタおよび前記ｐＭＯ
ＳトランジスタにおけるｐＬＤＤレジスタを含んでもよ
い。
ランジスタにおけるｎＬＤＤレジスタおよび前記ｐＭＯ
ＳトランジスタにおけるｐＬＤＤレジスタを含んでもよ
い。
【００２６】前記ＣＭＯＳデバイスは、前記ｎＬＤＤレ
ジスタが約１×１０18ｃｍ-3と１×１０20ｃｍ-3との間
の亜リン酸イオンおよび砒素イオンからなるイオンの群
から選択されるイオンの濃度を有してもよい。
ジスタが約１×１０18ｃｍ-3と１×１０20ｃｍ-3との間
の亜リン酸イオンおよび砒素イオンからなるイオンの群
から選択されるイオンの濃度を有してもよい。
【００２７】前記ＣＭＯＳデバイスは、前記ｐＬＤＤレ
ジスタが約１×１０18ｃｍ-3と１×１０20ｃｍ-3との間
のボロンイオンおよびＢＦ2イオンからなるイオンの群
から選択されるイオンの濃度を有してもよい。
ジスタが約１×１０18ｃｍ-3と１×１０20ｃｍ-3との間
のボロンイオンおよびＢＦ2イオンからなるイオンの群
から選択されるイオンの濃度を有してもよい。
【００２８】
【発明の実施の形態】本発明の要旨および目的は、本発
明の性質が容易に理解し得るように提供される。図面を
参照しながら、本発明の好適な実施形態についての以下
の詳細な説明を考慮することにより、本発明がより完全
に理解され得る。
明の性質が容易に理解し得るように提供される。図面を
参照しながら、本発明の好適な実施形態についての以下
の詳細な説明を考慮することにより、本発明がより完全
に理解され得る。
【００２９】本発明の静電気放電（ＥＳＤ）保護構造
は、ＣＭＯＳ集積回路のための改善されたより小さいサ
イズの出力保護を提供する。静電気放電保護構造は、均
一したトリガをｎＭＯＳおよびｐＭＯＳ出力トランジス
タの両方へ提供し、正および負のＥＳＤ状態の両方のた
めの保護を提供する。この構造は、ｎ型基板上、および
ｐ型基板上に製造されたＣＭＯＳデバイスに適用され得
る。
は、ＣＭＯＳ集積回路のための改善されたより小さいサ
イズの出力保護を提供する。静電気放電保護構造は、均
一したトリガをｎＭＯＳおよびｐＭＯＳ出力トランジス
タの両方へ提供し、正および負のＥＳＤ状態の両方のた
めの保護を提供する。この構造は、ｎ型基板上、および
ｐ型基板上に製造されたＣＭＯＳデバイスに適用され得
る。
【００３０】直列抵抗をデバイスのドレインへ追加する
と、第２の破壊電圧を第１の破壊電圧より大きくし、出
力トランジスタの均一したトリガおよび均一したＥＳＤ
電流フローを提供する。このことは、ＣＭＯＳ集積回路
の出力で正および負のＥＳＤ状態の両方から保護する。
少量ドープされた（ＬＤＤ）レジスタは、一般にさらな
るマスキングステップまたは任意のさらなるプロセスス
テップを含まず、いずれの標準ＣＭＯＳ製造プロセスに
おいても、組み込まれ得る。ｎ+およびｐ+のイオン注入
マスクだけは、変更されなくてはならない。
と、第２の破壊電圧を第１の破壊電圧より大きくし、出
力トランジスタの均一したトリガおよび均一したＥＳＤ
電流フローを提供する。このことは、ＣＭＯＳ集積回路
の出力で正および負のＥＳＤ状態の両方から保護する。
少量ドープされた（ＬＤＤ）レジスタは、一般にさらな
るマスキングステップまたは任意のさらなるプロセスス
テップを含まず、いずれの標準ＣＭＯＳ製造プロセスに
おいても、組み込まれ得る。ｎ+およびｐ+のイオン注入
マスクだけは、変更されなくてはならない。
【００３１】製造プロセスを図面を参照して説明する。
製造プロセスは図１から始まる。基板１０がＣＭＯＳ製
造のために用意される。基板１０は単結晶シリコン、絶
縁体上シリコン（ＳＯＩ）基板、または酸素注入分離
（ＳＩＭＯＸ）基板であり得る。分離領域１２、１４お
よび１６は、シリコンの局所酸化（ＬＯＣＯＳ）または
浅溝分離（ＳＴＩ）、またはＳＯＩデバイスのためのメ
サなどのいずれの他の最先端技術分離プロセスによって
も形成される。次に最先端技術プロセスによって、ｐＭ
ＯＳトランジスタを形成するためのｎーウエル活性領域
１８、およびｎＭＯＳトランジスタを形成するためのｐ
ーウエル活性領域２０を形成する。閾値調整イオン注
入、ゲート酸化物層２２、２４を形成するゲート酸化、
およびゲート電極２６、２８を形成するゲート電極形成
は、それぞれｐＭＯＳトランジスタ形成領域１９および
ｎＭＯＳトランジスタ形成領域２１のためのいずれの最
先端技術プロセスによっても達成される。
製造プロセスは図１から始まる。基板１０がＣＭＯＳ製
造のために用意される。基板１０は単結晶シリコン、絶
縁体上シリコン（ＳＯＩ）基板、または酸素注入分離
（ＳＩＭＯＸ）基板であり得る。分離領域１２、１４お
よび１６は、シリコンの局所酸化（ＬＯＣＯＳ）または
浅溝分離（ＳＴＩ）、またはＳＯＩデバイスのためのメ
サなどのいずれの他の最先端技術分離プロセスによって
も形成される。次に最先端技術プロセスによって、ｐＭ
ＯＳトランジスタを形成するためのｎーウエル活性領域
１８、およびｎＭＯＳトランジスタを形成するためのｐ
ーウエル活性領域２０を形成する。閾値調整イオン注
入、ゲート酸化物層２２、２４を形成するゲート酸化、
およびゲート電極２６、２８を形成するゲート電極形成
は、それぞれｐＭＯＳトランジスタ形成領域１９および
ｎＭＯＳトランジスタ形成領域２１のためのいずれの最
先端技術プロセスによっても達成される。
【００３２】ここで図２を参照する。マスク（図示せ
ず）を塗布し、ｎＭＯＳトランジスタ形成領域２１を保
護する。亜リン酸または砒素イオンを注入してｎＭＯＳ
トランジスタ形成領域１９中にｎ型ＬＤＤ領域３０を形
成する。ｎＬＤＤ領域を形成するために、砒素イオンを
２０ｋｅＶと５０ｋｅＶとの間のエネルギーかつ１×１
０12ｃｍ-2と１×１０14ｃｍ-2との間の注入量で注入し
（亜リン酸イオンが使用される場合は、注入エネルギー
範囲は１０ｋｅＶから５０ｋｅＶが好ましい）、１×１
０18ｃｍ-3と１×１０20ｃｍ-3との間のイオン濃度を生
じさせる。マスクをはがし、第２のマスク（図示せず）
を塗布し、その後ボロンまたはＢＦ2イオンを注入して
ｐＭＯＳトランジスタ形成領域１９中にｐ型ＬＤＤ領域
３２を形成する。ｐＭＯＳトランジスタ形成領域１９を
形成するために、ＢＦ2イオンを２０ｋｅＶと５０ｋｅ
Ｖとの間のエネルギーかつ１×１０12ｃｍ-2と１×１０
14ｃｍ-2との間の注入量で注入し（ボロンイオンが使用
される場合は、注入エネルギー範囲は１０ｋｅＶから５
０ｋｅＶが好ましい）、１×１０18ｃｍ-3と１×１０ 20
ｃｍ-3との間のイオン濃度を生じさせる。薄い酸化物を
化学気相蒸着法（ＣＶＤ）により堆積し、異方性エッチ
ングして、ゲート電極２６、２８周辺に側壁酸化物３
４、３６をそれぞれ形成する。
ず）を塗布し、ｎＭＯＳトランジスタ形成領域２１を保
護する。亜リン酸または砒素イオンを注入してｎＭＯＳ
トランジスタ形成領域１９中にｎ型ＬＤＤ領域３０を形
成する。ｎＬＤＤ領域を形成するために、砒素イオンを
２０ｋｅＶと５０ｋｅＶとの間のエネルギーかつ１×１
０12ｃｍ-2と１×１０14ｃｍ-2との間の注入量で注入し
（亜リン酸イオンが使用される場合は、注入エネルギー
範囲は１０ｋｅＶから５０ｋｅＶが好ましい）、１×１
０18ｃｍ-3と１×１０20ｃｍ-3との間のイオン濃度を生
じさせる。マスクをはがし、第２のマスク（図示せず）
を塗布し、その後ボロンまたはＢＦ2イオンを注入して
ｐＭＯＳトランジスタ形成領域１９中にｐ型ＬＤＤ領域
３２を形成する。ｐＭＯＳトランジスタ形成領域１９を
形成するために、ＢＦ2イオンを２０ｋｅＶと５０ｋｅ
Ｖとの間のエネルギーかつ１×１０12ｃｍ-2と１×１０
14ｃｍ-2との間の注入量で注入し（ボロンイオンが使用
される場合は、注入エネルギー範囲は１０ｋｅＶから５
０ｋｅＶが好ましい）、１×１０18ｃｍ-3と１×１０ 20
ｃｍ-3との間のイオン濃度を生じさせる。薄い酸化物を
化学気相蒸着法（ＣＶＤ）により堆積し、異方性エッチ
ングして、ゲート電極２６、２８周辺に側壁酸化物３
４、３６をそれぞれ形成する。
【００３３】次に、２セグメントｎ+イオン注入マスク
３８、４０を塗布し、その後亜リン酸または砒素ｎ+イ
オン注入を行う。図２に示されるように、マスク３８に
よって、すべてのｐＭＯＳトランジスタおよびｎＭＯＳ
トランジスタのドレイン領域となる部分が被覆される。
イオン注入は、ｎＭＯＳトランジスタ形成領域２１中に
ｎ+を注入し、ｎＭＯＳドレイン４２およびｎＭＯＳソ
ース４４を形成する。ドレイン４２およびソース４４
を、砒素イオンを１×１０15ｃｍ-2から５．０×１０15
ｃｍ-2の注入量かつ２０ｋｅＶから５０ｋｅＶのエネル
ギーで注入して形成する。あるいは、亜リン酸イオンが
注入される場合、注入エネルギー範囲は１０ｋｅＶから
５０ｋｅＶが好ましい。
３８、４０を塗布し、その後亜リン酸または砒素ｎ+イ
オン注入を行う。図２に示されるように、マスク３８に
よって、すべてのｐＭＯＳトランジスタおよびｎＭＯＳ
トランジスタのドレイン領域となる部分が被覆される。
イオン注入は、ｎＭＯＳトランジスタ形成領域２１中に
ｎ+を注入し、ｎＭＯＳドレイン４２およびｎＭＯＳソ
ース４４を形成する。ドレイン４２およびソース４４
を、砒素イオンを１×１０15ｃｍ-2から５．０×１０15
ｃｍ-2の注入量かつ２０ｋｅＶから５０ｋｅＶのエネル
ギーで注入して形成する。あるいは、亜リン酸イオンが
注入される場合、注入エネルギー範囲は１０ｋｅＶから
５０ｋｅＶが好ましい。
【００３４】図３を参照する。ｎ+イオン注入マスクを
除去し、別のマスク（図示せず）を塗布してＢＦ2また
はボロンｐ+イオン注入を行い、ｐＭＯＳトランジスタ
のソース４６およびドレイン４８を形成する。ソース４
６およびドレイン４８を、この実施例において、ＢＦ2
イオンを１×１０15ｃｍ-2から５．０×１０15ｃｍ-2の
注入量かつ２０ｋｅＶから５０ｋｅＶのエネルギーで注
入することによって形成する。ボロンイオンを注入する
場合、注入エネルギーは１０ｋｅＶから５０ｋｅＶが好
ましい。次にこのマスクをはがし、図３に図示される構
造を生じさせる。
除去し、別のマスク（図示せず）を塗布してＢＦ2また
はボロンｐ+イオン注入を行い、ｐＭＯＳトランジスタ
のソース４６およびドレイン４８を形成する。ソース４
６およびドレイン４８を、この実施例において、ＢＦ2
イオンを１×１０15ｃｍ-2から５．０×１０15ｃｍ-2の
注入量かつ２０ｋｅＶから５０ｋｅＶのエネルギーで注
入することによって形成する。ボロンイオンを注入する
場合、注入エネルギーは１０ｋｅＶから５０ｋｅＶが好
ましい。次にこのマスクをはがし、図３に図示される構
造を生じさせる。
【００３５】図３に、ｎＭＯＳトランジスタ形成領域２
１およびｐＭＯＳトランジスタ形成領域１９のためのそ
れぞれのＬＤＤドレイン直列レジスタ５０、５２を示
す。このドレイン直列抵抗は、電圧降下を提供し、ドレ
イン破壊の他の部分が発生する前に、局所的に弱いポイ
ントの第２の破壊を防止する。デバイスのドレインへ直
列抵抗を付加することにより、第２の破壊電圧を第１の
破壊電圧よりも大きくし、出力トランジスタの均一なト
リガおよび均一なＥＳＤ電流フローを提供する。このこ
とは、ＣＭＯＳ集積回路の出力での正および負のＥＳＤ
状態の両方から保護する。したがって、均一のＥＳＤ電
流フローが可能である。ドレイン直列レジスタ５０、５
２は、本明細書において静電気トリガ構造として称され
るものを包含し、ｐＭＯＳトランジスタおよびｎＭＯＳ
トランジスタ出力の両方を均一にトリガして正および負
の静電気放電状態の両方から保護する。
１およびｐＭＯＳトランジスタ形成領域１９のためのそ
れぞれのＬＤＤドレイン直列レジスタ５０、５２を示
す。このドレイン直列抵抗は、電圧降下を提供し、ドレ
イン破壊の他の部分が発生する前に、局所的に弱いポイ
ントの第２の破壊を防止する。デバイスのドレインへ直
列抵抗を付加することにより、第２の破壊電圧を第１の
破壊電圧よりも大きくし、出力トランジスタの均一なト
リガおよび均一なＥＳＤ電流フローを提供する。このこ
とは、ＣＭＯＳ集積回路の出力での正および負のＥＳＤ
状態の両方から保護する。したがって、均一のＥＳＤ電
流フローが可能である。ドレイン直列レジスタ５０、５
２は、本明細書において静電気トリガ構造として称され
るものを包含し、ｐＭＯＳトランジスタおよびｎＭＯＳ
トランジスタ出力の両方を均一にトリガして正および負
の静電気放電状態の両方から保護する。
【００３６】最終の金属化構造を図４に示す。ここで、
ｎ+ゲートが例として用いられる。テトラエチルオルソ
シリケート（ＴＥＯＳ）などの酸化物の厚い層５４を堆
積し、コンタクトホールをあけ、第１の金属を堆積およ
びエッチングし、ｐＭＯＳトランジスタのためのソース
電極５６、ゲート電極５８、およびドレイン電極６０を
形成する。ｎＭＯＳトランジスタはドレイン電極６２、
ゲート電極６４およびソース電極６６を有し、これは動
作的に接続される。
ｎ+ゲートが例として用いられる。テトラエチルオルソ
シリケート（ＴＥＯＳ）などの酸化物の厚い層５４を堆
積し、コンタクトホールをあけ、第１の金属を堆積およ
びエッチングし、ｐＭＯＳトランジスタのためのソース
電極５６、ゲート電極５８、およびドレイン電極６０を
形成する。ｎＭＯＳトランジスタはドレイン電極６２、
ゲート電極６４およびソース電極６６を有し、これは動
作的に接続される。
【００３７】いずれのゲート材料も、開示の構造ととも
に使用され得る。ｎＬＤＤレジスタ５０がｎＭＯＳトラ
ンジスタのドレイン４２中に形成され、ｐＬＤＤレジス
タ５２がｐＭＯＳトランジスタのドレイン４８中に形成
されるが、ＥＳＤ構造は、１つのｎＬＤＤレジスタだけ
がｎＭＯＳトランジスタのドレインに付加されるか、ま
たは１つのｐＬＤＤレジスタだけがｐＭＯＳトランジス
タのドレインに付加される場合でも機能し得る。この実
施形態はＳＯＩ構造を用いても使用され得る。
に使用され得る。ｎＬＤＤレジスタ５０がｎＭＯＳトラ
ンジスタのドレイン４２中に形成され、ｐＬＤＤレジス
タ５２がｐＭＯＳトランジスタのドレイン４８中に形成
されるが、ＥＳＤ構造は、１つのｎＬＤＤレジスタだけ
がｎＭＯＳトランジスタのドレインに付加されるか、ま
たは１つのｐＬＤＤレジスタだけがｐＭＯＳトランジス
タのドレインに付加される場合でも機能し得る。この実
施形態はＳＯＩ構造を用いても使用され得る。
【００３８】第１の実施形態の前記プロセスは非サリサ
イドプロセスのためのものである。サリサイドプロセス
に対しては、さらなるマスクが必要である。ここで図５
を参照する。基板７０は、基板７０中に形成された分離
領域７２、７４および７６を有する。ｐＭＯＳトランジ
スタとなるｐＭＯＳトランジスタ形成領域７９のために
ｎ-ウエル活性領域７８を形成し、ｎＭＯＳトランジス
タとなるｎＭＯＳトランジスタ形成領域８１のためにｐ
-ウエル活性領域８０を形成する。酸化物層８２、８４
を堆積し、そしてまた、ｐＭＯＳトランジスタ形成領域
７９およびｎＭＯＳトランジスタ形成領域８１のために
それぞれゲート電極８６、８８を堆積する。ｐＬＤＤ領
域９０およびｎＬＤＤ領域９２をそれぞれｐＭＯＳトラ
ンジスタ形成領域７９およびｎＭＯＳトランジスタ形成
領域８１のために形成し、ゲート側壁９４、９６を堆積
する。
イドプロセスのためのものである。サリサイドプロセス
に対しては、さらなるマスクが必要である。ここで図５
を参照する。基板７０は、基板７０中に形成された分離
領域７２、７４および７６を有する。ｐＭＯＳトランジ
スタとなるｐＭＯＳトランジスタ形成領域７９のために
ｎ-ウエル活性領域７８を形成し、ｎＭＯＳトランジス
タとなるｎＭＯＳトランジスタ形成領域８１のためにｐ
-ウエル活性領域８０を形成する。酸化物層８２、８４
を堆積し、そしてまた、ｐＭＯＳトランジスタ形成領域
７９およびｎＭＯＳトランジスタ形成領域８１のために
それぞれゲート電極８６、８８を堆積する。ｐＬＤＤ領
域９０およびｎＬＤＤ領域９２をそれぞれｐＭＯＳトラ
ンジスタ形成領域７９およびｎＭＯＳトランジスタ形成
領域８１のために形成し、ゲート側壁９４、９６を堆積
する。
【００３９】選択的シリサイド化は、ｎ+およびｐ+領域
上で起こるが、ＬＤＤレジスタ領域上で起こることは許
されない。これはＬＤＤイオン注入および側壁酸化物の
ＣＶＤの後でマスク９８、１００を付加しゲート側壁酸
化物９４、９６をエッチングすることによって達成され
得る。側壁酸化物をエッチングし、レジストを除去す
る。ＬＤＤレジスタ領域の表面上に酸化物があり得る。
レジスタは酸化物により覆われるので、これらの領域は
シリサイド化されない。選択的ＣＶＤシリサイドが使用
される場合、シリサイドはこれらの領域上には堆積され
得ない。
上で起こるが、ＬＤＤレジスタ領域上で起こることは許
されない。これはＬＤＤイオン注入および側壁酸化物の
ＣＶＤの後でマスク９８、１００を付加しゲート側壁酸
化物９４、９６をエッチングすることによって達成され
得る。側壁酸化物をエッチングし、レジストを除去す
る。ＬＤＤレジスタ領域の表面上に酸化物があり得る。
レジスタは酸化物により覆われるので、これらの領域は
シリサイド化されない。選択的ＣＶＤシリサイドが使用
される場合、シリサイドはこれらの領域上には堆積され
得ない。
【００４０】シリサイド領域１０２、１０４をそれぞれ
ｐＭＯＳトランジスタ形成領域７９およびｎＭＯＳトラ
ンジスタ形成領域８１上にＣＶＤによって堆積する。上
記のように、適切なイオンを注入し、ｐＭＯＳトランジ
スタ形成領域７９およびｎＭＯＳトランジスタ形成領域
８１ためのドレイン１０６、１０８およびソース１１
０、１１２をそれぞれ形成する。この結果、ＬＤＤレジ
スタ１１４、１１６が形成される。ＴＥＯＳなどの酸化
物層１１８を堆積およびエッチングし、ｐＭＯＳトラン
ジスタ形成領域７９およびｎＭＯＳトランジスタ形成領
域８１のためのソース電極１２０、１２６、ゲート電極
１２２、１２８、およびドレイン電極１２４、１３０の
ためのコンタクトホールをそれぞれ形成する。シリサイ
ドプロセスの最終の構造を図６に示す。
ｐＭＯＳトランジスタ形成領域７９およびｎＭＯＳトラ
ンジスタ形成領域８１上にＣＶＤによって堆積する。上
記のように、適切なイオンを注入し、ｐＭＯＳトランジ
スタ形成領域７９およびｎＭＯＳトランジスタ形成領域
８１ためのドレイン１０６、１０８およびソース１１
０、１１２をそれぞれ形成する。この結果、ＬＤＤレジ
スタ１１４、１１６が形成される。ＴＥＯＳなどの酸化
物層１１８を堆積およびエッチングし、ｐＭＯＳトラン
ジスタ形成領域７９およびｎＭＯＳトランジスタ形成領
域８１のためのソース電極１２０、１２６、ゲート電極
１２２、１２８、およびドレイン電極１２４、１３０の
ためのコンタクトホールをそれぞれ形成する。シリサイ
ドプロセスの最終の構造を図６に示す。
【００４１】このように、ＣＭＯＳ集積回路のための静
電気放電保護を提供する方法および構造、そして特にこ
のような集積回路の活性領域においてレジスタを形成す
る少量ドープされた領域を提供する方法および構造が開
示された。本発明のさらなる変形および変更が添付の請
求の範囲に定義されるような本発明の範囲内でなされ得
ることが理解される。
電気放電保護を提供する方法および構造、そして特にこ
のような集積回路の活性領域においてレジスタを形成す
る少量ドープされた領域を提供する方法および構造が開
示された。本発明のさらなる変形および変更が添付の請
求の範囲に定義されるような本発明の範囲内でなされ得
ることが理解される。
【００４２】
【発明の効果】ＣＭＯＳ集積回路の出力レジスタの静電
気放電（ＥＳＤ）耐性向上のため、トランジスタ形成で
用いられるＬＤＤ注入で抵抗を形成し、出力トランジス
タのドレインに直列に接続する。したがって、小さなレ
イアウト面積で、ｐＭＯＳ出力トランジスタのドレイン
抵抗の形成が可能となる。
気放電（ＥＳＤ）耐性向上のため、トランジスタ形成で
用いられるＬＤＤ注入で抵抗を形成し、出力トランジス
タのドレインに直列に接続する。したがって、小さなレ
イアウト面積で、ｐＭＯＳ出力トランジスタのドレイン
抵抗の形成が可能となる。
【図１】図１は、本発明の第１の実施形態によるデバイ
スを製造する連続ステップの描写図である。
スを製造する連続ステップの描写図である。
【図２】図２は、本発明の第１の実施形態によるデバイ
スを製造する連続ステップの描写図である。
スを製造する連続ステップの描写図である。
【図３】図３は、本発明の第１の実施形態によるデバイ
スを製造する連続ステップの描写図である。
スを製造する連続ステップの描写図である。
【図４】図４は、本発明の第１の実施形態によるデバイ
スを製造する連続ステップの描写図である。
スを製造する連続ステップの描写図である。
【図５】図５は、本発明の第２の実施形態によるデバイ
スを製造する連続ステップの描写図である。
スを製造する連続ステップの描写図である。
【図６】図６は、本発明の第２の実施形態によるデバイ
スを製造する連続ステップの描写図である。
スを製造する連続ステップの描写図である。
１０ 基板 １２、１４、１６ 分離領域 １８ ｎ-ウエル活性領域 １９ ｐＭＯＳトランジスタ形成領域 ２０ ｐ-ウエル活性領域 ２１ ｎＭＯＳトランジスタ形成領域 ２２、２４ ゲート酸化物層 ２６、２８ ゲート電極 ３０ ｎ型ＬＤＤ領域 ３２ ｐ型ＬＤＤ領域 ４２ ｎＭＯＳドレイン ４４ ｎＭＯＳソース ４６ ｐＭＯＳソース ４８ ｐＭＯＳドレイン ５０、５２ ＬＤＤドレイン直列レジスタ ５６ ｐＭＯＳソース電極 ５８ ｐＭＯＳゲート電極 ６０ ｐＭＯＳドレイン電極 ６２ ｎＭＯＳドレイン電極 ６４ ｎＭＯＳゲート電極 ６６ ｎＭＯＳソース電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AR02 AR13 BH02 BH07 BH13 EZ12 5F048 AA02 AC03 AC10 BA16 BC06 BE03 BF06 CC01 CC09 CC19 5F140 AA20 AA38 AB03 AC36 BA01 BC06 BE07 BG08 BG12 BG52 BG53 BH12 BH13 BH15 BH30 BH49 BJ05 BJ08 BJ27 BK02 BK13 BK25 BK34 CB01 CB04 CB08 CC03 CF05 DA04
Claims (16)
- 【請求項１】 改善された静電気放電保護特性を有する
ＣＭＯＳデバイスを製造する方法であって、 シリコン基板を用意する工程と、 ｐＭＯＳ活性領域のためのｎウエルを形成する工程と、 ｎＭＯＳ活性領域のためのｐウエルを形成する工程と、 該活性領域のうちの少なくとも１つにおいて少量ドープ
されたドレイン直列レジスタを形成するためにイオンを
注入する工程とを包含する方法。 - 【請求項２】 前記注入工程が、ｎＬＤＤ領域を形成す
るために前記ｎＭＯＳ活性領域中にｎ型イオンを注入す
る工程と、ｐＬＤＤ領域を形成するために前記ｐＭＯＳ
活性領域中にｐ型イオンを注入する工程とを含む、請求
項１に記載の方法。 - 【請求項３】 前記ｎ型イオン注入工程が、亜リン酸イ
オンおよび砒素からなるイオンの群から選択されるイオ
ンを、１０ｋｅＶと５０ｋｅＶとの間のエネルギーかつ
１×１０12ｃｍ-2と１×１０14ｃｍ-2の注入量で注入す
る工程を含む、請求項２に記載の方法。 - 【請求項４】 前記ｐ型イオン注入工程が、ボロンイオ
ンおよびＢＦ2イオンからなるイオンの群から選択され
るイオンを、１０ｋｅＶと５０ｋｅＶとの間のエネルギ
ーかつ１×１０12ｃｍ-2と１×１０14ｃｍ-2の注入量で
注入する工程を含む、請求項２に記載の方法。 - 【請求項５】 前記ＬＤＤドレイン直列レジスタの前記
領域上の前記ｎＬＤＤ領域およびｐＬＤＤ領域の部分を
マスクする工程と、前記活性領域の前記マスクされない
部分をシリサイド化する工程とをさらに含む、請求項２
に記載の方法。 - 【請求項６】 前記活性領域上に酸化層を形成する工程
と、該活性領域の各々においてドレインおよびソース領
域を形成するためにイオン注入する工程と、その構造上
に絶縁層を堆積する工程と、該構造を金属化する工程と
をさらに含む、請求項１に記載の方法。 - 【請求項７】 改善された静電気放電保護特性を有する
ＣＭＯＳデバイスを製造する方法であって、 シリコン基板を用意する工程と、 ｐＭＯＳ活性領域に対するｎウエルを形成する工程と、 ｎＭＯＳ活性領域に対するｐウエルを形成する工程と、 該活性領域上にゲート酸化層を形成する工程と、 該ゲート酸化層上にゲートを形成する工程と、 該活性領域のうちの少なくとも１つにおいて少量ドープ
されたドレイン直列レジスタを形成するためにイオンを
注入する工程と、 該活性領域の各々においてドレインおよびソース領域を
形成するためにイオンを注入する工程と、 その構造上に絶縁層を堆積する工程と、 該構造を金属化する工程とを含む方法。 - 【請求項８】 前記少量ドープされたドレイン直列レジ
スタを形成するためにイオンを注入する工程は、ｎＬＤ
Ｄ領域を形成するために前記ｎＭＯＳ活性領域中にｎ型
イオンを注入する工程と、ｐＬＤＤ領域を形成するため
に前記ｐＭＯＳ活性領域中にｐ型イオンを注入する工程
とを含む、請求項７に記載の方法。 - 【請求項９】 前記ｎ型イオンを注入する工程が、亜リ
ン酸イオンおよび砒素イオンからなるイオンの群から選
択されたイオンを、１０ｋｅＶと５０ｋｅＶとの間のエ
ネルギーかつ１×１０12ｃｍ-2と１×１０14ｃｍ-2との
間の注入量で注入する工程を含む、請求項８に記載の方
法。 - 【請求項１０】 前記ｐ型イオンを注入する工程が、ボ
ロンイオンおよびＢＦ2イオンからなるイオンの群から
選択されるイオンを、１０ｋｅＶと５０ｋｅＶとの間の
エネルギーかつ１×１０12ｃｍ-2と１×１０14ｃｍ-2と
の間の注入量で注入する工程を含む、請求項８に記載の
方法。 - 【請求項１１】 前記ＬＤＤドレイン直列レジスタの領
域上の前記ｎＬＤＤ領域およびｐＬＤＤ領域の部分をマ
スクする工程と、前記活性領域のマスクされない部分を
シリサイド化する工程とをさらに含む、請求項７に記載
の方法。 - 【請求項１２】 ｐＭＯＳトランジスタおよびｎＭＯＳ
トランジスタを有するＣＭＯＳデバイスにおける、静電
気放電保護構造であって、正および負の静電気放電状態
の両方から保護するために、ｐＭＯＳトランジスタおよ
びｎＭＯＳトランジスタ出力を均一にトリガするための
静電気トリガ構造を備える、静電気放電保護構造。 - 【請求項１３】 前記静電気トリガ構造が少なくとも１
つの前記トランジスタのドレイン構造を少量ドープされ
た直列レジスタを含んだ、請求項１２に記載のＣＭＯＳ
デバイス。 - 【請求項１４】 前記ｎＭＯＳトランジスタにおけるｎ
ＬＤＤレジスタおよび前記ｐＭＯＳトランジスタにおけ
るｐＬＤＤレジスタを含む、請求項１３に記載のＣＭＯ
Ｓデバイス。 - 【請求項１５】 前記ｎＬＤＤレジスタが約１×１０18
ｃｍ-3と１×１０20ｃｍ-3との間の亜リン酸イオンおよ
び砒素イオンからなるイオンの群から選択されるイオン
の濃度を有する、請求項１４に記載のＣＭＯＳデバイ
ス。 - 【請求項１６】 前記ｐＬＤＤレジスタが約１×１０18
ｃｍ-3と１×１０20ｃｍ-3との間のボロンイオンおよび
ＢＦ2イオンからなるイオンの群から選択されるイオン
の濃度を有する、請求項１４に記載のＣＭＯＳデバイ
ス。
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