JP2000232167A - より少ないマスク・ステップによる高信頼性高性能のコア・トランジスタおよびｉ／ｏトランジスタのための新規な混合電圧ｃｍｏｓ処理 - Google Patents

より少ないマスク・ステップによる高信頼性高性能のコア・トランジスタおよびｉ／ｏトランジスタのための新規な混合電圧ｃｍｏｓ処理

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JP2000232167A
JP2000232167A JP2000030167A JP2000030167A JP2000232167A JP 2000232167 A JP2000232167 A JP 2000232167A JP 2000030167 A JP2000030167 A JP 2000030167A JP 2000030167 A JP2000030167 A JP 2000030167A JP 2000232167 A JP2000232167 A JP 2000232167A
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Mefurotora Manoji
マノジ、メフロトラ
Mahalingam Nandakumar
マハリンガム、ナンダクマル
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Abstract

(57)【要約】 【課題】 より少ないマスク・ステップによる、高信頼
性・高性能のコア・トランジスタと入出力トランジスタ
のための混合電圧ＣＭＯＳ処理。 【解決手段】 シリコン基板（１０）上にゲートスタッ
ク（３０）が形成される。第１種と第２種のイオン注入
が遂行されて、入出力トランジスタ内にドーピング・プ
ロファイル（７０、８０、９０、１００）を生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は一般にＭＯＳＦＥ
Ｔトランジスタの分野に関し、特に、より少ないステッ
プにより、高性能コア・トランジスタ性能と高いＩ／Ｏ
トランジスタ信頼性を達成する新規な処理に関する。
【０００２】
【従来の技術】混合電圧の諸技術、例えば、約１．８ボ
ルトないし１．２ボルトの作動電圧を有する低電圧コア
・トランジスタおよび約３．３ボルトないし２．５ボル
トの作動電圧を有する高電圧入出力（Ｉ／Ｏ）トランジ
スタについては、特別なマスク・ステップを追加してコ
ア・トランジスタとＩ／Ｏトランジスタを別々に最適化
することなしに、コア・トランジスタとＩ／Ｏトランジ
スタの両方について高い信頼性と高性能を達成すること
は困難である。
【０００３】Ｉ／Ｏトランジスタは、その作動電圧が高
くなるにつれて、高温担体劣化を受けやすくなる。この
影響を軽減するために、軽くドープしたドレイン（ＬＤ
Ｄ）またはドレイン拡張が利用される。この明細書の開
示においては、ＬＤＤは、あらゆるドレイン拡張タイプ
のインプラントを表現するのに使用される。ドレイン拡
張は、典型的に、濃密にドープされたソース・ドレイン
領域を、更にトランジスタのゲートの下に拡張する。い
くつかのアプリケーションにおいて、高電圧ＮＭＯＳ・
Ｉ／Ｏトランジスタのために受入れ可能な結果をもたら
す低用量の高エネルギー砒素を使用して、このＬＤＤが
形成される。マスキングのステップを減少される努力に
おいて、この低用量の高エネルギー砒素を、低電圧コア
ＮＭＯＳトランジスタ内のＬＤＤ構造を形成するために
も使用できる。しかしながら、このＬＤＤ構造は、コア
ＮＭＯＳトランジスタのドライブ電流（Ｉdrive）を著
しく劣化させて、特に、コアのためのドレイン供給電圧
（ＶＤＤ）が約１．８ボルトから約１．２ボルトへ縮小
する。このドライブ電流の劣化は、最も大きな可能性と
して、ソース・ドレイン内および関連のＬＤＤ構造に存
在する直流抵抗（ＲsＲd）による。ドレイン供給電圧が
減少すると、この直流抵抗によりドライブ電流がますま
す制限されるようになる。
【０００４】こうして、高電圧ＮＭＯＳ Ｉ／Ｏトラン
ジスタの高信頼性に必要なＬＤＤ構造が、高い直列抵抗
ＲsＲdと高エネルギー砒素インプラントからの損傷のた
めに、低電圧ＮＭＯＳコア・トランジスタのＩdriveを
ひどく劣化させる。現在の集積回路製作方法は、両方の
トランジスタを最適化するために、追加のマスキング・
ステップの使用が必要である。従って、より多いマスキ
ング・ステップに関連する高コストなしに、両方のトラ
ンジスタを最適化して高信頼性と高性能の両方を結果す
る、より少ないマスキング・ステップ処理への大きな需
要が存在する。
【０００５】
【発明が解決しようとする課題】本発明は、より少ない
マスクによる、高信頼性・高性能のコア・トランジスタ
とマスク・トランジスタのための混合電圧ＣＭＯＳ法で
ある。
【０００６】
【課題を解決するための手段】本発明の一実施例は、信
頼性あるＮＭＯＳ入出力トランジスタを作る方法であっ
て、第１導電率タイプの半導体基板内に、第２導電率タ
イプの領域を最低１つ作るステップと、前記半導体基板
上に、第１厚さのゲート誘電体を形成するステップと、
前記基板上に、第２厚さのゲート誘電体を形成して、前
記第２厚さのゲート誘電体は前記第１厚さのゲート誘電
体に等しいかまたはより厚いステップと、前記第１厚さ
のゲート誘電体上に、第１導電層を形成するステップ
と、前記第２厚さの誘電体上に、第２導電層を形成する
ステップと、前記第１導電層および前記第１厚さのゲー
ト誘電体を腐蝕して、前記第１導電率タイプの半導体基
板上に、第１トランジスタ・ゲート・スタックを形成す
るステップと、前記第１導電層および前記第１厚さのゲ
ート誘電体を腐蝕して、前記第２導電率タイプの半導体
基板上に、第２トランジスタ・ゲート・スタックを形成
するステップと、前記第２導電層および前記第２厚さの
ゲート誘電体を腐蝕して、前記第１導電率タイプの半導
体基板上に、第３トランジスタ・ゲート・スタックを形
成するステップと、第１種(species)タイプの第１イン
プラントにより、前記第１トランジスタ・ゲート・スタ
ックと前記第３トランジスタ・ゲート・スタックを同時
的にインプラントするステップと、第２種タイプの第２
インプラントにより、前記第１トランジスタ・ゲート・
スタックと前記第３トランジスタ・ゲート・スタックを
同時的にインプラントするステップと、前記第１種タイ
プの第３インプラントにより、前記第２トランジスタ・
ゲート・スタックと前記第３トランジスタ・ゲート・ス
タックを同時的にインプラントするステップと、前記第
２種タイプの第４インプラントにより、前記第２トラン
ジスタ・ゲート・スタックと前記第３トランジスタ・ゲ
ート・スタックを同時的にインプラントするステップを
含んでいる。好ましくは、前記第１導電率タイプはｐ形
であり、前記第２導電率タイプはｎ形である。第１イン
プラント種タイプは、Ｂ、ＢＦ２、Ｇａ、Ｉｎ、および
それらのあらゆる組み合わせから選ばれた物質を含み、
第２インプラント種タイプは、Ａｓ、Ｐ、Ｓｂ、および
それらのあらゆる組み合わせから選ばれた物質を含む。
【０００７】本発明のもう一つの実施例は、混合電圧集
積回路を製作する方法であって、少なくとも１つの第２
導電率タイプの領域を、前記第２導電率タイプと反対の
第１導電率タイプの半導体基板内に形成するステップ
と、前記半導体基板上にゲート誘電体を形成するステッ
プと、前記ゲート誘電体上に導体層を形成するステップ
と、前記導体層と前記ゲート誘電体を腐蝕して、前記半
導体基板上に第１トランジスタ・ゲート・スタックを形
成し、また前記第２ゲート導電率タイプの１つの領域上
に第２トランジスタ・ゲート・スタックを形成するステ
ップと、前記第１トランジスタ・ゲート・スタックと前
記第２トランジスタ・ゲート・スタックを、前記第１ト
ランジスタ・ゲート・スタックのためのポケット・イン
プラントにより、同時的にインプラントし、これによ
り、前記第１トランジスタ・ゲート・スタックのための
前記ポケット・インプラントが、前記第２トランジスタ
・ゲート・スタックのためのＬＤＤインプラントとして
機能するステップを含んでいる。
【０００８】本発明の１つの利点は、混合電圧集積回路
を形成するために、マスキングのステップが全く不要な
ことである。本発明のもう１つの利点は、コア・トラン
ジスタの形成に必要なインプラントのほかには、追加の
インプラントが何も必要ないことである。本発明のもう
１つの利点は、１つのトランジスタ・デバイス・タイプ
のポケット・インプラントを、他のトランジスタ・デバ
イス・タイプのドレイン拡張として使用できることであ
る。
【０００９】これらおよび他の利点は、添付図面と共に
明細書を参照することにより、普通の当業者に明らかに
なるであろう。
【００１０】
【発明の実施の形態】以下の本発明の説明は図１ないし
図３を中心として展開するが、本発明はあらゆる半導体
デバイス構造に利用できる。本発明の方法は、特別なマ
スク・ステップなしに、高性能・低電圧ＮＭＯＳコア・
トランジスタと同時に、信頼性ある高電圧ＮＭＯＳ・Ｉ
／Ｏトランジスタを得るための解決法を提供する。
【００１１】本発明の方法は、コアＮＭＯＳトランジス
タとＩ／Ｏ・ＮＭＯＳトランジスタの下記の重要特徴を
結果として生じる。
【００１２】ａ） ＮＭＯＳコア・トランジスタは、好
ましくは、低いＲsＲdのために充分に高い用量の浅いド
レイン拡張を有し、必要な最小ゲート長（Ｌg min）を
維持するために非常に小さなドーパント傾斜(grading)
を有する。
【００１３】ｂ） ＮＭＯＳ・Ｉ／Ｏトランジスタは、
好ましくは、高いＮＭＯＳ・Ｉ／Ｏ信頼性のために充分
なドーピング傾斜(grading)と、受け入れ可能な性能の
ために充分に低いＲsＲdのドレイン拡張を有する。
【００１４】上記の諸特徴は、本発明により、追加のマ
スク・ステップなしに達成される。
【００１５】以下の本発明の説明は、図１と図２に関連
する。図１Ａと図１Ｂを参照すると、基板１０が供給さ
れて、基板１０上にゲート誘電体２０が形成される。基
板１０は、好ましくは導電率においてｐ形であるが、ｎ
形の基板も使用できる。ゲート誘電体２０は、酸化物、
熱生成のＳｉＯ2、窒化物、酸窒化物、またはそれらの
いずれかの組み合わせ含み得るものであり、好ましくは
１ｎｍないし１０ｎｍ程度の厚さを有する。シリコン含
有物質の層（後にパターン化され腐蝕されてゲート構造
３０を形成するもの）が、ゲート誘電体２０上に形成さ
れる。好ましくは、このシリコン含有物質は、多結晶シ
リコン（「ポリ」または「ポリシリコン」）を含んでい
るが、それはエピタキシャル・シリコンまたはいずれか
他の半導電物質を含んでいてもよい。絶縁構造４０が基
板内に収納される。これらの絶縁構造は、酸化物または
何か他の絶縁体を含んでいる。絶縁構造４０の目的は、
基板上の諸能動デバイスを互いに絶縁することである。
基板はウェル５０を含み、ウェル５０は、基板の導電率
と比較すると、反対の導電率タイプのものである。
【００１６】図１Ａと図１Ｂに示された本発明の実施例
について、基板１０はｐ形であり、ウェル５０はｎ形で
ある。コアＮＭＯＳトランジスタは領域２００内に、コ
アＰＭＯＳトランジスタは領域３００内に、Ｉ／Ｏ・Ｎ
ＭＯＳトランジスタは領域４００内に、Ｉ／Ｏ・ＰＭＯ
Ｓトランジスタは領域５００内に製作される。Ｉ／Ｏト
ランジスタ１２０のためのゲート誘電体は、コア・トラ
ンジスタのためのゲート誘電体２０よりも厚い。ゲート
構造３０が決定されると、フォトレジストの層が基板１
０上に形成される。標準的なフォトリソグラフィーの技
法を使用して、このレジストがパターン化され腐蝕され
て、ＰＭＯＳコアとＩ／Ｏトランジスタを覆うレジスト
６０の領域を生成する。ブランケット・ポケットｐ形イ
ンプラントに続いて、ブランケット・ポケットｎ形ＬＤ
Ｄインプラントが遂行されて、ｐ形ドーピング・プロフ
ァイル７０と、ｎ形ドーピング・プロファイル８０が結
果として生じる。現在の集積回路技術においては、ポケ
ット・インプラントとは、スレッショルド電圧のような
トランジスタ特性への短いトランジスタゲート長の影響
を減少させるのに使用されるインプラントのことを言
う。しかしながら、インプラントの効果は、スレッショ
ルド電圧に限られない。特定のトランジスタタイプのた
めのポケット・インプラントは、トランジスタのドレイ
ン拡張を越えて広がるドーピング・プロファイルを結果
するのが普通である。ｐ形ポケット・インプラントの種
は、Ｂ、ＢＦ２、Ｇａ、Ｉｎ、または他の適当なドープ
剤からなり得る。ｎ形ＬＤＤインプラントの種は、Ａ
ｓ、Ｐ、Ｓｂ、または他の適当のｎ型ドープ剤からなり
得る。インプラントの順序は、いくらか任意であって、
ＬＤＤインプラントをポケット・インプラントの以前に
遂行することもできる。ｐ形ポケット・インプラント、
ｎ形ＬＤＤインプラント、および必要ならば他の後続処
理の完了の後に、標準的な処理技法を用いてフォトレジ
スト６０が除去される。フォトレジストの除去に続い
て、いくつかの数の処理が遂行される。
【００１７】図１Ｂを参照すると、基板１０の上にフォ
トレジストの層が形成され、パターン化され腐蝕され
て、ＮＭＯＳコア・トランジスタを覆う構造１５０を形
成する。ブランケット・ポケットｎ形インプラントに続
いてブランケットｐ形ＬＤＤインプラントが遂行され
て、ｎ形ドーピング・プロファイル９０とｐ形ドーピン
グプロファイル１００が結果として生じる。ｎ型ポケッ
ト・インプラントの種は、Ａｓ、Ｐ、Ｓｂまたは他のい
ずれかの適当なｎ形ドープ剤からなり得る。ｐ型ＬＤＤ
インプラントの種は、Ｂ、ＢＦ２、Ｇａ、Ｉｎまたは他
のいずれかの適当なｐ形ドープ剤からなり得る。インプ
ラントの順序は、いくらか任意であって、ポケット・イ
ンプラントの以前にＬＤＤインプラントを遂行すること
もできる。インプラントの完了後に、標準的なＣＭＯＳ
処理技法を使用して、集積回路が完成される。
【００１８】本発明の特定の実施例において、下記のイ
ンプラントが、ＮＭＯＳ・Ｉ／Ｏトランジスタ上で実行
される。
【表１】
【００１９】結果として生じるドーピング・プロファイ
ルを、図２に示す。ＮＭＯＳ・ＬＤＤのプロファイルは
６００で示され、ＮＭＯＳポケットのプロファイルは６
１０で示され、ＰＭＯＳ・ＬＤＤのプロファイルは６２
０で示され、ＰＭＯＳポケットプロファイルは６３０で
示され、結果として生じるＮＭＯＳ・Ｉ／Ｏトランジス
タのプロファイルは６４０で示される。ＮＭＯＳ・Ｉ／
Ｏトランジスタ内のｎ形ドーピングのこの傾斜領域は、
マスク・ステップを追加することなしに、信頼性あるＩ
／Ｏトランジスタと高性能コア・トランジスタを結果と
して生じる。
【００２０】インプラントの諸条件に加えて、最終的な
プロファイルは、処理中にトランジスタが受ける熱サイ
クルの関数である。最適ドーピング・プロファイルを結
果するインプラントを決定する際に、熱サイクルを決定
の要因として入れるべきである。
【００２１】本発明の更なる実施例を図３に示す。ここ
にＮＭＯＳトランジスタ７００とＰＭＯＳトランジスタ
７２０が図示されている。これらのトランジスタ７００
と同７２０は、コア・トランジスタでもＩ／Ｏトランジ
スタでもあり得る。図３において、ブランケット・ポケ
ットｐ形インプラントに続いてブランケットｎ形ＬＤＤ
インプラントが遂行されて、ｐ形ドーピング・プロファ
イル７０と、ｎ形ドーピングプロ・ファイル８０が結果
として生じる。ｐ形ポケット・インプラントの種はＢ、
ＢＦ２、Ｇａ、Ｉｎ、またはいずれか他の適当なｐ形ド
ープ剤からなり得る。ｎ型ＬＤＤインプラントの種はＡ
ｓ、Ｐ、Ｓｂ、またはいずれか他の適当なｎ型ドープ剤
からなり得る。インプラントの順序は、いくらか任意で
あって、ＬＤＤインプラントをポケット・インプラント
の以前に遂行してもよい。この実施例において、両方の
形のトランジスタが両方のインプラントを受ける。ＮＭ
ＯＳトランジスタ７０のためのｐ形ポケット・インプラ
ントは、ＰＭＯＳトランジスタ内でＬＤＤインプラント
として使用される。ＮＭＯＳトランジスタ８０内のｎ形
ＬＤＤインプラントは、ＰＭＯＳトランジスタ内のポケ
ット・インプラントととして使用される。これらの処理
に続いて、デバイスを完全に製作するために、どんなス
テップ数の処理を遂行してもよい。この実施例をｐ形ポ
ケット・インプラントとｎ形ＬＤＤインプラントに関し
て説明してきたが、ｎ形ポケットとｐ形ＬＤＤインプラ
ントに対しても、この方法を同等に利用できる。
【００２２】この発明を例示の実施例に関して説明して
きたが、この説明は限定的な意味で解釈されることを意
図するものではない。例示の実施例の種々の修正と組み
合わせと共に、この発明の他の実施例もまた、前記の説
明を参照した当業者に明白であろう。従って、前記の特
許請求の範囲はあらゆるそうした修正または実施例を包
含することを意図している。
【００２３】以上の説明に関して更に以下の項を開示す
る。
【００２４】（１） 混合電圧集積回路を製作する方法
であって、半導体基板上にゲート誘電体を形成するステ
ップと、前記ゲート誘電体上に導電層を形成するステッ
プと、前記導電層と前記ゲート誘電体を腐蝕してトラン
ジスタ・ゲート・スタックを形成するステップと、第１
導電率タイプの第１インプラントにより前記トランジス
タ・ゲート・スタックをインプラントするステップと、
前記第１導電率タイプと反対の第２導電率の第２インプ
ラントにより前記トランジスタ・ゲート・スタックをイ
ンプラントするステップと、前記第１導電率タイプの第
３インプラントにより前記トランジスタ・ゲート・スタ
ックをインプラントするステップを含んでいる、前記方
法。
【００２５】（２） 前記ゲート誘電体は、二酸化珪
素、酸窒化珪素、窒化珪素、およびそれらのあらゆる組
み合わせからなるグループから選択された物質を含んで
いる第１項記載の方法。
【００２６】（３） 前記導電層は、ドープされたポリ
シリコン、ドープされてないポリシリコン、エピタキシ
ャル・シリコン、およびそれらのあらゆる組み合わせか
らなるグループから選択された物質を含んでいる第１項
記載の方法。
【００２７】（４） 前記第１インプラントは、Ｂ、Ｂ
Ｆ２、Ｇａ、Ｉｎ、およびそれらのあらゆる組み合わせ
からなるグループから選択された物質を含んでいる第１
項記載の方法。
【００２８】（５） 前記第２インプラントは、Ａｓ、
Ｐ、Ｓｂ、およびそれらのあらゆる組み合わせからなる
グループから選択された物質を含んでいる第１項記載の
方法。
【００２９】（６） 前記第２導電率タイプの第４のイ
ンプラントにより前記トランジスタ・ゲート・スタック
をインプラントするステップを更に含んでいる第１項記
載の方法。
【００３０】（７） 混合電圧集積回路を製作する方法
であって、第２導電率タイプと反対の第１導電率タイプ
の半導体基板内に、前記第２導電率タイプの少なくとも
１つの領域を形成するステップと、前記半導体基板上に
第１厚さのゲート誘電体を形成するステップと、前記半
導体基板上に第２厚さのゲート誘電体を形成し、前記第
２厚さは前記第１厚さよりも厚いステップと、前記第１
厚さのゲート誘電体上に第１導電層を形成するステップ
と、前記第２厚さのゲート誘電体上に第２導電層を形成
するステップと、前記第１導電層と前記第１厚さのゲー
ト誘電体を腐蝕して、前記半導体基板上の第１トランジ
スタ・ゲート・スタックと、前記第２導電率タイプの前
記１つの領域上の第２トランジスタ・ゲート・スタック
を形成するステップと、前記第２導電層と前記第２厚さ
のゲート誘電体を腐蝕して、前記半導体基板上に第３ト
ランジスタ・ゲート・スタックを形成するステップと、
第１種タイプの第１インプラントにより、前記第１トラ
ンジスタ・ゲート・スタックと前記第３トランジスタ・
ゲート・スタックを同時的にインプラントするステップ
と、第２種タイプの第２インプラントにより、前記第１
トランジスタ・ゲート・スタックと前記第３トランジス
タ・ゲート・スタックを同時的にインプラントするステ
ップと、第１種タイプの第３インプラントにより、前記
第２トランジスタ・ゲート・スタックと前記第３トラン
ジスタ・ゲート・スタックを同時的にインプラントする
ステップと、第２種タイプの第４インプラントにより、
前記第２トランジスタ・ゲート・スタックと前記第３ト
ランジスタ・ゲート・スタックを同時的にインプラント
するステップを含んでなる、前記方法。
【００３１】（８） 前記第１導電率タイプはｐ形であ
る第７項記載の方法。
【００３２】（９） 前記第２導電率タイプはｎ形であ
る第７項記載の方法。
【００３３】（１０） 前記第１厚さのゲート誘電体
は、二酸化珪素、酸窒化珪素、窒化珪素、およびそれら
のあらゆる組み合わせから選択された物質を含んでいる
第７項記載の方法。
【００３４】（１１） 前記第２厚さのゲート誘電体
は、二酸化珪素、酸窒化珪素、窒化珪素、およびそれら
のあらゆる組み合わせから選択された物質を含んでいる
第７項記載の方法。
【００３５】（１２） 前記第１導電層は、ドープされ
たポリシリコン、ドープされてないポリシリコン、エピ
タキシャル・シリコン、およびそれらのあらゆる組み合
わせからなるグループから選択された物質を含んでいる
第７項記載の方法。
【００３６】（１３） 前記第２導電層は、ドープされ
たポリシリコン、ドープされてないポリシリコン、エピ
タキシャル・シリコン、およびそれらのあらゆる組み合
わせからなるグループから選択された物質を含んでいる
第７項記載の方法。
【００３７】（１４） 前記第１種タイプは、Ｂ、ＢＦ
２、Ｇａ、Ｉｎ、およびそれらのあらゆる組み合わせか
らなるグループから選択された物質を含んでいる第７項
記載の方法。
【００３８】（１５） 前記第２種は、Ａｓ、Ｐ、Ｓ
ｂ、およびそれらのあらゆる組み合わせからなるグルー
プから選択された物質を含んでいる第７項記載の方法。
【００３９】（１６） 混合電圧集積回路を製作する方
法であって、第２導電率タイプと反対の第１導電率タイ
プの半導体基板内に、前記第２導電率タイプの少なくと
も１つの領域を形成するステップと、前記半導体基板上
にゲート誘電体を形成するステップと、前記ゲート誘電
体上に導電層を形成するステップと、前記導電層と前記
ゲート誘電体を腐蝕して、前記半導体基板上の第１トラ
ンジスタ・ゲート・スタックおよび前記第２導電率タイ
プの前記１つの領域上の第２トランジスタ・ゲート・ス
タックを形成するステップと、前記第１トランジスタ・
ゲート・スタックのためのポケット・インプラントによ
り、前記第１トランジスタ・ゲート・スタックと前記第
２トランジスタ・ゲート・スタックを同時的にインプラ
ントして、これにより、前記第１トランジスタ・ゲート
・スタックのための前記ポケット・インプラントが、前
記第２ゲート・スタックのためのＬＤＤインプラントと
して機能するステップを含んでなる、前記方法。
【００４０】（１７） 前記第１導電率タイプはｐ形で
ある第１６項記載の方法。
【００４１】（１８） 前記第２導電率タイプはｎ形で
ある第１６項記載の方法。
【００４２】（１９） 前記ゲート誘電体は、二酸化珪
素、酸窒化珪素、窒化珪素、およびそれらのあらゆる組
み合わせから選択された物質を含んでいる第１６項記載
の方法。
【００４３】（２０） 前記導電層は、ドープされたポ
リシリコン、ドープされてないポリシリコン、エピタキ
シャル・シリコン、およびそれらのあらゆる組み合わせ
からなるグループから選択された物質を含んでいる第１
６項記載の方法。
【００４４】（２１） 前記ポケット・インプラント
は、Ｂ、ＢＦ２、Ｇａ、Ｉｎ、およびそれらのあらゆる
組み合わせからなるグループから選択された物質を含ん
でいる第１６項記載の方法。
【００４５】（２２） 前記第１トランジスタ・ゲート
・スタックのためのＬＤＤインプラントにより、前記第
１トランジスタ・ゲート・スタックおよび前記第２トラ
ンジスタ・ゲート・スタックを同時的にインプラントし
て、これにより、前記ＬＤＤインプラントが前記第２ト
ランジスタ・ゲート・スタックのためのポケット・イン
プラントとして機能するステップを更に含んでなる第１
６項記載の方法。
【００４６】（２３） より少ないマスク・ステップに
よる高信頼性・高性能のコア・トランジスタと入出力ト
ランジスタのための混合電圧ＣＭＯＳ処理。シリコン基
板１０上にゲートスタック３０が形成される。第１種と
第２種のイオン注入が遂行されて、入出力トランジスタ
内にドーピング・プロファイル７０、８０、９０、１０
０を生成する。
【図面の簡単な説明】
【図１】Ｉ／Ｏトランジスタの製作における種々なステ
ップでの断面図である。
【図２】本発明の特定の実施例から得られるドーピング
・プロファイルを示す。
【図３】本発明の特定の実施例から得られるドーピング
・プロファイルを示す。共通の参照番号は、これらの諸
図を通じて同一または類似の機能を示す。これらの図は
一定の比例に縮小して描いたものではなく、単に説明を
目的として提供されるに過ぎない。
【符号の説明】
１０ 基板 ２０ ゲート誘電体 ３０ ゲート構造 ４０ 絶縁構造 ５０ ウェル ６０ レジスト ７０ ｐ形ドーピング・プロファイル ８０ ｎ形ドーピング・プロファイル ９０ ｎ形ドーピング・プロファイル １００ ｐ形ドーピング・プロファイル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マノジ、メフロトラ アメリカ合衆国 テキサス、ダラス、 オ ーデリア ロード 12121、ナンバー408 (72)発明者 マハリンガム、ナンダクマル アメリカ合衆国 テキサス、リチャードソ ン、 ウォータービュー パークウェイ 2200、ナンバー2338

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 混合電圧集積回路を製作する方法であっ
    て、 半導体基板上にゲート誘電体を形成するステップと、 前記ゲート誘電体上に導電層を形成するステップと、 前記導電層と前記ゲート誘電体を腐蝕してトランジスタ
    ・ゲート・スタックを形成するステップと、 第１導電率タイプの第１インプラントにより前記トラン
    ジスタ・ゲート・スタックをインプラントするステップ
    と、 前記第１導電率タイプと反対の第２導電率の第２インプ
    ラントにより前記トランジスタ・ゲート・スタックをイ
    ンプラントするステップと、 前記第１導電率タイプの第３インプラントにより前記ト
    ランジスタ・ゲート・スタックをインプラントするステ
    ップを含んでいる、前記方法。
JP2000030167A 1999-02-08 2000-02-08 より少ないマスク・ステップによる高信頼性高性能のコア・トランジスタおよびｉ／ｏトランジスタのための新規な混合電圧ｃｍｏｓ処理 Abandoned JP2000232167A (ja)

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