KR100808797B1 - 반도체 소자의 이온 주입 방법 - Google Patents

반도체 소자의 이온 주입 방법 Download PDF

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Abstract

공정수를 줄일 수 있는 반도체 소자의 이온 주입 방법이 개시된다.
본 발명은 최적화된 공정 조건을 이용하여 코어 영역, 고전압 영역 및 I/O 영역의 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역에 이온 주입공정을 수행함으로써, 공정수를 획기적으로 줄여 비용을 절감할 뿐만 아니라 이동도를 크게 증가시켜 소자의 전기적 특성을 향상시킬 수 있다.
반도체 소자, SoC, multi-threshold voltage, 이동도, 이온 주입

Description

반도체 소자의 이온 주입 방법{Method of implanting ion in semiconductor device}
도 1a 내지 도 1c는 본 발명의 반도체 소자의 NMOS 트랜지스터의 전기적 특성을 도시한 그래프.
도 2a 내지 도 2c는 본 발명의 반도체 소자의 PMOS 트랜지스터의 전기적 특성을 도시한 그래프.
도 3은 본 발명의 NMOS 트랜지스터와 PMOS 트랜지스터의 인가전압(Vds)에 따른 구동 전류(Ids) 곡선을 도시한 그래프.
본 발명은 반도체 소자에 관한 것으로, 특히 공정수를 줄일 수 있는 반도체 소자의 이온 주입 방법에 관한 것이다.
반도체 소자의 고속화, 고집적화를 통해 제조원가를 낮추고 전력소모를 줄이며 소자의 동작속도를 빠르게 하기 위해 지속적으로 크기가 줄어들고 있다.
그 결과, 한 칩에서 코어의 저전압 소자와 아날로그와 I/O 부분에 적용되는 고전압 소자는 물론 다양한 코어 IP와 메모리가 탑재된 SoC(system on chip) 시대가 도래하고 있다.
이러한 SoC 제품의 경우, 다양한 기능을 확보하기 위해 파워 제어(power control)를 위한 멀티 문턱전압(multi-threshold voltage) 공정 또는 고전압 I/O 소자를 아날로그나 RF 소자에 활용하는 등 다양한 공정 기술이 적용되고 있다. 이 경우, 멀티 문턱전압 공정을 사용하기 위해서는 코어나 I/O만을 이용한 로직 공정과 비교하여 볼 때, 미디엄 Vt(medium Vt) 트랜지스터 및 순 트랜지스터(native transistor)를 추가적으로 이용해야 하므로, 보다 많은 공정 단계가 필요하다.
즉, 종래의 반도체 소자는 코어 영역, 고전압 영역 및 I/O 영역으로 구분되고, 각 영역에 다수의 PMOS 트랜지스터나 다수의 NMOS 트랜지스터가 형성될 수 있다.
각 트랜지스터는 Vt 설정을 위한 이온 주입 공정, 게이트 형성 공정, LDD 형성 공정, 소오스/드레인 공정이 순차적으로 진행되어 형성될 수 있다.
특히, Vt 설정을 위한 이온 주입 공정을 상세히 살펴보면, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역에 대해 수행된다. 즉, NMOS 트랜지스터 영역의 기판에 제1 이온 주입 공정이 수행되고, 코어 영역에 제2 이온 주입 공정이 수행되어 코어용 Vt가 설정되고, I/O 영역에 제3 이온 주입 공정이 수행되어 I/O용 Vt가 설정되고, 고전압 영역에 제4 이온 주입 공정이 수행되어 고전압용 Vt가 설정된다. 이어서, PMOS 트랜지스터 영역의 기판에 제5 이온 주입 공정이 수행되고, 코어 영 역에 제6 이온 주입 공정이 수행되어 코어용 Vt가 설정되고, I/O 영역에 제7 이온 주입 공정이 수행되어 I/O용 Vt가 설정된다.
따라서 코어 영역, 고전압 영역 및 I/O 영역의 NMOS 트랜지스터 영역에 Vt를 설정하기 위해서는 4번의 이온 주입 공정이 필요하고 코어 영역, 고전압 영역 및 I/O 영역의 PMOS 트랜지스터 영역에 Vt를 설정하기 위해서는 3번의 이온 주입 공정이 필요하게 된다.
이러한 경우, NMOS 트랜지스터나 PMOS 트랜지스터에 따라 그리고 코어 영역, 고전압 영역 및 I/O 영역에 따라 도펀트, 에너지, 도즈량 등의 이온 주입을 위한 공정 조건이 상이해질 수 있다.
이와 같이 종래의 Vt 설정을 위한 이온 주입 공정은 그 공정 단계가 많고 각 공정 단계별로 추가 마스크가 필요하기 때문에 결국 마스크 제작 비용이 증가되고, 각 공정 단계가 증가함에 따라 공정 시간이 증가하게 되어 결국 소자의 단가가 증가하는 문제가 있다.
본 발명은 이온 주입 공정의 공정 조건을 최적화하여 공정 단계를 현저히 줄여줌으로써, 공정시간을 단축하고 비용을 절감할 수 있는 반도체 소자의 이온 주입 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 코어 영역, 고전압 영역 및 I/O 영역으로 구분되고, 상기 코어 영역과 상기 I/O 영역은 다수의 NMOS 트랜지스터와 다수의 PMOS 트랜지스터를 형성하기 위한 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역으로 구분된 기판에 이온 주입을 수행하는 반도체 소자의 이온 주입 방법은, 상기 NMOS 트랜지스터 영역의 기판상에 제1 마스크를 대상으로 제1 공정 조건에 의한 제1 이온 주입 공정을 수행하여 I/O용 Vt와 고전압용 Vt를 동시에 설정하는 단계; 상기 NMOS 트랜지스터 영역의 기판상에 제2 마스크를 대상으로 제2 공정 조건에 의한 제2 이온 주입 공정을 수행하여 코어 영역용 Vt를 설정하는 단계; 및 PMOS 트랜지스터 영역의 기판상에 제3 마스크를 대상으로 제3 공정 조건에 의한 제3 이온 주입 공정을 수행하여 코어 영역용 Vt와 I/O용 Vt를 설정하는 단계를 포함한다.
본 발명의 제2 실시예에 따르면, 코어 영역, 고전압 영역 및 I/O 영역으로 구분되고, 상기 코어 영역과 상기 I/O 영역은 다수의 NMOS 트랜지스터와 다수의 PMOS 트랜지스터를 형성하기 위한 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역으로 구분된 기판에 이온 주입을 수행하는 반도체 소자의 이온 주입 방법은, PMOS 트랜지스터 영역의 기판상에 제1 마스크를 대상으로 제1 공정 조건에 의한 제1 이온 주입 공정을 수행하여 코어 영역용 Vt와 I/O용 Vt를 설정하는 단계; 상기 NMOS 트랜지스터 영역의 기판상에 제2 마스크를 대상으로 제2 공정 조건에 의한 제2 이온 주입 공정을 수행하여 I/O용 Vt와 고전압용 Vt를 동시에 설정하는 단계; 및 상기 NMOS 트랜지스터 영역의 기판상에 제3 마스크를 대상으로 제3 공정 조건에 의한 제 3 이온 주입 공정을 수행하여 코어 영역용 Vt를 설정하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명은 이온 주입 공정을 획기적으로 줄여 비용을 공정을 단순화하고 비용을 절감하는 것을 가장 중요한 특징으로 한다.
이를 위해, 본 발명은 코어 영역, 고전압 영역 및 I/O 영역의 NMOS 트랜지스터에 대해 2번의 이온 주입 공정이 수행되고, 코어 영역, 고전압 영역 및 I/O 영역에 PMOS 트랜지스터에 대해 1번의 이온 주입 공정이 수행되어, 총 3번의 이온 주입 공정이 수행된다. 이는 7번의 이온 주입 공정이 수행되는 종래에 비해 4번이나 이온 주입 공정이 감소되게 된다. 따라서 본 발명은 종래에 비해 이온 주입 공정수가 줄어들게 되고, 이에 따라 마스크 제작에 필요한 비용이 줄어들게 되어 비용 절감 효과가 있고, 이온 주입 공정을 3번만 수행하면 되므로 공정 시간이 현저히 단축되게 되는 효과가 있다.
본 발명의 이온 주입 공정을 이하에서 설명한다.
코어 영역, 고전압 영역 및 I/O 영역으로 구분되고, 코어 영역과 I/O 영역은 다수의 PMOS 트랜지스터와 다수의 NMOS 트랜지스터를 형성하기 위한 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역으로 구분된 기판이 마련된다.
먼저, NMOS 트랜지스터 영역의 기판상에 제1 마스크를 대상으로 제1 공정 조건에 의한 제1 이온 주입 공정을 수행하여 I/O용 Vt와 고전압용 Vt를 동시에 설정한다.
상기 제1 공정 조건은 11B+의 도펀트, 2.5E12~4.5E12 ion/cm2의 도즈, 18~22KeV의 에너지 및 7도의 기울기(tilt)를 갖는다.
상기 제1 마스크는 I/O 영역 및 고전압 영역의 NMOS 트랜지스터 영역으로 도펀트가 주입되도록 패턴되어 있다. 이에 따라, 상기 제1 마스크를 통과한 11B+의 도펀트는 코어 영역으로는 주입되지 않고, I/O 영역과 고전압 영역의 NMOS 트랜지스터 영역으로 주입될 수 있다.
이어서, 상기 NMOS 트랜지스터 영역의 기판상에 제2 마스크를 대상으로 제2 공정 조건에 의한 제2 이온 주입 공정을 수행하여 코어 영역용 Vt를 설정한다.
상기 제2 공정 조건은 11B+의 도펀트, 2.8E12~4.8E12 ion/cm2의 도즈, 18~22KeV의 에너지 및 7도의 기울기를 갖는다.
상기 제2 마스크는 코어 영역의 NMOS 트랜지스터 영역으로 도펀트가 주입되도록 패턴되어 있다. 이에 따라, 상기 제2 마스크를 통과한 11B+의 도펀트는 I/O 영역과 고전압 영역으로는 주입되지 않고, 코어 영역의 NMOS 트랜지스터 영역으로 주입될 수 있다.
다음, PMOS 트랜지스터 영역의 기판상에 제3 마스크를 대상으로 제3 공정 조건에 의한 제3 이온 주입 공정을 수행하여 코어 영역용 Vt와 I/O용 Vt를 설정한다.
상기 제3 공정 조건은 75As+의 도펀트, 8E12~1E13 ion/cm2의 도즈, 99~121KeV의 에너지 및 7도의 기울기를 갖는다.
상기 제3 마스크는 코어 영역과 I/O 영역으로 도펀트가 주입되도록 패턴되어 있다. 이에 따라, 상기 제3 마스크를 통과한 75As+의 도펀트는 고전압 영역으로는 주입되지 않고, 코어 영역과 I/O 영역의 PMOS 트랜지스터 영역으로 주입될 수 있 다.
위의 이온 주입 방법에서는 NMOS 트랜지스터 영역에 먼저 이온 주입이 수행된 후 PMOS 트랜지스터 영역에 이온 주입이 수행되는 것으로 설명하였지만, 먼저 PMOS 트랜지스터 영역에 이온 주입이 수행된 후 NMOS 트랜지스터 영역에 이온 주입이 수행될 수도 있다.
이와 같은 이온 주입 방법에 의해, 종래에 비해 공정수가 현저히 줄어들게 되어, 즉 종래에 7번의 이온주입공정이 본 발명에서 3번의 이온주입 공정에 의해 가능해지므로, 공정 시간이 줄어들고 마스크 수 감소에 따른 비용이 절감될 수 있다.
아울러, 본 발명은 이동도(mobility)가 종래에 비해 30% 이상 증가되어, 소자의 특성이 향상되는 효과가 있다.
이러한 효과를 입증하기 위해 실험이 진행되었다.
즉, I/O 영역의 Vt를 설정하기 위해 하기 표1과 같은 공정 조건이 사용되었다.
종래 본 발명
NMOS PMOS NMOS PMOS
Well Channel Implant B 20KeV 7.3E12 As 110KeV 9E12 B 20KeV 3.5E12 Skip
CNM/CPM As 110KeV 3E12 B 110KeV 8.5E12 Skip Skip
여기서, well channel implant는 종래를 기준으로 기판의 코어 영역, 고전압 영역 및 I/O 영역을 포함하는 모든 영역에 이온 주입을 하는 공정을 의미하고, CNM/CPM은 I/O 영역에 이온 주입을 하는 공정을 의미한다.
측정은 HP4072, 4156B 장비를 사용하였으며, 문턱 전압(Vth), 포화 전류(Idsat), 누설전류(Ioff), 아날로그 특성(gm)을 살펴보았다.
도 1a 내지 도 1c는 본 발명의 반도체 소자의 NMOS 트랜지스터의 전기적 특성을 도시한 그래프이다. 도 1a는 본 발명의 NMOS 트랜지스터의 문턱전압에 대한 포화 전류를 도시한 그래프이고, 도 1b는 본 발명의 NMOS 트랜지스터의 포화전류에 대한 누설전류를 도시한 그래프이며, 도 1c는 본 발명의 NMOS 트랜지스터의 문턱전압에 대한 누설전류를 도시한 그래프이다.
도 1a에 도시한 바와 같이, 본 발명은 종래에 비해 문턱전압(Vthi)에 대해 포화전류(Idsat)가 증가되지만, 도 1b 및 도 1c에 도시된 바와 같이, 포화전류 및 문턱전압에 대해 누설전류가 감소함을 알 수 있다. 즉, 본 발명은 종래에 비해 포화전류 및 문턱전압 각각에 대해 누설전류가 20% 및 42%로 정도 감소하고 있다. 이로부터 본 발명의 반도체 소자의 이동도가 크게 향상됨을 알 수 있다.
도 2a 내지 도 2c는 본 발명의 반도체 소자의 PMOS 트랜지스터의 전기적 특성을 도시한 그래프이다. 도 2a는 본 발명의 PMOS 트랜지스터의 문턱전압에 대한 포화 전류를 도시한 그래프이고, 도 2b는 본 발명의 PMOS 트랜지스터의 포화전류에 대한 누설전류를 도시한 그래프이며, 도 1c는 본 발명의 PMOS 트랜지스터의 문턱전압에 대한 누설전류를 도시한 그래프이다.
NMOS 트랜지스터와 마찬가지로, PMOS 트랜지스터의 경우에도, 본 발명은 종래에 비해 포화전류 및 문턱전압 각각에 대해 누설전류가 34% 및 53%로 정도 감소하고 있다. 이로부터 본 발명의 반도체 소자의 이동도가 크게 향상됨을 알 수 있다.
도 3은 본 발명의 NMOS 트랜지스터와 PMOS 트랜지스터의 인가전압(Vds)에 따른 구동 전류(Ids) 곡선을 도시한 그래프이다.
도 3에 도시한 바와 같이, PMOS 트랜지스터와 NMOS 트랜지스터에 대해 종래에 비해 본 발명의 구동 전류가 증가함을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 이온 주입 공정의 공정 조건을 최적화하여, 공정 단계를 줄여 공정 시간을 단축하는 동시에 비용을 절감할 수 있다.
아울러, 본 발명에 의하면, 최적화된 이온 주입 공정에 의해 반도체 소자를 제조하는 경우, 종래에 비해 이동도가 크게 증가하게 되어 소자의 전기적 특성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 코어 영역, 고전압 영역 및 I/O 영역으로 구분되고, 상기 코어 영역과 상기 I/O 영역은 다수의 NMOS 트랜지스터와 다수의 PMOS 트랜지스터를 형성하기 위한 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역으로 구분된 기판에 이온을 주입시키기 위한 반도체 소자에 있어서,
    상기 NMOS 트랜지스터 영역의 기판상에 제1 마스크를 대상으로 제1 공정 조건에 의한 제1 이온 주입 공정을 수행하여 I/O용 Vt와 고전압용 Vt를 동시에 설정하는 단계;
    상기 NMOS 트랜지스터 영역의 기판상에 제2 마스크를 대상으로 제2 공정 조건에 의한 제2 이온 주입 공정을 수행하여 코어 영역용 Vt를 설정하는 단계; 및
    PMOS 트랜지스터 영역의 기판상에 제3 마스크를 대상으로 제3 공정 조건에 의한 제3 이온 주입 공정을 수행하여 코어 영역용 Vt와 I/O용 Vt를 설정하는 단계를 포함하는 반도체 소자의 이온 주입 방법.
  2. 제1항에 있어서, 상기 제1 공정 조건은 11B+의 도펀트, 2.5E12~4.5E12 ion/cm2의 도즈, 18~22KeV의 에너지 및 7도의 기울기(tilt)를 갖는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  3. 제1항에 있어서, 상기 제1 마스크는 I/O 영역 및 고전압 영역의 NMOS 트랜지 스터 영역으로 도펀트가 주입되도록 패턴되어 있는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  4. 제1항에 있어서, 상기 제2 공정 조건은 11B+의 도펀트, 2.8E12~4.8E12 ion/cm2의 도즈, 18~22KeV의 에너지 및 7도의 기울기를 갖는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  5. 제1항에 있어서, 상기 제2 마스크는 코어 영역의 NMOS 트랜지스터 영역으로 도펀트가 주입되도록 패턴되어 있는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  6. 제1항에 있어서, 상기 제3 공정 조건은 75As+의 도펀트, 8E12~1E13 ion/cm2의 도즈, 99~121KeV의 에너지 및 7도의 기울기를 갖는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  7. 제1항에 있어서, 상기 제3 마스크는 코어 영역과 I/O 영역으로 도펀트가 주입되도록 패턴되어 있는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  8. 코어 영역, 고전압 영역 및 I/O 영역으로 구분되고, 상기 코어 영역과 상기 I/O 영역은 다수의 NMOS 트랜지스터와 다수의 PMOS 트랜지스터를 형성하기 위한 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역으로 구분된 기판에 이온을 주입시키기 위한 반도체 소자에 있어서,
    PMOS 트랜지스터 영역의 기판상에 제1 마스크를 대상으로 제1 공정 조건에 의한 제1 이온 주입 공정을 수행하여 코어 영역용 Vt와 I/O용 Vt를 설정하는 단계;
    상기 NMOS 트랜지스터 영역의 기판상에 제2 마스크를 대상으로 제2 공정 조건에 의한 제2 이온 주입 공정을 수행하여 I/O용 Vt와 고전압용 Vt를 동시에 설정하는 단계; 및
    상기 NMOS 트랜지스터 영역의 기판상에 제3 마스크를 대상으로 제3 공정 조건에 의한 제3 이온 주입 공정을 수행하여 코어 영역용 Vt를 설정하는 단계를 포함하는 반도체 소자의 이온 주입 방법.
  9. 제8항에 있어서, 상기 제1 공정 조건은 75As+의 도펀트, 8E12~1E13 ion/cm2의 도즈, 99~121KeV의 에너지 및 7도의 기울기를 갖는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  10. 제8항에 있어서, 상기 제1 마스크는 코어 영역과 I/O 영역으로 도펀트가 주입되도록 패턴되어 있는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  11. 제8항에 있어서, 상기 제2 공정 조건은 11B+의 도펀트, 2.5E12~4.5E12 ion/cm2의 도즈, 18~22KeV의 에너지 및 7도의 기울기(tilt)를 갖는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  12. 제8항에 있어서, 상기 제2 마스크는 I/O 영역 및 고전압 영역의 NMOS 트랜지스터 영역으로 도펀트가 주입되도록 패턴되어 있는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  13. 제8항에 있어서, 상기 제3 공정 조건은 11B+의 도펀트, 2.8E12~4.8E12 ion/cm2의 도즈, 18~22KeV의 에너지 및 7도의 기울기를 갖는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
  14. 제8항에 있어서, 상기 제3 마스크는 코어 영역의 NMOS 트랜지스터 영역으로 도펀트가 주입되도록 패턴되어 있는 것을 특징으로 하는 반도체 소자의 이온 주입 방법.
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