TWI469260B - 混合電晶體式功率選通切換電路及方法 - Google Patents

混合電晶體式功率選通切換電路及方法 Download PDF

Info

Publication number
TWI469260B
TWI469260B TW98104996A TW98104996A TWI469260B TW I469260 B TWI469260 B TW I469260B TW 98104996 A TW98104996 A TW 98104996A TW 98104996 A TW98104996 A TW 98104996A TW I469260 B TWI469260 B TW I469260B
Authority
TW
Taiwan
Prior art keywords
region
transistor
gate
forming
source
Prior art date
Application number
TW98104996A
Other languages
English (en)
Other versions
TW200945496A (en
Inventor
Giri Nallapati
Sushama Davar
Robert E Booth
Michael P Woo
Mahbub M Rashed
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of TW200945496A publication Critical patent/TW200945496A/zh
Application granted granted Critical
Publication of TWI469260B publication Critical patent/TWI469260B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

混合電晶體式功率選通切換電路及方法
本揭示內容一般係關於積體電路，而更明確言之係關於一種混合電晶體式功率選通切換電路及方法。
本申請案已於2008年3月31日在美國提出專利申請，其專利申請案號為12/059,006。
切換電路構成如今的低功率積體電路之一相當大部分，以便減小晶片洩漏功率。現在越來越多邏輯電路、記憶體及積體電路核心係藉由不同類型的切換電路來選通，其中該等切換電路可能形成總晶片面積之高達百分之五(5%)。對於65nm技術，一共同切換電晶體包括一邏輯低功率(LP)PMOS電晶體(亦稱為一「首標(header)」電晶體)或一邏輯LP NMOS電晶體(亦稱為一「腳標(footer)」電晶體)；但是，在45nm技術中，由於氧化物厚度減小及增加的閘極洩漏以及閘極感應汲極洩漏(GIDL)，因此將核心邏輯電晶體用作一切換已變得更加困難。特定言之，該核心邏輯電晶體之閘極及GIDL洩漏超過針對切換使用之可接受的洩漏預算。
作為一切換的核心邏輯電晶體之一替代方案係一輸入/輸出(IO)電晶體，此係由於其可允許明顯較少的閘極與GIDL洩漏之較厚的氧化物。但是，儘管作為一切換的IO電晶體之洩漏並非一問題，但由於該IO電晶體之厚閘極氧化物設計規則以及與該核心邏輯電晶體相比之較低電晶體效能，將該IO電晶體用作一切換會不利地導致一明顯不合需要之面積增加。
據此，需要一種改良的方法與裝置來克服如上所述之本技術中的問題。
依據本揭示內容之一具體實施例，一混合切換電晶體係形成為具有約為IO電晶體介電質厚度之介電層厚度且包括一延伸及一邏輯電晶體之光暈植入區。由於具有該IO電晶體介電質厚度及該邏輯電晶體延伸與光暈植入，因此該混合切換電晶體有利地提供一經改良的IO電晶體短通道邊限，從而允許針對該切換電晶體的閘極長度(Lpoly)約為一IO電晶體閘極長度的百分之五十(50%)。本揭示內容之具體實施例係有利地藉由一布林(Boolean)技術來實現而並不採用任何新遮罩。此外，由於混合切換電晶體在切斷模式與線性模式之間而並不在飽和模式中操作，因此可改變電晶體設計規則。
依據本揭示內容之具體實施例的混合切換電晶體藉由提供邏輯與IO電晶體選項兩者的最佳之處來為一切換應用提供一極佳的候選電晶體。換言之，該混合切換電晶體有利地提供來自一邏輯電晶體式切換的洩漏之相當大的減小並有利地將所得切換區域減小至少兩倍(2x)，該所得切換區域對於深次微米半導體技術而言可能介於0.5mm2 至1mm2 之間。
依據另一具體實施例，該混合電晶體式切換電路減小切換面積及洩漏電流而同時使得切換洩漏與核心電晶體變化不相關。在一具體實施例中，相對於一當前習知的45nm技術切換選項，該混合電晶體式切換電路將總切換大小減小幾乎約兩倍(2x)而將電晶體洩漏減小約四倍(4x)。此外，可經由布林技術來實現本揭示內容之具體實施例而無需採用額外的程序步驟。
因此，本揭示內容之具體實施例為在使用深次微米(超過並包括45nm)技術製造的產品中之一切換電路提供一可行之對區域與洩漏而言係適合的解決方式。另外，該等具體實施例不消耗相當大的晶粒區域。此外，本揭示內容之混合切換電晶體提供一唯一的無成本解決方式(即，使用布林技術，如本文所述)，若與當前習知的45nm技術相比，其將所需要的區域削減兩倍(2x)而將洩漏削減四倍(4x)。
在一具體實施例中，電壓供應包括一1.8V供應。其他具體實施例可包括一1.1V位準供應之使用。此外，本揭示內容之一混合電晶體NMOS腳標切換實施方案之一優點係其因相當大的較低閘極感應汲極洩漏(GIDL)而與程序之相依性不太大而且其將與在程序最佳化期間的核心電晶體調變不相關。此外，可經由使用布林技術的不同選項來調整該混合電晶體：NSVTLP(標準臨限電壓NMOS低功率)光暈/延伸；NLVTLP(低臨限電壓NMOS低功率)光暈/延伸；NMOS SRAM(Static Random Access Memory；靜態隨機存取記憶體)單元植入光暈。
圖1至12係依據本揭示內容之一具體實施例包括一混合電晶體式功率選通切換之一半導體器件10在其製造的各個步驟期間之部分斷面圖。特定言之，圖1中，該半導體器件10包括：可分成若干區域之一基板12；一般藉由參考數字14指示之一邏輯電晶體器件區域；一般藉由參考數字16指示之一混合切換電晶體器件區域；及一般藉由參考數字18指示之一輸入/輸出(IO)電晶體器件區域。本文所說明之半導體基板12可以係任何半導體材料或材料組合，例如砷化鎵、氮化鎵、矽鍺、絕緣物上矽(SOI)、矽、單晶矽及類似者以及上述材料之組合。在一具體實施例中，基板12包含一P型基板。
一遮罩20係形成為覆蓋基板12，如圖1所示。遮罩20包含已依據此項技術中習知的技術來圖案化之任何合適的光阻。特定言之，遮罩20係圖案化用以在該邏輯電晶體器件區域14中曝露該基板12，而同時保持在該混合切換電晶體區域16及該IO電晶體區域18中覆蓋該基板12。讓半導體器件10經受一第一植入22。該第一植入22包含一邏輯電晶體井植入且經組態用以在基板12之邏輯器件區域14中形成一井植入區域24。在一具體實施例中，該第一植入22包含具有依據一給定邏輯電晶體器件的要求經組態之一摻雜物濃度的P型植入。
現在來看圖2，移除圖1之遮罩20並將一遮罩26形成為覆蓋基板12。遮罩26包含已依據此項技術中習知的技術來圖案化之任何合適的光阻。特定言之，遮罩26係圖案化用以在該混合切換電晶體區域16及該IO電晶體區域18中曝露該基板12，而同時保持在該邏輯電晶體器件區域14中覆蓋該基板12。讓半導體器件10經受一第二植入28。該第二植入28包含一混合切換及IO電晶體井植入且經組態用以在該混合切換電晶體區域16及該IO電晶體器件區域18中形成在基板12內之一井植入區域30。在一具體實施例中，該第二植入28包含一具有依據在區域18中之一IO電晶體器件的要求經組態之一摻雜物濃度的P型植入，其中該摻雜物濃度亦適用於在區域16中之一對應的混合切換電晶體器件。
現參考圖3，移除圖2之遮罩26並將一厚介電層32形成為覆蓋該基板12。依據本揭示內容之具體實施例，介電層32可包含任何合適的介電層、介電質之堆疊、一或多個氧化物及/或其他合適的電絕緣材料，而無論係沉積或生長，並且具有適合用在一欲形成於區域18內的IO電晶體器件中且亦適用於欲形成於區域16內的對應混合切換電晶體器件之一總厚度。在一具體實施例中，介電層32具有約為1.5至2.0nm之一厚度。
現在來看圖4，遮罩34係形成為覆蓋介電層32。遮罩34包含任何合適的光阻且係依據此項技術中習知的技術來圖案化。特定言之，遮罩34係圖案化用以在該邏輯電晶體器件區域14內曝露該介電層32，並用以實現在該邏輯電晶體器件區域14內移除覆蓋基板12之介電層32。繼在邏輯電晶體器件區域14內移除該介電層32之後，移除該遮罩34並將一薄介電層36形成為覆蓋該基板12。依據本揭示內容之具體實施例，介電層36可包含任何合適的介電層、介電質堆疊、一或多個氧化物及/或其他合適的電絕緣材料，而無論係沉積或生長，並且具有適合用在一欲形成於區域14內的邏輯電晶體器件中之一總厚度。在一具體實施例中，介電層36具有約為1.2至2.0nm之一厚度。介電層36之形成亦可導致介電層32變厚，其中該變厚的介電層係藉由參考數字33來表示。在一具體實施例中，介電層33具有約為3.0至3.5nm之一厚度。
繼形成電絕緣層36之後，分別在該邏輯電晶體器件區域14、該混合切換電晶體器件區域及該IO電晶體器件區域中形成閘極堆疊38、40及42。閘極堆疊38包含適合用在一邏輯電晶體器件中之一閘極堆疊，其中閘極堆疊38包括一第一閘極長度。閘極堆疊40包含適合用在一混合電晶體切換器件中之一閘極堆疊，其中閘極堆疊40包括一第二閘極長度，其中該第二閘極長度約為第一閘極長度之兩至三倍(2至3x)。閘極堆疊42包含適合用在一IO電晶體器件中之一閘極堆疊，其中閘極堆疊42包括一第三閘極長度，其中該第三閘極長度約為該第二閘極長度之兩倍(2x)，或者約為該第一閘極長度之四至六倍(4至6x)。依據此項技術中習知之合適技術，該等閘極堆疊38、40及42可包含任何適用於欲形成於各別區域內的對應器件之閘極層或閘極堆疊。
現在來看圖7，遮罩44係形成為覆蓋在該IO電晶體器件區域18中的介電層33及閘極堆疊42。遮罩44包含已依據此項技術中習知的技術來圖案化之任何合適的光阻。特定言之，遮罩44係圖案化用以分別曝露在該邏輯電晶體器件區域14及混合切換電晶體區域16中的介電層36與33及閘極38與40，而同時保持覆蓋該IO電晶體區域18。讓半導體器件10經受一第一光暈植入46。該第一光暈植入46包含一邏輯電晶體光暈植入且經組態用以在基板12的邏輯器件區域14中形成在基板12內的光暈植入區域48及50。此外，該第一光暈植入46亦經組態用以在該混合開關電晶體器件區域16中形成在基板12內的光暈植入區域52及54。在一具體實施例中，該第一光暈植入46包含一具有依據一給定邏輯電晶體器件的要求經組態之一摻雜物濃度的P型植入，其中該光暈植入摻雜物濃度亦適用於在區域16中之一對應的混合切換電晶體器件。
繼形成該等光暈植入區域48、50、52及54之後，在圖8中半導體器件10係經受一第一延伸植入56。該第一延伸植入56包含一邏輯電晶體延伸植入且經組態用以在基板12的邏輯器件區域14中形成在基板12內的延伸植入區域58及60。此外，該第一延伸植入56亦經組態用以在該混合切換電晶體器件區域16中形成在基板12內的延伸植入區域62及64。在一具體實施例中，該第一延伸植入56包含一具有依據一給定邏輯電晶體器件的要求經組態之一摻雜物濃度的N型植入，其中該延伸植入摻雜物濃度亦適用於在區域16中之一對應的混合切換電晶體器件。
現在來看圖9，移除圖8之遮罩44並將遮罩66形成為分別覆蓋在該邏輯電晶體器件區域14及混合切換電晶體區域16中的介電層36與33及閘極38與40。遮罩66包含已依據此項技術中習知的技術來圖案化之任何合適的光阻。特定言之，遮罩66係圖案化用以分別曝露在該IO電晶體區域18中的介電層33及閘極42，而同時保持覆蓋該邏輯電晶體器件區域14及混合切換電晶體區域16。讓半導體器件10經受一第二光暈植入68。該第二光暈植入68包含一IO電晶體光暈植入且經組態用以在基板12的IO電晶體器件區域18中形成在基板12內的光暈植入區域70及72。在一具體實施例中，該第二光暈植入68包含具有依據一給定IO電晶體器件的要求經組態之一摻雜物濃度的P型植入。
繼形成該等光暈植入區域70及72之後，在圖10中半導體器件10係經受一第二延伸植入74。該第二延伸植入74包含一IO電晶體延伸植入且經組態用以在基板12的IO電晶體器件區域18中形成在基板12內的延伸植入區域76及78。在一具體實施例中，該第二延伸植入74包含一具有依據在區域18中之一給定IO電晶體器件的要求經組態之一摻雜物濃度的N型植入。
現在來看圖11，移除圖10之遮罩66，並分別在對應的閘極堆疊38、40及42之上移除及形成側壁間隔物83、87及91。可使用此項技術中習知的合適技術來形成該等側壁間隔物83、87及91。繼形成該等側壁間隔物之後，讓半導體器件10經受一源極/汲極植入80及後續的源極/汲極啟動。該源極/汲極植入80及後續啟動經組態用以形成(i)在該邏輯電晶體器件區域14中，在基板12內的源極/汲極區域82及84；(ii)在該混合切換電晶體器件區域16中，在基板12內的源極/汲極區域86及88；(iii)在基板12之IO電晶體器件區域18中，在基板12內的源極/汲極區域90及92。在一具體實施例中，該源極/汲極植入80包含一具有依據在區域14、16及18中之給定邏輯電晶體器件、混合電晶體切換器件及IO電晶體器件的要求經組態之一摻雜物濃度的N型植入。
現在來看圖12，源極/汲極區域及閘極電極係使用合適技術矽化。特定言之，在區域14中的邏輯電晶體器件之源極/汲極區域82與84及閘極電極堆疊38係矽化。特定言之，在區域16中的混合切換電晶體器件之源極/汲極區域86與88及閘極電極堆疊40係矽化。在區域18中的IO電晶體器件之源極/汲極區域90與92及閘極電極堆疊42係矽化。
圖13係依據本發明之另一具體實施例一混合電晶體式功率選通切換電路12之一方塊圖表示視圖。該電路112包括一電源中斷控制組件114、一位準偏移器115、一邏輯組件116、一IO組件118及一至少一混合電晶體切換器件16，如本文相對於圖1至12所說明。該邏輯組件116包括至少一邏輯電晶體器件14，如本文相對於圖1至12所說明。該IO組件包括至少一IO電晶體器件18，如本文相對於圖1至12所說明。
電路112之電源中斷控制組件114耦合至VDD CORE 且回應於一給定電路功率管理操作而提供一高或低輸出以電源開啟或電源中斷。在一具體實施例中，若該功率管理操作包含一電源開啟操作，則控制組件114將一高信號輸出至位準偏移器115內，從而導致混合電晶體切換器件16變成作用中而將接地端子耦合至邏輯組件116之邏輯電路。若邏輯電路係作用中，即耦合於VDD CORE 與接地端子之間，則IO組件118依據針對一給定IO操作之一適當的輸入或輸出而操作。回應於控制組件114輸出指示一電源中斷操作之一低信號(其中該低信號係提供至位準偏移器115)，接著經由混合電晶體切換器件16將邏輯組件116之邏輯電路與該接地端子解耦。
至此，應明白已提供一種用於使用一半導體基板來製造一積體電路並用於操作該積體電路之方法，其包含：(i)藉由在該基板之一第一區域之上及在具有一第一厚度之第一閘極介電質上形成一第一閘極並在遮罩第三區域之同時將該第一閘極用作一遮罩將一第一源極/汲極摻雜物植入至該第一區域內，來形成一第一電晶體；(ii)藉由在該基板之一第二區域之上及在具有一第二厚度之一第二閘極介電質上形成一第二閘極，並在將該第一源極/汲極摻雜物植入至該第一區域內之同時將該第二閘極用作一遮罩將該第一源極/汲極植入至該第二區域內來形成一第二電晶體；(iii)藉由在該基板之一第三區域之上及在具有該第二厚度之一第三閘極介電質上形成一第三閘極來形成一第三電晶體；以及(iv)將該第三閘極用作遮罩且在遮罩該等第一及第二區域之同時將一第二源極/汲極摻雜物植入至該第三區域內。該方法進一步包括：使用具有用於耦合至一第一電源供應端子之一連接的第一電晶體來形成一邏輯電路；在該積體電路之一電源開啟模式期間使用該第二電晶體以將該邏輯電路耦合至該第一電源供應端子並在該積體電路之一電源中斷模式期間將該邏輯電路與該第一電源供應端子解耦；以及使用該第三電晶體以在外部介接至該積體電路。在一具體實施例中，使用該第二電晶體之步驟之另一特徵係包含接地的第一電源供應端子。
依據另一具體實施例，植入該第二源極/汲極摻雜物之步驟之另一特徵係進一步採用比植入該第一源極/汲極摻雜物的步驟之能量更大之一能量而該第一源極/汲極摻雜物係與該第二源極/汲極摻雜物相同之一物種。
在另一具體實施例中，形成該第一電晶體之步驟可進一步包含在遮罩該第三區域之同時將該第一閘極用作一遮罩來植入一第一物種，其係與在該第一閘極之一部分下的第一區域之一部分中的第一源極/汲極摻雜物不同之一類型；而形成該第二電晶體之步驟進一步包含在將該第一物種植入該第一區域之該部分中之同時將該第二閘極用作一遮罩來將該第一物種植入在該第二閘極之一部分下的第二區域之一部分中。此外，形成該第三電晶體之步驟進一步包含在遮罩該等第一及第二區域之同時在該第三區域中實行一光暈植入。
在另一具體實施例中，形成該第一電晶體之步驟進一步包含形成圍繞該第一閘極之一第一側壁間隔物並將該第一側壁間隔物用作一遮罩來實行向該第一區域內之一源極/汲極植入；而形成該第二電晶體之步驟進一步包含在實行向該第一區域內之源極/汲極植入的同時形成圍繞該第二閘極之一第二側壁間隔物並將該第二側壁間隔物用作一遮罩來實行向該第二區域內之源極/汲極植入。此外，形成該第三電晶體之步驟進一步包含在實行向該第一區域內之源極/汲極植入的同時形成圍繞該第三閘極之一第三側壁間隔物並將該第三側壁間隔物用作一遮罩來實行向該第三區域內之源極/汲極植入。形成該第一電晶體之步驟進一步包含在遮罩該第三區域之同時將該第一閘極用作一遮罩來植入一第一物種，其係與在該第一閘極之一部分下的第一區域之一部分中的第一源極/汲極摻雜物不同之一類型；而形成該第二電晶體之步驟進一步包含在將該第一物種植入該第一區域之該部分中之同時將該第二閘極用作一遮罩來將該第一物種植入在該第二閘極之一部分下的第二區域之一部分中。
在另一具體實施例中，該方法進一步包含將在該第一區域中之一第一井形成至一第一深度；將在該第二區域中之一第二井形成至大於該第一深度之一第二深度；以及將在該第三區域中之一第三井形成為該第二深度。在另一具體實施例中，該第一閘極介電質之形成係藉由：在該等第一、第二及第三區域之上形成一絕緣層；在將該絕緣層留在第二及第三區域之上的同時從該第一區域之上移除該絕緣層；以及在該移除步驟後在該第一區域上形成一介電層作為該第一閘極介電質。該方法可進一步包括，其中形成該等第二及第三電晶體之步驟之另一特徵係包含該介電層與該絕緣層兩者之一第一部分的第二閘極介電質及包含該介電層與該絕緣層兩者之一第二部分的第三閘極介電質。
在一具體實施例中，一種用於使用一半導體基板來製造一積體電路並用於操作該積體電路之方法，其包含：在該基板之一第一區域之上形成一第一介電層；在該基板之一第二區域及第三區域之上形成一第二介電層，其中該第二介電層比該第一介電層更厚；在該第一區域之上及在該第一介電層上形成一第一閘極；在該第二區域之上及在該第二介電層上形成一第二閘極；在該第三區域之上及在該第二介電上形成一第三閘極；以及遮罩該第三區域。在遮罩該第三區域之同時向該第一區域及該第二區域內實行一第一源極/汲極延伸植入。遮罩該第一區域及該第二區域並在遮罩該第一區域及該第二區域之同時向該第三區域內實行一第二源極/汲極延伸植入。該方法進一步包括：完成形成包括該第一閘極之一第一電晶體、包括該第二閘極之一第二電晶體及包括該第三閘極之一第三電晶體；使用具有至第一電源供應端子之連接的第一電晶體形成邏輯電路；使用該第二電晶體以在該積體電路之一電源開啟模式期間將該邏輯電路耦合至該第一電源供應端子而在該積體電路之一電源中斷模式期間將該邏輯電路與該第一電源供應端子解耦；以及使用該第三電晶體以在外部介接於該積體電路。
在另一具體實施例中，該方法進一步包含遮罩該第三區域並在遮罩該第三區域之同時在該等第一及第二區域上實行一第一光暈植入。該方法進一步包含在遮罩該等第一及第二區域之同時在該第三區域上實行一第二光暈植入。在一具體實施例中，實行該第二光暈植入之步驟之另一特徵係採用與實行該第一光暈植入之步驟中的能量不同之一能量來實行。在另一具體實施例中，實行該第二源極/汲極延伸植入之步驟之另一特徵係採用比該第一源極/汲極延伸植入更高之一能量來實行。該方法進一步包含遮罩該等第二及第三區域；在遮罩該等第二及第三區域之同時向該第一區域內實行一第一井植入；遮罩該第一區域並在遮罩該第一區域之同時實行向該等第二及第三區域內之一第二井植入。另外，該方法進一步包含將該第一閘極、第二閘極及第三閘極用作遮罩來同時實行向該等第一、第二及第三區域內之一源極/汲極植入。
依據另一具體實施例，一種積體電路包含：一第一電晶體，其具有一具有一第一厚度之第一閘極介電質及具有一第一深度之與該第一電晶體之一通道直接相鄰的源極/汲極區域；一第二電晶體，其具有一具有一第二厚度之一閘極介電質及與具有該第一深度之與該第二電晶體之一通道直接相鄰的源極/汲極區域；一第三電晶體，其具有一具有該第二厚度之一閘極介電質及與具有一第二深度之與該第三電晶體之一通道直接相鄰的源極/汲極區域，其中：該第二厚度係大於該第一厚度；而該第二深度係大於該第一深度。在此具體實施例中，一邏輯電路經組態用以使用該第一電晶體來實行一邏輯功能，其中該邏輯電路具有用於耦合至一電源供應端子之一節點；提供具有一輸出之一電源中斷控制電路，其中該第二電晶體具有耦合至該電源中斷控制電路的輸出之一閘極，一第一電流電極係耦合至該邏輯電路之節點，而一第二電流電極係耦合至該電源供應端子；以及包括該第三電晶體之一輸入/輸入電路，其中該輸入/輸入電路經組態用以提供該積體電路之一外部介面。該積體電路之另一特徵係，其中：該第一電晶體具有一具有一第一深度之光暈區域；該第二電晶體具有一具有該第一深度之一光暈區域；而該第三電晶體具有一具有一第二深度之光暈區域。
由於實施本發明之裝置就大部分而言係由熟習此項技術者所習知之電子組件及電路組成，因此對電路細節之說明鉅細程度將不會超出上文所解說而視為必要之程度，以便理解與明白上述本發明之概念並使得不致混淆或偏離本發明之教導內容。
雖然已相對於特定導電率類型或電位極性來說明本發明，但熟習此項技術者會應明白導電率類型與電位極性可以係反轉。
此外，在本說明內容及申請專利範圍中「前部」、「後部」、「頂部」、「底部」、「之上」、「之下」之類術語係用於說明之目的，而不一定係用於說明永久的相對位置。應瞭解，在適當情況下，如此使用的該等術語可互換，而且本文所說明的本發明之具體實施例能夠以除了本文所解說或以其他方式說明者之外的其他方位進行操作。
儘管本文參考特定具體實施例來說明本發明，但可進行各種修改及變化而不脫離如隨附申請專利範圍所提出的本發明之範疇。因此，說明書與附圖應視為解說而非限制意義，並且所有此類的修改皆旨在包括於本發明之範疇內。本文結合特定具體實施例所說明之任何利益、優點或問題解決方式皆非旨在解釋為任何或所有申請專利範圍之一關鍵、必需或本質特徵或元素。
本文所使用的術語「耦合」並非旨在受限於一直接耦合或一機械耦合。
此外，本文所使用的術語「一」或「一個」係定義為一個以上。而且，在申請專利範圍中使用介紹性辭令，例如「至少一」與「一或多個」，不應解釋為意味著，藉由不定冠詞「一」或「一個」對另一技術方案元件之介紹將包含此類所介紹技術方案元件之任何特定技術方案限於包含僅一此類元件之發明，即使在此技術方案包括該等介紹性辭令「一或多個」或「至少一」及不定冠詞(例如「一」或「一個」)時。此點對於定冠詞之使用亦成立。
除非另有表述，否則諸如「第一」與「第二」之類的術語係用於在此類術語所說明之元件之間作任意區分。因此，此等術語不一定旨在指示此類元件之時間或其他優先權。
10．．．半導體器件
12．．．半導體基板
14．．．第一電晶體/邏輯電晶體器件區域
16．．．第二電晶體/混合電晶體切換區域
18．．．第三電晶體/IO電晶體區域
20．．．遮罩
22．．．第一植入
24．．．井植入區域
26．．．遮罩
28．．．第二植入
30．．．井植入區域
32．．．厚介電層
33．．．介電層
34．．．遮罩
36．．．薄介電層/電絕緣層
38、40、42．．．閘極堆疊
44．．．遮罩
46．．．第一光暈植入
48．．．光暈植入區域
50．．．光暈植入區域
52．．．光暈植入區域
54．．．光暈植入區域
56．．．第一延伸植入
58．．．延伸植入區域
60．．．延伸植入區域
62．．．延伸植入區域
64．．．延伸植入區域
66．．．遮罩
68．．．第二光暈植入
70．．．光暈植入區域
72．．．光暈植入區域
74．．．光暈植入區域
76．．．延伸植入區域
78．．．延伸植入區域
80．．．源極/汲極植入
82、84．．．源極/汲極區域
83、87、91．．．側壁間隔物
86、88．．．源極/汲極區域
90、92．．．源極/汲極區域
112．．．電路
114．．．電源中斷控制組件
115．．．位準偏移器
116．．．邏輯電路
118．．．I/O電路
本發明係藉由範例來解說而不受附圖限制，圖中相同的參考指示類似的元件。圖中之元件係為了簡化及清楚起見來解說，而不一定係依照比例繪製。
圖1至12係依據本揭示內容之一具體實施例之包括一混合電晶體式功率選通切換之一半導體器件在其製造的各個步驟期間之部分斷面圖；以及
圖13係依據本揭示內容之另一具體實施例之一混合電晶體式功率選通切換電路之一方塊圖表示視圖。
10．．．半導體器件
12．．．半導體基板
14．．．第一電晶體/邏輯電晶體器件區域
16．．．第一電晶體/混合電晶體切換區域
18．．．第三電晶體/IO電晶體區域
24．．．井植入區域
30．．．井植入區域
33．．．介電層
36．．．薄介電層
38．．．閘極堆疊
40．．．閘極堆疊
42．．．閘極堆疊
48．．．光暈植入區域
50．．．光暈植入區域
52．．．光暈植入區域
54．．．光暈植入區域
70．．．光暈植入區域
72．．．光暈植入區域
82．．．源極/汲極區域
83．．．側壁間隔物
84．．．源極/汲極區域
86、88．．．源極/汲極區域
87．．．側壁間隔物
90、92．．．源極/汲極區域
91．．．側壁間隔物

Claims (20)

  1. 一種用於使用一半導體基板來製造一積體電路並用於操作該積體電路之方法，其包含：藉由以下操作形成一第一電晶體：在該基板之一第一區域之上及在具有一第一厚度之第一閘極介電質上形成一第一閘極；以及在遮罩一第三區域之同時將該第一閘極用作一遮罩而將一第一源極/汲極摻雜物植入至該第一區域內；藉由以下操作形成一第二電晶體：在該基板之一第二區域之上及在具有一第二厚度之一第二閘極介電質上形成一第二閘極；以及在將該第一源極/汲極摻雜物植入至該第一區域內之同時將該第二閘極用作遮罩而將該第一源極/汲極摻雜物植入至該第二區域內；藉由以下操作形成一第三電晶體：在該基板之該第三區域之上及具有該第二厚度之一第三閘極介電質上形成一第三閘極；以及在遮罩該等第一及第二區域之同時將該第三閘極用作遮罩而將一第二源極/汲極摻雜物植入至該第三區域內；使用具有用於耦合至一第一電源供應端子之一連接的該第一電晶體來形成一邏輯電路；使用該第二電晶體以在該積體電路之一電源開啟模式期間將該邏輯電路耦合至該第一電源供應端子而在該積體電路之一電源中斷模式期間將該邏輯電路與該第一電 源供應端子解耦；以及使用該第三電晶體以在外部介接於該積體電路。
  2. 如請求項1之方法，其中植入該第二源極/汲極摻雜物之步驟之另一特徵係採用比植入該第一源極/汲極摻雜物的步驟之一能量更大之一能量而該第一源極/汲極摻雜物係與該第二源極/汲極摻雜物相同之一物種。
  3. 如請求項1之方法，其中：形成該第一電晶體之步驟進一步包含在遮罩該第三區域之同時將該第一閘極用作一遮罩來植入一第一物種，其係與在該第一閘極之一部分下的該第一區域之一部分中之該第一源極/汲極摻雜物不同之一類型；以及形成該第二電晶體之步驟進一步包含在將該第一物種植入該第一區域之該部分中之同時將該第二閘極用作一遮罩而將該第一物種植入在該第二閘極之一部分下的該第二區域之一部分中。
  4. 如請求項3之方法，其中形成該第三電晶體之步驟進一步包含在遮罩該等第一及第二區域之同時在該第三區域中實行一光暈植入。
  5. 如請求項1之方法，其中使用該第二電晶體之步驟之另一特徵係包含接地的該第一電源供應端子。
  6. 如請求項1之方法，其中：形成該第一電晶體之步驟進一步包含形成圍繞該第一閘極之一第一側壁間隔物並將該第一側壁間隔物用作一遮罩來實行向該第一區域內之一源極/汲極植入；以及 形成該第二電晶體之步驟進一步包含在實行向該第一區域內之該源極/汲極植入的同時形成圍繞該第二閘極之一第二側壁間隔物並將該第二側壁間隔物用作一遮罩來實行向該第二區域內之該源極/汲極植入。
  7. 如請求項6之方法，其中形成該第三電晶體之步驟進一步包含在實行向該第一區域內之源極/汲極植入的同時形成圍繞該第三閘極之一第三側壁間隔物並將該第三側壁間隔物用作一遮罩來實行向該第三區域內之該源極/汲極植入。
  8. 如請求項7之方法，其中：形成該第一電晶體之步驟進一步包含在遮罩該第三區域之同時將該第一閘極用作一遮罩來植入一第一物種，其係與在該第一閘極之一部分下的該第一區域之一部分中之該第一源極/汲極摻雜物不同之一類型；以及形成該第二電晶體之步驟進一步包含在將該第一物種植入該第一區域之該部分中之同時將該第二閘極用作一遮罩而將該第一物種植入在該第二閘極之一部分下的該第二區域之一部分中。
  9. 如請求項1之方法，其進一步包含：將在該第一區域中之一第一井形成至一第一深度；將在該第二區域中之一第二井形成至大於該第一深度之一第二深度；以及將在該第三區域中之一第三井形成為該第二深度。
  10. 如請求項1之方法，其中該第一閘極介電質係藉由以下 操作形成：在該等第一、第二及第三區域之上形成一絕緣層；在將該絕緣層留在該第二及第三區域之上的同時從該第一區域之上移除該絕緣層；以及在該移除步驟後在該第一區域上形成一介電層作為該第一閘極介電質。
  11. 如請求項10之方法，其中形成該等第二及第三電晶體之步驟之另一特徵係包含該介電層與該絕緣層兩者之一第一部分的該第二閘極介電質及包含該介電層與該絕緣層兩者之一第二部分的該第三閘極介電質。
  12. 一種用於使用一半導體基板來製造一積體電路並用於操作該積體電路之方法，其包含：在該基板之一第一區域之上形成一第一介電層；在該基板之一第二區域及第三區域之上形成一第二介電層，其中該第二介電層比該第一介電層更厚；在該第一區域之上及在該第一介電層上形成一第一閘極；在該第二區域之上及在該第二介電層上形成一第二閘極；在該第三區域之上及在該第二介電層上形成一第三閘極；遮罩該第三區域；在遮罩該第三區域之同時向該第一區域及該第二區域內實行一第一源極/汲極延伸植入； 遮罩該第一區域及該第二區域；在遮罩該第一區域及該第二區域之同時向該第三區域內實行一第二源極/汲極延伸植入；完成形成包括該第一閘極之一第一電晶體、包括該第二閘極之一第二電晶體及包括該第三閘極之一第三電晶體；使用具有至一第一電源供應端子之一連接的該第一電晶體來形成一邏輯電路；使用該第二電晶體以在該積體電路之一電源開啟模式期間將該邏輯電路耦合至該第一電源供應端子而在該積體電路之一電源中斷模式期間將該邏輯電路與該第一電源供應端子解耦；以及使用該第三電晶體以在外部介接於該積體電路。
  13. 如請求項12之方法，其進一步包含：遮罩該第三區域；在遮罩該第三區域之同時在該等第一及第二區域上實行一第一光暈植入。
  14. 如請求項13之方法，其進一步包含在遮罩該等第一及第二區域之同時在該第三區域上實行一第二光暈植入。
  15. 如請求項14之方法，其中實行該第二光暈植入之步驟之另一特徵係採用與實行該第一光暈植入之步驟中的能量不同之一能量來實行。
  16. 如請求項14之方法，其中實行該第二源極/汲極延伸植入之步驟之另一特徵係採用比該第一源極/汲極延伸植入更 高之一能量來實行。
  17. 如請求項16之方法，其進一步包含：遮罩該等第二及第三區域；在遮罩該等第二及第三區域之同時實行向該第一區域內之一第一井植入；遮罩該第一區域；以及在遮罩該第一區域之同時實行向該等第二及第三區域內之一第二井植入。
  18. 如請求項17之方法，其進一步包含：將該第一閘極、第二閘極及第三閘極用作遮罩來同時實行向該等第一、第二及第三區域內之一源極/汲極植入。
  19. 一種積體電路，其包含：一第一電晶體，其有一具有一第一厚度之第一閘極介電質及具有一第一深度之與該第一電晶體之一通道直接相鄰的源極/汲極區域；一第二電晶體，其有一具有一第二厚度之閘極介電質及具有該第一深度之與該第二電晶體之一通道直接相鄰的源極/汲極區域；一第三電晶體，其有一具有該第二厚度之閘極介電質及具有一第二深度之與該第三電晶體之一通道直接相鄰的源極/汲極區域，其中：該第二厚度係大於該第一厚度；以及該第二深度係大於該第一深度； 一邏輯電路，其使用該第一電晶體來實行一邏輯功能，其中該邏輯電路具有用於耦合至一電源供應端子之一節點；一電源中斷控制電路，其具有一輸出，其中該第二電晶體具有耦合至該電源中斷控制電路的該輸出之一閘極、耦合至該邏輯電路的該節點之一第一電流電極及耦合至該電源供應端子之一第二電流電極；以及一輸入/輸出電路，其包括提供該積體電路之一外部介面的該第三電晶體。
  20. 如請求項19之積體電路，其中：該第一電晶體有一具有一第一深度之光暈區域；該第二電晶體有一具有該第一深度之一光暈區域；以及該第三電晶體有一具有一第二深度之光暈區域。
TW98104996A 2008-03-31 2009-02-17 混合電晶體式功率選通切換電路及方法 TWI469260B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/059,006 US7867858B2 (en) 2008-03-31 2008-03-31 Hybrid transistor based power gating switch circuit and method

Publications (2)

Publication Number Publication Date
TW200945496A TW200945496A (en) 2009-11-01
TWI469260B true TWI469260B (zh) 2015-01-11

Family

ID=41115798

Family Applications (1)

Application Number Title Priority Date Filing Date
TW98104996A TWI469260B (zh) 2008-03-31 2009-02-17 混合電晶體式功率選通切換電路及方法

Country Status (3)

Country Link
US (1) US7867858B2 (zh)
TW (1) TWI469260B (zh)
WO (1) WO2009123789A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5778900B2 (ja) * 2010-08-20 2015-09-16 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5592210B2 (ja) * 2010-09-09 2014-09-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6917737B2 (ja) * 2017-03-13 2021-08-11 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置の製造方法
US11114348B2 (en) * 2017-12-04 2021-09-07 Microsemi Soc Corp. Hybrid high-voltage low-voltage FinFET device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020003439A1 (en) * 2000-07-07 2002-01-10 Matsushita Electric Industrial Co., Ltd. Current switching type of high-speed logic circuit which generates output pair of differential signals each having accurately matched rise-time and fall-time waveform characteristics
US20020041524A1 (en) * 2000-10-05 2002-04-11 Hiroyuki Takahashi Semiconductor integrated circuit
US20020130685A1 (en) * 2001-03-15 2002-09-19 Leonard Forbes Monotonic dynamic static pseudo-NMOS logic circuits

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811962A (en) * 1997-02-27 1998-09-22 International Business Machines Corporation Power supply control circuit
US5841269A (en) * 1997-08-01 1998-11-24 Pitney Bowes Inc. Power-down circuit
US6820240B2 (en) 2002-09-25 2004-11-16 International Business Machines Corporation Voltage island chip implementation
US6876595B2 (en) * 2003-06-05 2005-04-05 International Business Machines Corporation Decode path gated low active power SRAM
US7088131B1 (en) 2005-07-29 2006-08-08 International Business Machines Corporation System and method for power gating

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020003439A1 (en) * 2000-07-07 2002-01-10 Matsushita Electric Industrial Co., Ltd. Current switching type of high-speed logic circuit which generates output pair of differential signals each having accurately matched rise-time and fall-time waveform characteristics
US20020041524A1 (en) * 2000-10-05 2002-04-11 Hiroyuki Takahashi Semiconductor integrated circuit
US20020130685A1 (en) * 2001-03-15 2002-09-19 Leonard Forbes Monotonic dynamic static pseudo-NMOS logic circuits

Also Published As

Publication number Publication date
US7867858B2 (en) 2011-01-11
WO2009123789A1 (en) 2009-10-08
TW200945496A (en) 2009-11-01
US20090242994A1 (en) 2009-10-01

Similar Documents

Publication Publication Date Title
KR100562539B1 (ko) 벌크 씨모스 구조와 양립 가능한 에스오아이 구조
JP4287501B2 (ja) 半導体装置
KR100714479B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
US20090224321A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP5527922B2 (ja) 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造
US6803285B2 (en) Method of fabricating dual threshold voltage n-channel and p-channel mosfets with a single extra masked implant operation
KR20110063796A (ko) 더블-채널 트랜지스터들을 포함하는 ｓｒａｍ 셀들을 위한 보디 콘택
TWI469260B (zh) 混合電晶體式功率選通切換電路及方法
JPH07130868A (ja) 半導体装置及びその製造方法
US20010035774A1 (en) Semiconductor integrated circuit
CN108346654B (zh) 半导体装置
KR100529759B1 (ko) 반도체 장치 및 그 제조 방법
US8318559B2 (en) Method of fabricating CMOS transistor
US7307320B2 (en) Differential mechanical stress-producing regions for integrated circuit field effect transistors
CN108987399A (zh) 半导体装置及其制造方法
US20120112283A1 (en) Esd protection devices for soi integrated circuit and manufacturing method thereof
JPH11345886A (ja) 半導体装置の静電破壊防止回路
KR20070022522A (ko) 반도체 메모리 장치
KR100631279B1 (ko) 고전압용 트랜지스터의 제조 방법
US6440832B1 (en) Hybrid MOS and schottky gate technology
KR100226784B1 (ko) 반도체 소자의 제조방법
KR100424170B1 (ko) 반도체 소자의 풀 씨모스 에스램 셀 제조방법
JP5100142B2 (ja) 半導体装置、半導体装置の製造方法及びその使用方法
JP2009164453A (ja) 半導体装置およびその製造方法
JP2005057148A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees