KR20070022522A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 N웰 내에 형성된 PMOS 소오스/드레인 영역, N웰 밖에 형성된 NMOS 소오스/드레인 영역, PMOS 소오스/드레인 영역을 가로지르는 PMOS 폴리게이트, NMOS 소오스/드레인 영역을 가로지르는 NMOS 폴리게이트, PMOS 소오스/드레인 영역과 NMOS 소오스/드레인 영역 사이에 형성되는 가드링 및 PMOS 폴리게이트와 NMOS 폴리게이트를 연결하며, 가드링이 형성되는 개구부를 구비하는 폴리게이트 연결부를 포함한다.
가드링, 폴리게이트

Description

반도체 메모리 장치{Apparatus of semiconductor memory}
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타낸 평면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타낸 평면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 메모리 장치를 나타낸 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 메모리 장치 110 : PMOS 트랜지스터
120 : NMOS 트랜지스터 130 : 폴리게이트 연결부
140 : 가드링 150 : N웰
160 : 기판
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 가드링을 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 장치의 초소형화, 초박형화, 초대용량화의 추세에 따라 반도체 장치를 구성하는 각각의 구성 요소들은 시간이 지남에 점점 작아진다. 메모리 분야에서는 전술한 추세에 부응하기 위한 일 방편으로 단위 소자의 레이 아웃의 크기를 줄이고 있다.
CMOS 소자의 경우에는 PMOS 트랜지스터와 NMOS 트랜지스터, 두 개의 트랜지스터가 사용된다. 이 경우 NMOS 트랜지스터만을 사용하는 경우에 비해서 전력 특성에서 이점이 있다. 하지만, 두 트랜지스터 사이에 기생 트랜지스터가 발생, 즉 래치 업(latch up) 현상이 발생함에 따라서, CMOS 소자의 특성 자체를 저해한다.
이러한 래치 업 현상을 방지하기 위해서 PMOS 트랜지스터와 NMOS 트랜지스터 사이에는 각각 가드링이 배치된다.
하지만, 가드링이 배치됨에 따라서 반도체 칩의 크기가 증가하게 되었다. 또한, 이러한 가드링이 배치된 PMOS 트랜지스터의 게이트와 NMOS 트랜지스터의 게이트를 연결하는 경우, PMOS 트랜지스터와 NMOS 트랜지스터 사이에 존재하는 가드링으로 인해서 직접 연결할 수 없다. 따라서, 다른 상위 층간 절연막을 통하여 두 트랜지스터를 연결하게 된다. 이에 따라서, 두 층간 절연막 사이의 기생 커패시턴스는 증가하고 라인 저항들이 커져서 전류 특성 및 반도체 소자의 속도 특성이 나빠진다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 N웰 내에 형성된 PMOS 소오스/드레인 영역, N웰 밖에 형성된 NMOS 소오스/드레인 영역, PMOS 소오스/드레인 영역을 가로지르는 PMOS 폴리게이트, NMOS 소오스/드레인 영역을 가로지르는 NMOS 폴리게이트, PMOS 소오스/드레인 영역과 NMOS 소오스/드레인 영역 사이에 형성되는 가드링 및 PMOS 폴리게이트와 NMOS 폴리게이트를 연결하며, 가드링이 형성되는 개구부를 구비하는 폴리게이트 연결부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치(100)는 기판(160), N웰(150), PMOS 트랜지스터(110), NMOS 트랜지스터(120), 가드링(140), 폴리게이트 연결부(130)를 포함한다. PMOS 트랜지스터(110)는 PMOS 소오스/드레인 영역(112) 과 PMOS 폴리게이트(111)를 포함한다. NMOS 트랜지스터(120)는 NMOS 소오스/드레인 영역(122)과 NMOS 폴리게이트(121)를 포함한다.
기판(160)은 P형 실리콘으로 구현된다.
N웰(150)은 기판(160) 내에 n형 실리콘으로 형성된다. N웰(150)은 PMOS 트랜지스터(110)를 형성하기 위해서 제조된다.
PMOS 트랜지스터(110)는 N웰(150)에 형성된다. P형 불순물의 주입을 통해서 PMOS 소오스/드레인 영역(112) 을 형성한다. 소오스/드레인 영역을 형성한 후 각각의 PMOS 소오스/드레인 영역(112) 사이에는 PMOS 폴리게이트(111)가 형성된다.
NMOS 트랜지스터(120)는 P형 기판(160)에 형성된다. N형 불순물의 주입을 통해서 NMOS 소오스/드레인 영역(122)을 형성한다. 액티브 영역을 형성한 후 각각의 NMOS 소오스/드레인 영역(122) 사이에는 NMOS 폴리게이트(121)가 형성된다.
가드링(140)은 PMOS 트랜지스터(110)와 NMOS 트랜지스터(120) 사이에 형성되는 누설 전류를 막는다. PMOS 트랜지스터(110)와 NMOS 트랜지스터(120) 사이에는 기생 커패시터와 기생 저항이 발생함에 따라 기생 트랜지스터가 발생한다. 이러한 기생 트랜지스터는 PMOS 트랜지스터(110)와 NMOS 트랜지스터(120)의 정상 동작을 방해한다. 이러한 기생 트랜지스터는 가드링(140)에 높은 전압을 인가함으로써, 작동하지 못하게 할 수 있다. 가드링(140)의 전원은 PMOS 소오스/드레인 영역(112)에 인가되는 전원, 구체적으로 PMOS 소오스의 전원과 전기적으로 연결될 수 있다. 이 경우, 층간 절연막을 한층 더 형성한 후, 가드링(140)과 PMOS 트랜지스터(110)의 전원을 전기적으로 연결할 수 있다. 가드링(140)은 폴리게이트 연결부(130)가 형성된 후, 일부를 깍아내서 그 깍아낸 부분에 형성할 수 있다. 또는 이와는 달리 가드링(140)은 폴리게이트 연결부(130)를 형성하기 전에 형성될 수 있다. 이경우 나중에 형성되는 폴리게이트 연결부(130)는 가드링(140)과의 중첩을 방지하기 위해서 가드링(140)의 상부에는 형성되지 않아야 한다.
폴리게이트 연결부(130)는 PMOS 폴리게이트(111)와 NMOS 폴리게이트(121)의 사이를 연결한다. PMOS 폴리게이트(111)와 NMOS 폴리게이트(121)를 폴리게이트인 폴리게이트 연결부(130)를 통하여 직접 연결한다. 이를 통하여 PMOS 폴리게이트(111)와 NMOS 폴리게이트(121)를 좀 더 짧은 거리를 통하여 연결하는 것이 가능하게 되며, 이에 따라 반도체 메모리 장치의 속도 특성이 향상된다.
폴리게이트 연결부(130)는 PMOS 폴리게이트(111)와 NMOS 폴리게이트(121)와 구조적으로 하나로서 형성될 수 있다. 즉, PMOS 폴리게이트(111)와 NMOS 폴리게이트(121)와 폴리게이트 연결부(130)는 하나의 마스크를 통하여 생성될 수 있다.
폴리게이트 연결부(130)는 가드링(140)이 형성되는 개구부(132)와 나머지 폴리게이트 연결부(131)를 포함한다. 개구부(132)는 폐루프 형상이거나 일방이 뚫린 형상일 수 있다. 즉, 폴리게이트 연결부(130)는 가드링(140)을 전체적으로 둘러쌀 수도 있고, 이와는 달리 개구부(132)의 일부만을 둘러쌀 수도 있다.
폴리게이트 연결부(130)가 가드링(140)을 전체적으로 둘러싸게 할지, 가드링 (140)의 일부만을 둘러싸도록 할 지의 문제는 PMOS 트랜지스터(110)와 NMOS 트랜지스터(120) 사이에 발생하는 기생 트랜지스터의 발생과 폴리게이트 연결부(130)의 통로를 좁힘에 따른 자체 저항의 발생 간의 트레이드 오프(trade off)의 문제로써, 양자 간의 절충점을 찾는 것이 바람직하다.
즉, 폴리게이트 연결부(130)가 가드링(140)을 전체적으로 둘러싸는 경우에는 폴리게이트 연결부(130)가 가드링(140)의 일부만을 둘러싸는 경우에 비해서 PMOS 트랜지스터(110)와 NMOS 트랜지스터(120) 사이에 기생 트랜지스터가 많이 발생하여 래치업 현상이 커지게 된다.
하지만, 폴리게이트 연결부(130)의 자체적인 저항은 폴리게이트 연결부(130)가 가드링(140)의 일부만을 둘러싸는 경우에 비해서 작아지게 된다. 폴리게이트 연결부(130)가 가드링(140)을 전체적으로 둘러싸는 경우에는 개구부(132)는 'ㅁ' 형상을 가질 수 있다. 폴리게이트 연결부(130)를 통하여 PMOS 트랜지스터(110)와 NMOS 트랜지스터(120)를 연결하므로써 PMOS 트랜지스터(110)와 NMOS 트랜지스터(120)의 거리를 줄임에 따라 크기를 줄일 수 있다.
본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타낸 평면도이다. 본 발명의 제1 실시예와 동일한 부호를 가지는 구성 요소는 동일한 구성요소를 의미하며 그에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치는 본 발명의 제1 실시예에 따른 반도체 메모리 장치와 폴리게이트 연결부에 있어서 차이점을 가진다.
폴리게이트 연결부(130)는 가드링(140)의 일부만을 둘러싼다. 따라서, 개구부(132)는 'ㄷ'자 모양일 수 있다. 폴리게이트 연결부(130)가 가드링(140)의 일부만을 둘러싸는 경우는 폴리게이트 연결부(130)가 가드링(140)의 전부를 둘러싸는 경우에 비해서 보다 큰 자체 저항이 형성된다. 하지만, 가드링(140)을 좀 더 길게 형성하는 것이 가능하게 되어 래치 업 현상을 좀 더 방지할 수 있다.
도 3은 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 메모리 장치는 N웰(150)에 형성된 가드링(141)과 N웰 밖에 형성된 가드링(142)를 포함한다. 이에 따라서, PMOS 트랜지스터(110)와 NMOS 트랜지스터(120) 사이에 발생하는 래치 업 현상을 보다 효과적으로 방지할 수 있다. N웰 밖에 형성된 가드링(142)은 n형 실리콘으로 도핑된다. 또한, N웰 밖에 형성된 가드링(142)는 NMOS 소오스/드레인 영역(122)에 인가되는 전원과 전기적으로 연결될 수 있다.
도면에서 도시되지는 않았지만, 본 발명의 반도체 메모리 장치는 일방이 열린 형상의 개구부를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 폴리게이트 연결부에 개구부를 형성하여 그 개구부 안에 가드링을 형성함으로써 메모리의 크기를 줄일 수 있다.
둘째, 폴리게이트 연결부에 개구부를 형성하여 가드링을 형성함으로써 래치업 현상을 방지할 수 있다.
셋째, 폴리게이트 연결부를 통하여 PMOS 폴리게이트와 NMOS 폴리게이트를 직접 연결함으로써 반도체 소자의 저항 특성을 개선하고, 반도체 소자의 속도를 향상시킬 수 있다.

Claims (4)

  1. N웰 내에 형성된 PMOS 소오스/드레인 영역;
    N웰 밖에 형성된 NMOS 소오스/드레인 영역;
    상기 PMOS 소오스/드레인 영역을 가로지르는 PMOS 폴리게이트;
    상기 NMOS 소오스/드레인 영역을 가로지르는 NMOS 폴리게이트;
    상기 PMOS 소오스/드레인 영역과 상기 NMOS 소오스/드레인 영역 사이에 형성되는 가드링; 및
    상기 PMOS 폴리게이트와 상기 NMOS 폴리게이트를 연결하며, 상기 가드링이 형성되는 개구부를 구비하는 폴리게이트 연결부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 폴리게이트 연결부는 상기 가드링을 전체적으로 둘러싸는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 폴리게이트 연결부는 상기 가드링의 일부를 둘러싸는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 가드링은 상기 PMOS 소오스/드레인 영역에 인가되는 전원 또는 상기 NMOS 소오스/드레인 영역의 영역에 인가되는 전원과 전기적으로 연결된 반도체 메모리 장치.
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