TWI647788B - 半導體裝置 - Google Patents
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Abstract
一種半導體裝置，包括高側區域與低側區域，其中的高
側區域包括形成於一基板上的多個半導體元件與一第一導電型埋層，且這些半導體元件包括低壓元件與高壓元件，其中低壓元件的操作電壓低於高壓元件的操作電壓。第一導電型埋層則位於基板與低壓元件以及高壓元件之間。在所述高側區域中，還有至少一隔離結構位於所述低壓元件以及高壓元件之間，以防止元件之間的短路。所述隔離結構包括貫穿第一導電型埋層的淺溝渠隔離結構。
Description
本發明是有關於一種半導體裝置之技術，且特別是有關於一種適用於半橋驅動電路(Half Bridge Gate Driver)的半導體裝置。
在一般半橋驅動電路會區分高側(High Side)和低側(Low Side)兩個區域，而這兩個區域的操作電壓可能會相差到100V~600V以上，甚至到1200V。而目前的技術是在高壓積體電路(High Voltage Integrated Circuit,HVIC)製程中利用「埋層(又稱NBL)」技術，以便對這兩個區域進行電壓隔離。
而訊號是從低側區域透過位準移位單元(level shift)電路傳遞至高側區域，所以一般採用HVIC製程所製作的半橋驅動IC，通常在高側區域僅以高壓元件完成。在高側區域僅提供高壓元件表示在高側端只允許單一高電壓操作。但是，由於高壓元件的特性較差且元件佈局規則(Layout rule)較大，實際應用上會影響整個晶片(Chip)的成本高及效能差等缺點。
本發明提供一種半導體裝置，能將低壓元件用於高側區域且可防止高低壓元件之間的短路。
本發明的半導體裝置，包括高側區域與低側區域，其中的高側區域包括形成於一基板上的多個半導體元件與一第一導電型埋層(Buried Layer)，且這些半導體元件包括低壓元件與高壓元件，其中低壓元件的操作電壓低於高壓元件的操作電壓。第一導電型埋層則位於基板與低壓元件以及高壓元件之間。在所述高側區域中，還有至少一隔離結構位於所述低壓元件以及高壓元件之間，以防止元件之間的短路。所述隔離結構包括貫穿第一導電型埋層的淺溝渠隔離結構。
在本發明的一實施例中，上述隔離結構還可包括一第二導電型摻雜區，完全包覆上述低壓元件。
在本發明的一實施例中，上述第一導電型埋層為N型埋層，所述第二導電型摻雜區為P型摻雜區。
在本發明的一實施例中，上述隔離結構還可包括一第二導電型隔離區與一第二導電型埋層，第二導電型隔離區位於低壓元件與高壓元件之間，而第二導電型埋層是位於第二導電型隔離區底下的所述第一導電型埋層之間。
在本發明的一實施例中，上述第二導電型隔離區為完全空乏的(fully-depleted)。
在本發明的一實施例中，上述第一導電型埋層為N型埋
層、第二導電型隔離區為P型隔離區以及第二導電型埋層為P型埋層，反之亦然。
在本發明的一實施例中，上述第二導電型隔離區的寬度可根據低壓元件與高壓元件之電位差而訂定。
基於上述，本發明藉由在高側區域內使用低壓元件，以達到縮減元件尺寸的效果，且使用低壓元件設計一般邏輯運算，再以高壓輸出會更有效益。而且本發明在高側區域內還在不同操作電壓的元件之間設置有隔離結構，因此還能確保高壓元件與低壓元間之間不會發生短路。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、500‧‧‧半導體裝置
102‧‧‧低側區域
104‧‧‧高側區域
106‧‧‧低壓元件
108‧‧‧高壓元件
110‧‧‧隔離結構
200‧‧‧基板
202‧‧‧第一導電型埋層
204‧‧‧第二導電型摻雜區
206‧‧‧LV NMOS
208‧‧‧LV PMOS
210、226‧‧‧閘極
212、228‧‧‧源極
214、230‧‧‧汲極
216‧‧‧場氧化物
218、232‧‧‧P型井
220、234‧‧‧N型井
222‧‧‧HV NMOS
224‧‧‧HV PMOS
300‧‧‧淺溝渠隔離結構
400‧‧‧第二導電型埋層
402‧‧‧第二導電型隔離區
502‧‧‧低側區域的電路
504‧‧‧高側區域的電路
506、512‧‧‧位準移位單元電路
508、514‧‧‧邏輯控制器
510、518‧‧‧UVLO
516‧‧‧LDO
GND‧‧‧地
HIN‧‧‧邏輯輸入高
HO‧‧‧高側區域輸出
LIN‧‧‧邏輯輸入低
LO‧‧‧低次區域輸出
VB‧‧‧高側區域浮動工作電壓
VCC‧‧‧工作電壓
VLV‧‧‧外部電路電壓
VS‧‧‧高側區域浮動地
圖1是依照本發明的一實施例的一種半導體裝置的上視示意圖。
圖2是圖1的半導體裝置內的高側區域之A-A’線段的第一例的剖面示意圖。
圖3是圖1的半導體裝置內的高側區域之A-A’線段的第二例的剖面示意圖。
圖4是圖1的半導體裝置內的高側區域之A-A’線段的第三例的剖面示意圖。
圖5是依照本發明的另一實施例的一種半導體裝置的電路圖。
圖6是依照本發明的又一實施例的一種半導體裝置的電路圖。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同之符號標示來說明。
另外，關於文中所使用之「第一」、「第二」...等用語，並非表示順序或順位的意思，應知其僅僅是為了區別以相同技術用語描述的元件或操作而已。
其次，在本文中所使用的用詞「包含」、「包括」、「具有」、「含有」等等，均為開放性的用語，即意指包含但不限於。
圖1是依照本發明的一實施例的一種半導體裝置的上視示意圖。
請參照圖1，本實施例的半導體裝置100包括低側(Low side)區域102與高側(High side)區域104，其中低側區域102可包含目前技術已知的元件，因此並未繪示詳細佈局。至於高側區域104包括多個半導體元件，例如具有不同操作電壓的低壓元件106與高壓元件108，且高壓元件108元件符合佈局規則(Layout rule)，所以在尺寸上明顯大於低壓元件106。而且，在本實施例中，不同操作電壓的低壓元件106與高壓元件108之間設置有隔離結構
110。
由於高側區域104中的部分高壓元件被以低壓元件106取代，因此與傳統高側區域104全部都是高壓元件相比，藉由這些低壓元件106的設計，便可大大減小高側區域104的面積。而且，在不同操作電壓的元件(低壓元件106和高壓元件108)之間設置隔離結構110，還能防止短路發生，進而允許半導體裝置100的高側區域104執行多種電壓操作。
另外，在圖1的高側區域104中，以方格代表單一元件，但是本發明並不限於此；根據本發明所屬的技術領域，可以根據需求在高側區域104中設計各種型態的半導體元件。此外，根據本實施例，低壓元件106之間可設置隔離結構110，但是本發明並不限於此；低壓元件106之間若是操作電壓相當，也可不設隔離結構110。
圖2是圖1的半導體裝置內的高側區域之A-A’線段的第一例的剖面示意圖。
請參照圖2，第一例的半導體元件包括低壓元件106與高壓元件108，低壓元件106與高壓元件108是形成於一基板200上。而且，在基板200與低壓元件106與高壓元件108之間有一第一導電型埋層(buried layer)202，以與低側區域(如圖1的102)做電壓隔離，其中第一導電型埋層202例如N型埋層(NBL)。在第一例中，隔離結構為一第二導電型摻雜區204，其可完全包覆不同操作電壓的元件中的低壓元件106。舉例來說，圖2中的低壓元件
106例如是由低壓N型金屬氧化物半導體場效電晶體(LV NMOS)206和低壓P型金屬氧化物半導體場效電晶體(LV PMOS)208構成，LV NMOS 206和LV PMOS 208都包括閘極210、源極212和汲極214，且有場氧化物(FOX)216之類的結構隔開LV NMOS 206和LV PMOS 208。再者，LV NMOS 206底下通常有P型井(P well)218、LV PMOS 208底下通常有N型井(N well)220。至於圖2中的高壓元件108例如是由高壓NMOS(HV NMOS)222和高壓PMOS(HV PMOS)224構成，HV NMOS 222和HV PMOS 224也包括有閘極226、源極228和汲極230，且有場氧化物(FOX)216之類的結構隔開HV NMOS 222和HV PMOS 224。HV NMOS 222底下通常有P型井232、HV PMOS 224底下通常有N型井234。
因此，當圖2的高壓元件108所含的HV PMOS 224與低壓元件106的LV NMOS 206相接時，可使用P型摻雜區作為包覆低壓元件106的第二導電型摻雜區204。第二導電型摻雜區204的形成可直接採行低壓元件製程中的P base製程。也就是說，在形成P型井218和N型井220之前先做一道植入步驟，以形成P型摻雜區204。
圖3是圖1的半導體裝置內的高側區域之A-A’線段的第二例的剖面示意圖，其中使用與圖2相同的元件符號來代表相同或相似的構件。
請參照圖3，本發明的隔離結構除了圖2的形式，還可以採用貫穿至第一導電型埋層202的淺溝渠隔離結構(Shallow trench
isolation,STI)300，其可為絕緣材料，如氧化物。由於高壓積體電路(HVIC)製程會導致高壓元件108底下的第一導電型埋層202也存在於低壓元件106的P型井218和N型井220下方，因此藉由設置在低壓元件106與高壓元件108之間的STI 300，可有效隔離漏電路徑。此外，STI 300也可作為低壓元件106與高壓元件108內部的隔離用結構。
圖4是圖1的半導體裝置內的高側區域之A-A’線段的第三例的剖面示意圖，其中使用與圖2相同的元件符號來代表相同或相似的構件。
請參照圖4，除了圖2~圖3的形式，隔離結構也可以包括一第二導電型埋層400與一第二導電型隔離區402，第二導電型隔離區402位於不同操作電壓的低壓元件106與高壓元件108之間，而第二導電型埋層400是位於第二導電型隔離區402底下的第一導電型埋層202之間。因此，當第一導電型埋層202為NBL，第二導電型埋層400則是P型埋層(PBL)，且第二導電型隔離區402為P型隔離區(PISO)。相反地，如果第一導電型埋層202為PBL，第二導電型埋層400和第二導電型隔離區402就是NBL和N型隔離區(NISO)。此外，為了避免摻雜濃度較高的第二導電型隔離區402影響崩潰電壓(breakdown voltage,BV)，第二導電型隔離區402較佳為完全空乏的(fully-depleted)，才能得到最高的BV的電壓。
一般來說，第二導電型隔離區402(如PISO)的寬度會影響BV的電壓，若是寬度太寬則無法完全空乏，崩潰電壓會降
低，但寬度太小容易發生擊穿(punch through)(isolation BV)，所以較佳是參考在高側區域內各個區域電位差來訂定第二導電型隔離區402的寬度W，譬如根據不同操作電壓的元件之電位差而訂定。
圖5則是依照本發明的另一實施例的一種半導體裝置500的電路圖。圖5顯示有低側區域的電路502以及高側區域的電路504，並藉由位準移位單元(level shift)506將訊號從低側區域傳遞至高側區域。低側區域的電路502內有低電壓鎖定(UVLO)510電路，UVLO 510電路可確保IC在VCC電壓未達到安全操作電壓前不會啟動，而邏輯控制器508主要接收外界傳遞的邏輯輸入訊號HIN及LIN做邏輯運算後輸出至低側輸出端LO及位準移位單元506。高側區域的電路504有低電壓鎖定(UVLO)518電路，UVLO 518電路可確保高側區域VB-VS電壓未達到安全操作電壓前邏輯控制器514不會啟動，邏輯控制器514接收位準移位單元506的訊號做邏輯運算，再經位準移位單元512將低壓訊號轉換為高壓訊號後輸出至HO，其中邏輯控制器514與UVLO 518是低壓元件，而低壓元件的電源來自LDO 516的輸出，LDO 516可將高側區域VB-VS的高電壓轉換成低壓元件可安全操作的電壓，因此，高側區域504內部的低壓元件可很正常的進行動作，不會受到VB-VS的高壓而誤動作。
除了圖5所示的電路圖，本發明的半導體裝置還可運用其他電路來執行，譬如省略圖5的LDO 516，如圖6直接利用外部電路產生VLV的低電壓，來提供邏輯控制器514與UVLO 518
較低的電壓，其餘電路設計可參照圖5的說明，故不再贅述。
綜上所述，本發明的半導體裝置能在高側區域內同時設置高壓元件與低壓元件，並藉由低壓元件來達到縮減元件尺寸的效果，且使用低壓元件設計一般邏輯運算，再以高壓輸出會更有效益。而且，本發明在高側區域內設有隔離結構來隔開不同操作電壓的元件，因此還能確保元件之間不會發生短路或漏電的問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
Claims (7)
- 一種半導體裝置，包括： 一高側區域及一低側區域，其中所述高側區域包括： 多個半導體元件，形成於一基板上，所述半導體元件包括低壓元件與高壓元件，其中所述低壓元件的操作電壓低於所述高壓元件的操作電壓； 一第一導電型埋層，位於所述基板與所述低壓元件以及所述高壓元件之間；以及 至少一隔離結構，位於所述低壓元件與所述高壓元件之間，其中所述隔離結構包括貫穿所述第一導電型埋層的淺溝渠隔離結構(STI)。
- 如申請專利範圍第1項所述的半導體裝置，其中所述隔離結構更包括一第二導電型摻雜區，完全包覆所述低壓元件。
- 如申請專利範圍第2項所述的半導體裝置，其中所述第一導電型埋層為N型埋層，所述第二導電型摻雜區為P型摻雜區。
- 如申請專利範圍第1項所述的半導體裝置，其中所述隔離結構更包括： 一第二導電型隔離區，位於所述低壓元件與所述高壓元件之間；以及 一第二導電型埋層，位於所述第二導電型隔離區底下的所述第一導電型埋層之間。
- 如申請專利範圍第4項所述的半導體裝置，其中所述第二導電型隔離區為完全空乏的。
- 如申請專利範圍第4項所述的半導體裝置，其中所述第一導電型埋層為N型埋層，所述第二導電型隔離區為P型隔離區以及所述第二導電型埋層為P型埋層，反之亦然。
- 如申請專利範圍第4項所述的半導體裝置，其中所述第二導電型隔離區的寬度根據所述低壓元件與所述高壓元件之電位差而訂定。
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