KR100734507B1 - 고전압 소자의 전류 누설을 방지하기 위한 구조 - Google Patents

고전압 소자의 전류 누설을 방지하기 위한 구조 Download PDF

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Abstract

고전압 소자의 전류 누설을 방지하기 위한 구조가 제공된다. 이 구조는, 고전압 소자를 갖는 영역 위를 종단하는 도전성 라인 아래에 위치되어 그 아래의 특징부를 차폐시키는 도전성 층을 포함한다. 이 도전성 층은 도전성 라인의 폭보다 더 넓은 폭을 갖는다.
누설, 기생 트랜지스터, 샐로우 트렌치 아이솔레이션, 차폐층, 가드 링

Description

고전압 소자의 전류 누설을 방지하기 위한 구조{A STRUCTURE FOR CURRENT LEAKAGE PREVENTION OF A HIGH VOLTAGE DEVICE}
도 1은 한 쌍의 종래의 N-형 고전압 트랜지스터의 개략 단면도.
도 2는 도 1의 개략 평면도.
도 3은 고전압 트랜지스터의 개략 평면도.
도 4는 본 발명의 바람직한 실시예에 따른 한 쌍의 N-형 고전압 트랜지스터의 개략 단면도.
도 5는 본 발명의 제2 실시예에 따른 한 쌍의 N-형 고전압 트랜지스터의 개략 단면도.
도 6은 본 발명의 제3 실시예에 따른 고전압 트랜지스터의 누설을 방지하는 구조의 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
40, 50 : 고전압 트랜지스터
424 : 가드 링
426 : 제1 절연층
428 : 도전성 층
429 : 절연층
430 : 제2 절연층
431 : 차폐층
432 : 도전성 라인
본 발명은 고전압 소자의 전류 누설을 방지하기 위한 구조에 관한 것으로, 보다 구체적으로는 적어도 하나의 고전압 트랜지스터를 포함하는 지역에서 나타나는 기생 트랜지스터가 고전압 트랜지스터의 전류 누설을 야기하는 것을 방지하는 구조에 관한 것이다.
통상적으로, 집적회로(IC)는 여러 동작 전압에서 작동한다. 따라서, 이들 IC 내의 트랜지스터는 특정의 전압 임계치를 견뎌내야만 한다. 에컨대, 0.25㎛ 미만의 게이트 길이를 갖는 트랜지스터는 통상적으로 2.5볼트 미만의 전압에서 동작하는 한편, 게이트 길이가 더 긴(0.3㎛ 보다 큰) 트랜지스터는 3볼트 이상에서 원할히 동작할 것이다. 전원 공급장치 및 하드 디스크 컨트롤러 등의 고전압 응용기기에서는 6볼트 내지 35볼트 범위의 더 높은 동작 전압이 요구될 수도 있다.
고전압 소자 위의 활성 영역과 도전성 라인을 절연하기 위해 적어도 하나의 절연층이 사용되기는 하지만, 높은 동작 전압은 활성 영역에도 영향을 준다. 도전성 라인이 활성 영역의 2개의 별도의 도핑 영역 위를 종단하는 경우, 기생 트랜지스터가 형성될 것이다. 기생 트랜지스터는 도핑 영역의 전류 누설을 초래할 것이며, 도핑 영역을 포함하는 소자의 성능이 감소된다. 여기서, 한 쌍의 N-형 고전압 트랜지스터를 일례로 하여 기생 트랜지스터가 형성되는 원인을 설명한다. 기생 트랜지스터는 또한 한 쌍의 P-형 고전압 트랜지스터 사이와, 트랜지스터와 도핑 영역 사이에서도 발생한다.
도 1은 한 쌍의 종래의 N-형 고전압 트랜지스터에 대한 개략 단면도이다. 기판(100) 상에는 P-형 웰(102, 104, 106) 및 N-형 웰(108, 110)이 위치되어 있다. 샐로우 트렌치 아이솔레이션(STI : Shallow Trench Isolation) 구조(112, 114, 116, 118, 120, 122)가 각각 P-형 웰(102), P-형 웰(102)과 N-형 웰(108)의 사이, N-형 웰(108), N-형 웰(108)과 P-형 웰(104) 사이, P-형 웰(104)과 N-형 웰(110) 사이, N-형 웰(110), 및 P-형 웰(106)에 위치된다.
도 1을 보다 구체적으로 참조하면, 고전압 트랜지스터(10, 20)가 기판(100) 상에 형성된다. 고전압 트랜지스터 10은 소스(12), 드레인(14) 및 게이트(16)를 갖는다. 소스(12)는 P-형 웰 102 내에서 STI 112의 우측편에 위치되어 있다. 드레인(14)은 N-형 웰 108 내에서 STI 114와 STI 116 사이에 위치되어 있다. 게이트(16)는 기판(100)의 표면 상에 위치되어, P-형 웰 102, N-형 웰 108 및 STI 114 위를 종단하고 있다. 고전압 트랜지스터 20은 소스(22), 드레인(24) 및 게이트(26)를 갖는다. 소스(22)는 P-형 웰 106 내에서 STI 120의 좌측편에 위치되어 있다. 드레인(24)은 N-형 웰 110 내에서 STI 118과 STI 120 사이에 위치되어 있다. 게이트(26)는 기판(100)의 표면 상에 위치되어, P-형 웰 106, N-형 웰 110 및 STI 120 위를 종단하고 있다. 기판(100)에는 가드 링(guard ring)(124)이 위치되 어, 전술한 구조들을 둘러싸고 있다. 절연층(126)이 기판(100) 상에 위치된 모든 특징부를 덮고 있으며, 이 절연층(126) 위에는 도전성 라인(128)이 위치되어 있다. 도전성 라인(128)은 P-형 웰(104) 위의 지점을 종단한다. 그 외에, 또 다른 도전성 라인(도시하지 않음)이 도전성 라인 128 상에 형성될 수 있으며, 이들 2개의 도전성 라인은 또 다른 절연층(도시하지 않음)에 의해 분리된다.
도 2는 도 1에 도시되어 있는 소자의 개략 평면도이다. 점선으로 도시된 원 140 내부의 구조는, 도전성 라인 128이 기생 게이트가 되고, 트랜지스터 10의 드레인 14와 N-형 웰 104이 기생 소스/드레인 중의 하나가 되며, 트랜지스터 20의 드레인 24와 N-형 웰 110이 기생 소스/드레인 중의 다른 하나가 되며, P-형 웰 104이 기생 채널 영역이 되어 이루어지는 기생 트랜지스터를 구성한다. 기생 트랜지스터는 도전성 라인(128)을 통해 전류가 흐르는 동안 턴온되어, 트랜지스터 10과 20으로부터 전류 누설이 발생할 것이다.
기생 트랜지스터는 2개의 고전압 트랜지스터 사이에서 뿐만 아니라, 도전성 라인이 고전압 트랜지스터와 가드 링 사이의 영역 위를 종단할 때에도 나타난다. 도 3은 고전압 트랜지스터의 개략 평면도이다. 소스(또는 드레인)(30)와 가드 링(32) 사이에는 N-형(또는 P-형) 웰(34)이 위치된다. 도전성 라인(36)이 N-형(또는 P-형) 웰(34) 위를 종단할 때, 점선으로 도시된 원(340) 내의 구조, 즉 도전성 라인(36), 소스/드레인(30) 및 가드 링(32)은 기생 트랜지스터를 형성한다. 따라서, 상위층에 위치한 도전성 라인이 N/P-형 웰 또는 기판 상의 활성 영역 위를 종단하는 경우, 기생 트랜지스터가 형성될 것이다.
기생 트랜지스터는 도전성 라인을 통해 전류가 흐를 때에 턴온될 것이다. 고전압 트랜지스터의 성능은 기생 트랜지스터의 스위칭에 의해 초래된 전류 누설로 인해 감소된다. 따라서, 기생 트랜지스터의 영향을 방지하는 것이 중요한 과제가 되고 있다.
기생 트랜지스터로 인해 고전압 소자의 전류 누설이 야기되기 때문에 기생 트랜지스터는 중요한 요소로 고려되어야 한다. 따라서, 고전압 소자의 전류 누설을 방지할 수 있는 고전압 구조의 설계가 요구되고 있다.
따라서, 본 발명의 특징은 고전압 소자의 전류 누설을 방지하기 위한 구조를 제공하는 것이다. 고전압 소자의 전류 누설을 방지하기 위한 구조는 기생 트랜지스터가 온 상태로 스위칭하는 것을 방지한다. 더욱이, 이 구조가 고전압 소자 내에 채용될 때에 고전압 소자를 형성하기 위한 공정을 변경할 필요가 없기 때문에, 고전압 소자를 형성하는데 소요되는 비용이 증가되지 않는다.
전술한 본 발명의 특징 및 기타 다른 특징에 따라, 도전성 라인의 아래 쪽과 고전압 트랜지스터 바로 아래에 도전성 층이 제공된다. 도전성 층은 그라운드 등의 기준 전압에 접속되어 차폐층(shielding layer)으로서 사용된다. 도전성 층은 도전성 라인을 차단(screen)하여 도전성 라인을 통해 운반된 전기 전하의 영향으로부터 고전압 소자를 보호한다.
도전성 층과 다른 구조 간의 구조적인 관계는 본 발명의 실시예에 따른 기판 상의 한 쌍의 고전압 트랜지스터에 의해 예시될 것이다. 기판 상에는 제1 유형, 예컨대 P-형의 2개의 트랜지스터가 제2 유형의 웰 예컨대 N-형 웰에 의해 분리된다. 기판 상에는 가드 링이 존재하여 트랜지스터를 둘러싼다. 제1 절연층은 트랜지스터, 제2 유형의 웰 및 가드 링으 덮는다. 제1 절연층 상에는 제2 절연층이 형성된다. 제2 절연층 상에는 적어도 하나의 도전성 라인이 위치되며, 제1 절연층과 제2 절연층의 사이와, 도전성 라인의 아래에는 도전성 층이 위치된다. 도전성 층은 적어도 가드 링에 의해 둘러싸인 영역의 일부분을 차폐시킨다. 도전성 층은 가드 링 등의 구조에 전기 접속한다. 일반적으로, 이 구조에는 그라운드 등의 기준 전압이 제공된다. 이와 달리, 제1 유형의 트랜지스터는 N-형 트랜지스터가 될 수 있지만, 제1 유형의 트랜지스터가 N-형 트랜지스터인 경우에는 제2 유형의 웰은 반드시 P-형 웰이어야 한다.
도전성 층은 그 아래의 영역에 대한 차폐를 제공한다. 도전성 층의 폭은 그 위의 도전성 라인보다 폭이 더 넓고, 차폐될 필요가 있는 영역과는 동일한 폭인 것이 바람직하며, 더 우수한 차폐 효과를 얻기 위해서는 차폐될 필요가 있는 영역보다 폭이 더 넓은 것이 더욱 바람직하다. 도전성 층이 도전성 라인 아래에 위치되므로, 도전성 층은 그 아래의 영역이 도전성 라인을 통해 운반되는 전기 전하의 영향으로부터 차폐되도록 한다. 따라서, 기판 상에 기생 트랜지스터 구조가 존재하기는 하지만, 이 기생 트랜지스터는 턴온될 수 없을 것이다.
또 다른 바람직한 실시예에 따르면, 제1 유형 예컨대 P-형의 트랜지스터는 기판 상의 가드 링에 의해 둘러싸인 제2 유형의 웰, 예컨대 N-형 웰 상에 위치된다. 제1 절연층이 트랜지스터, 제2 유형의 웰 및 가드 링을 덮는다. 제1 절연층 상에는 제2 절연층이 형성된다. 제2 절연층 상에는 적어도 하나의 도전성 라인이 위치되며, 제1 절연층과 제2 절연층 사이 및 도전성 라인의 아래에는 도전성 층이 위치된다. 도전성 층은 적어도 가드 링에 의해 둘러싸인 영역의 일부분을 차폐시킨다. 도전성 층은 그라운드와 같은 기준 전압에 접속되며, 차폐층으로서 이용된다.
유사하게, 기생 트랜지스터는 도전성 라인, 가드 링의 일부분 및 제1 유형의 트랜지스터의 소스/드레인으로 형성되며, 도전성 라인 아래의 도전성 층이 도전성 라인을 통해 운반되는 전기 전하의 영향을 차단하기 때문에 턴온될 수 없다.
본 발명의 또 다른 바람직한 실시예에 따르면, 기판 상에는 도전성 층이 위치된다. 이 도전성 층은, 2개의 고전압 트랜지스터 사이의 N 또는 P 도핑 웰 상에 또는 트랜지스터와 가드 링의 사이에, 고전압 트랜지스터의 게이트를 형성하기 위한 공정에 의해, 고전압 트랜지스터의 게이트와 동시에 형성된다. 도전성 층은 가드 링 등의 구조에 전기 접속된다. 일반적으로, 그라운드와 같은 기준 전압이 구조에 제공된다. 기판 상의 모든 구조를 덮도록 제1 유전체층이 형성된다. 제1 유전체 층 상에는 도전성 라인이 형성되어, 도전성 층의 위쪽에 위치된다. 기생 트랜지스터는 도전성 라인, 가드 링의 일부분, 및 제1 유형의 트랜지스터의 소스/드레인 또는 인접한 2개의 제1 유형의 트랜지스터의 소스/드레인들에 의해 형성되며, 도전성 라인 아래의 도전성 층이 도전성 라인을 통해 운반된 전기 전하의 영향을 차폐하기 때문에 턴온되지 않을 것이다.
본 발명에서 개시된 구조를 이용하면 고전압 소자의 전류 누설을 방지할 수 있다. 기생 트랜지스터 구조가 여전히 기판 상에 존재하기는 하지만, 도전성 라인(기생 트랜지스터의 게이트)을 통해 운반된 전압이 기생 트랜지스터를 턴온시킬 수 없게 된다. 따라서, 기생 트랜지스터에 의해 야기되던 전류 누설이 방지될 수 있다. 더욱이, 제1 유전체층 상에 도전성 층을 형성하기 위한 오직 하나의 추가 단계가 요구되므로, 이 도전성 층이 고전압 소자 내에 채용될 때에는 고전압 소자를 형성하기 위한 원래의 공정이 변화되지 않는다. 따라서, 고전압 소자를 형성하는데 소요되는 비용은 증가되지 않는다.
전술한 전반적인 설명 및 다음의 상세한 설명은 예시를 위한 것으로, 첨부된 청구범위에서 한정되는 바와 같은 본 발명의 요지에 대한 자세한 설명을 제공하기 위한 것이다.
본 발명의 전술한 특징 및 장점과 기타 다른 특징 및 장점은 다음의 상세한 설명, 청구범위 및 첨부 도면을 참조하여 더욱 명확하게 이해될 수 있을 것이다.
이하에서는 첨부 도면에 예시되어 있는 본 발명의 바람직한 실시예에 대하여 구체적으로 설명한다. 여러 도면에 걸쳐 동일한 구성요소에 대하여서는 동일한 도면부호가 부여되어 있으며, 그에 대한 설명은 동일한 구성요소 또는 유사 구성요소에 대한 것이다.
도 4는 본 발명의 바람직한 실시예에 따른 한 쌍의 N-형 고전압 트랜지스터의 개략 단면도이다. 기판(400) 상에는 P-형 웰(402, 404, 406) 및 N-형 웰(408, 410)이 위치되어 있다. 샐로우 트렌치 아이솔레이션(STI) 구조(412, 414, 416, 418, 420, 422)는 각각 P-형 웰(402), P-형 웰(402)과 N-형 웰(408)의 사이, N-형 웰(408), N-형 웰(408)과 P-형 웰(404)의 사이, P-형 웰(404)과 N-형 웰(410) 사이, N-형 웰(410), 및 P-형 웰(406)에 위치된다.
도 4를 보다 구체적으로 참조하면, 기판(400) 상에는 고전압 트랜지스터(40, 50)가 형성되어 있다. 트랜지스터 40은 소스(42), 드레인(44) 및 게이트(46)를 갖는다. 소스 42는 P-형 웰 402 내에서 STI 412의 우측편에 위치되어 있다. 드레인 44는 N-형 웰 408 내에서 STI 414와 416 사이에 위치되어 있다. 게이트 46은 기판(400)의 표면 상에 위치되어 P-형 웰 402, N-형 웰 408 및 STI 414 위를 종단한다. 트랜지스터 50은 소스 52, 드레인 54 및 게이트 56을 갖는다. 소스 52는 P-형 웰 406 내에서 STI 420의 좌측편에 위치되어 있다. 드레인 54는 N-형 웰(410) 내에서 STI 418과 420 사이에 위치되어 있다. 게이트 56은 기판(400)의 표면에 위치되며, P-형 웰 406, N-형 웰 410 및 STI 420 위를 종단한다. 가드 링(424)은 기판(400)에 위치되어 전술한 구조를 둘러싼다. 가드 링(424)은 임플란테이션 공정(implantation process) 또는 실리사이드 공정(silicide process)에 의해 형성된다.
제1 절연층(426)은 기판(400) 상에 위치된 모든 특징부를 덮으며, 도전성 층이 절연층(426) 상에 형성된다. 도전성 층(428)은 P-형 웰(404) 위에 존재한다. 그 후, 제2 절연층(430)이 도전성 층(428)과 제1 절연층(426)을 덮도록 형성된다. 제2 절연층(430) 상에는 도전성 라인(432)이 위치되어 있다. 도전성 라인(432) 또한 P-형 웰(404)과 도전성 층(428) 위를 종단한다. 그 외에, 도전성 라인(432) 상 에는 또 다른 도전성 라인(도시하지 않음)이 형성될 수 있으며, 이들 2개의 도전성 라인은 또 다른 절연층(도시하지 않음)에 의해 분리된다. 그 아래의 영역에 충분한 차폐를 제공하기 위한 목적으로, 도전성 층(428)은 그 위의 도전성 라인(432) 보다 폭이 더 넓게 되어 있다. 도전성 층(428)의 폭은 P-형 웰(404)의 폭과 동일하거나 더 넓은 것이 바람직하다. 도전성 층(428)은 금속, 도핑된 폴리실리콘, 금속 규화물(metal silicide), 또는 이들의 조합으로 구성된다. 절연층(426, 430)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물(silicon oxynitride)로 구성된다.
도전성 층(428)은 가드 링(424)에 전기 접속되어 있다. 일반적으로, 가드 링(424)에는 그라운드와 같은 기준 전압이 제공된다. 따라서, 도전성 층(428)은 P-형 웰(404)에 대해 완벽한 차폐 효과를 제공한다.
도 5는 본 발명의 제2 실시예에 따른 고전압 트랜지스터의 전류 누설을 방지하는 구조의 개략 평면도이다. 도 5에 도시된 구조는 도 5에서의 도전성 층이 P-형 웰(404) 상에 직접 위치되고 도 5의 도전성 라인(432)이 제1 절연층(426) 상에 위치되고, 도 5에는 제2 절연층(430)이 존재하지 않는다는 것을 제외하고는 도 4에서의 구조와 유사하다. 도 4와 도 5의 동일한 구성요소에 대해서는 동일한 도면부호가 부여되어 있다.
도전성 층(428)은 고전압 트랜지스터의 게이트(46, 56)를 형성하기 위한 공정이 수행될 때에 동시에 형성될 수도 있다. 또한, 도전성 층(428)은 금속과 같은 도전성 재료로 구성된다. 도전성 층(428) 및 P-형 웰(404)은 그 사이에 위치된 절 연층(429)에 의해 절연된다. 절연층(429)은 고전압 트랜지스터의 게이트(46, 56)의 게이트 유전체를 형성하기 위한 공정이 수행될 때에 동시에 형성될 수도 있다. 또한, 절연층(429)은 실리콘 산화물 또는 실리콘 질화물 등의 다른 절연 재료로 구성된다. 도전성 층(428)과 절연층(429)은 차폐층(431)을 구성하고 있다.
그 후, 기판 상의 구조를 덮도록 절연층(426)이 형성된다. 도전성 라인(432)은 절연층(426) 상에 위치되는 동시에, 도전성 층(428)의 위쪽에 위치된다. 일반적으로, 도전성 라인(432)을 덮도록 절연층(도시하지 않음)이 형성될 수 있으며, 그 절연층 상에 또 다른 도전성 라인(도시하지 않음)이 형성될 수 있다. 하부의 P-형 웰(404)에 대해 충분한 차례를 제공하기 위해, 도전성 층(428)의 폭은 그 위의 도전성 라인(432)의 폭보다 더 넓게 된다.
도전성 라인(432)은 또한 P-형 웰(404) 및 도전성 층(428) 위를 종단한다. 도전성 층(428)은 STI 구조(416, 418) 사이에서 종단하지만, P-형 웰(404)을 효과적으로 차폐하기 위해 STI 구조(416)의 좌측편과 STI 구조(418)의 우측편을 초과하지 않는 것이 바람직하다. 도전성 층(428)은 금속, 도핑된 폴리실리콘, 금속 규화물, 또는 이들의 조합으로 구성된다. 절연층(426, 430)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 구성된다.
도전성 층(428)은 가드 링(424)에 전기 접속된다. 일반적으로, 가드 링(424)에는 그라운드와 같은 기준 전압이 제공된다. 따라서, 도전성 층(428)은 P-형 웰(404)에 대한 완벽한 차폐 효과를 제공한다.
도 6은 본 발명의 제3 실시예에 따른 고전압 트랜지스터의 전류 누설을 방지하는 구조의 개략 평면도이다. N-형(또는 P-형) 웰(64)은 고전압 트랜지스터와 가드 링(62)의 소스/드레인(60) 사이에 위치된다. 도전성 라인(68)은 N-형(또는 P-형) 웰(64)의 위쪽을 종단하고, N-형(또는 P-형) 웰(64)과 도전성 라인(68)의 사이에는 도전성 층(66)이 위치된다. 2개의 절연층이 도전성 라인(68)과 도전성 층(66)의 사이와, 도전성 층(66)과 N-형(또는 P-형) 웰(64)의 사이에 각각 위치된다. 도전성 층(66)의 폭은 그 아래의 N-형(또는 P-형) 웰(64)에 대해 충분한 차폐 효과를 제공하기 위해 그 위의 도전성 라인(68)의 폭보다 더 넓다. 도전성 층(66)은 금속, 도핑된 폴리실리콘, 금속 규화물, 또는 이들의 조합으로 구성된다. 절연층(426, 430)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물로 구성된다.
도전성 층(66)은 가드 링(62)에 전기 접속된다. 일반적으로, 그라운드 등의 기준 전압이 가드 링(62)에 제공된다. 따라서, 도전성 층(66)은 P-형 웰(64)에 대한 완전한 차폐 효과를 제공한다.
전술한 설명에 따르면, 본 발명에 개시된 구조를 채용함으로써 고전압 소자의 전류 누설을 방지할 수 있다. 기판 상에 기생 트랜지스터 구조가 여전히 존재하지만, 도전성 라인(기생 트랜지스터의 게이트)을 통해 운반되는 전압이 기생 트랜지스터를 턴온시키지 못한다. 따라서, 기생 트랜지스터에 의해 야기된 전류 누설이 방지된다. 더욱이, 제1 유전체층 상의 도전성 층을 형성하기 위해 단지 하나의 추가 단계가 요구되지만, 고전압 소자의 제조 공정을 수정할 필요가 없으므로, 비용을 증가시키지 않는다.
본 발명의 기술 사상으로부터 일탈함이 없이 다양한 수정 및 변형이 이루어질 수 있으며, 이러한 본 발명의 수정예 및 변형예는 모두 다음의 청구범위의 사상 및 그 등가물에 부합하는 것임을 이해하기 바란다.

Claims (27)

  1. 고전압 소자의 전류 누설을 방지하기 위한 구조에 있어서,
    하나 이상의 고전압 소자를 갖는 영역 위를 종단하는 도전성 라인 아래에 위치되어 그 하부를 차폐시키는 하나 이상의 도전성 층을 포함하며,
    상기 도전성 층의 폭은 상기 도전성 라인의 폭보다 더 넓고, 기준 전압에 접속하는 것을 특징으로 하는, 고전압 소자의 전류 누설을 방지하기 위한 구조.
  2. 제1항에 있어서,
    상기 고전압 소자는 고전압 트랜지스터인 것을 특징으로 하는, 고전압 소자의 전류 누설을 방지하기 위한 구조.
  3. 제1항에 있어서,
    상기 기준 전압은 그라운드인 것을 특징으로 하는, 고전압 소자의 전류 누설을 방지하기 위한 구조.
  4. 제1항에 있어서,
    상기 도전성 층과 상기 영역은 동일한 폭을 갖는 것을 특징으로 하는, 고전압 소자의 전류 누설을 방지하기 위한 구조.
  5. 제1항에 있어서,
    상기 도전성 층은 상기 영역보다 더 넓은 폭을 갖는 것을 특징으로, 하는 고전압 소자의 전류 누설을 방지하기 위한 구조.
  6. 제1항에 있어서,
    상기 도전성 층은, '금속, 도핑된 폴리실리콘, 규화물(silicide) 및 이들의 조합'으로 이루어진 군(group)에서 선택된 하나의 물질로 구성되는 것을 특징으로 하는, 고전압 소자의 전류 누설을 방지하기 위한 구조.
  7. 고전압 트랜지스터 구조에 있어서,
    기판 상의 2개의 제1 유형의 고전압 트랜지스터;
    상기 제1 유형의 고전압 트랜지스터 사이에 위치되는, 기판 상의 제2 유형의 웰;
    상기 제1 유형의 고전압 트랜지스터를 둘러싸는, 상기 기판 상의 가드 링;
    상기 제1 유형의 고전압 트랜지스터, 상기 제2 유형의 웰, 및 상기 가드 링 상에 위치된 제1 절연층;
    상기 제1 절연층 상에 위치된 제2 절연층;
    상기 제2 절연층 상에 위치되어, 상기 제2 유형의 웰 위를 종단하는 하나 이상의 도전성 라인; 및
    상기 제1 절연층과 상기 제2 절연층 사이에 위치되고, 상기 도전성 라인이 종단하는 상기 제2 유형의 웰의 부분을 차폐하는 도전성 층
    을 포함하는 것을 특징으로 하는 고전압 트랜지스터 구조.
  8. 제7항에 있어서,
    상기 제1 유형의 고전압 트랜지스터는 P-형 고전압 트랜지스터 또는 N-형 고전압 트랜지스터인 것을 특징으로 하는 고전압 트랜지스터 구조.
  9. 제8항에 있어서,
    상기 제2 유형의 웰은 N-형 웰 또는 P-형 웰인 것을 특징으로 하는 고전압 트랜지스터 구조.
  10. 제7항에 있어서,
    상기 가드 링은 도핑된 폴리실리콘으로 구성되는 것을 특징으로 하는 고전압 트랜지스터 구조.
  11. 제7항에 있어서,
    상기 가드 링은 규화물로 구성되는 것을 특징으로 하는 고전압 트랜지스터 구조.
  12. 제7항에 있어서,
    상기 도전성 층은 상기 가드 링에 전기 접속하는 것을 특징으로 하는 고전압 트랜지스터 구조.
  13. 제7항에 있어서,
    상기 가드 링은 그라운드 전압인 것을 특징으로 하는 고전압 트랜지스터 구조.
  14. 제7항에 있어서,
    상기 도전성 층과 상기 제2 유형의 웰은 동일한 폭을 갖는 것을 특징으로 하는 고전압 트랜지스터 구조.
  15. 제7항에 있어서,
    상기 도전성 층은 상기 제2 유형의 웰보다 폭이 더 넓은 것을 특징으로 하는 고전압 트랜지스터 구조.
  16. 제7항에 있어서,
    상기 도전성 층은, '금속, 도핑된 폴리실리콘, 규화물(silicide) 및 이들의 조합'으로 이루어진 군(group)에서 선택된 하나의 물질로 구성되는 것을 특징으로 하는 고전압 트랜지스터 구조.
  17. 고전압 트랜지스터 구조에 있어서,
    기판 상의 2개의 제1 유형의 고전압 트랜지스터;
    상기 제1 유형의 고전압 트랜지스터 사이에 위치되는, 기판 상의 제2 유형의 웰;
    상기 제1 유형의 고전압 트랜지스터를 둘러싸는, 상기 기판 상의 가드 링;
    상기 제1 유형의 고전압 트랜지스터, 상기 제2 유형의 웰, 및 상기 가드 링 상에 위치된 제1 절연층;
    상기 제1 절연층 상에 위치되어, 상기 제2 유형의 웰 위를 종단하는 하나 이상의 도전성 라인; 및
    상기 제2 유형의 웰과 상기 제1 절연층 사이에 위치되어, 상기 도전성 라인이 종단하는 상기 제2 유형의 웰의 부분을 차폐하는 차폐층
    을 포함하는 것을 특징으로 하는 고전압 트랜지스터 구조.
  18. 제17항에 있어서,
    상기 제1 유형의 고전압 트랜지스터는 P-형 고전압 트랜지스터 또는 N-형 고전압 트랜지스터인 것을 특징으로 하는 고전압 트랜지스터 구조.
  19. 제18항에 있어서,
    상기 제2 유형의 웰은 N-형 웰 또는 P-형 웰인 것을 특징으로 하는 고전압 트랜지스터 구조.
  20. 제17항에 있어서,
    상기 가드 링은 도핑된 폴리실리콘으로 구성되는 것을 특징으로 하는 고전압 트랜지스터 구조.
  21. 제17항에 있어서,
    상기 가드 링은 규화물로 구성되는 것을 특징으로 하는 고전압 트랜지스터 구조.
  22. 제17항에 있어서,
    상기 가드 링은 그라운드 전압인 것을 특징으로 하는 고전압 트랜지스터 구조.
  23. 제17항에 있어서,
    상기 차폐층과 상기 제2 유형의 웰은 동일한 폭을 갖는 것을 특징으로 하는 고전압 트랜지스터 구조.
  24. 제17항에 있어서,
    상기 차폐층은 상기 제2 유형의 웰보다 폭이 더 넓은 것을 특징으로 하는 고전압 트랜지스터 구조.
  25. 제17항에 있어서,
    상기 차폐층은,
    상기 기판 상의 제2 절연층; 및
    상기 제2 도전성 층 상의 도전성 층
    을 포함하는 것을 특징으로 하는 고전압 트랜지스터 구조.
  26. 제25항에 있어서,
    상기 도전성 층은 상기 가드 링에 전기 접속하는 것을 특징으로 하는 고전압 트랜지스터 구조.
  27. 제17항에 있어서,
    상기 도전성 층은, '금속, 도핑된 폴리실리콘, 규화물(silicide) 및 이들의 조합'으로 이루어진 군(group)에서 선택된 하나의 물질로 구성되는 것을 특징으로 하는 고전압 트랜지스터 구조.
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