KR102235195B1 - 고전압 디바이스를 갖는 반도체 디바이스 구조물 - Google Patents

고전압 디바이스를 갖는 반도체 디바이스 구조물 Download PDF

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헝-초우 린
이-쳉 치유
카틱 무루케산
이-민 첸
시우안-젱 린
웬-치 치앙
첸-치엔 창
치-유안 찬
쿠오-밍 우
춘-린 차이
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Abstract

고전압 반도체 디바이스 구조물이 제공된다. 고전압 반도체 디바이스 구조물은 반도체 기판, 반도체 기판 내의 소스 링 및 반도체 기판 내의 드레인 영역을 포함한다. 고전압 반도체 디바이스 구조물은 또한 소스 링의 측면 및 바닥을 둘러싸는 도핑된 링 및 드레인 영역 및 도핑된 링의 측면 및 바닥을 둘러싸는 웰 영역을 포함한다. 웰 영역은 도핑된 링의 전도성 유형과는 반대인 전도성 유형을 갖는다. 고전압 반도체 디바이스 구조물은 드레인 영역에 전기적으로 연결되고 웰 영역의 주변부에 걸쳐서 그 위로 연장되는 전도체를 더 포함한다. 또한, 고전압 반도체 디바이스 구조물은 전도체와 반도체 기판 사이의 차폐 요소 링을 포함한다. 차폐 요소 링은 웰 영역의 주변부에 걸쳐서 그 위로 연장된다.

Description

고전압 디바이스를 갖는 반도체 디바이스 구조물{SEMICONDUCTOR DEVICE STRUCTURE WITH HIGH VOLTAGE DEVICE}
본 출원은 2017년 11월 27일에 출원된 미국 가출원 제62/590,808호의 우선권을 주장하며, 이 가출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC 물질 및 설계에서의 기술적 진보는 IC 세대를 만들었다. 각각의 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. IC 진화 동안에, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하는 반면, 기능 밀도(즉, 칩 영역당 상호 연결된 디바이스들의 수)는 일반적으로 증가했다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
고전압 또는 초고압 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 트랜지스터 디바이스가 또한 다양한 응용 분야에서 널리 사용되고 있다. 통상적으로 동일 평면상의 드레인 및 소스 영역을 갖는 초고압 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor; MOSFET)가 제조된다. 통상적으로, 초고압 MOS 트랜지스터 디바이스는 높은 드레인 전압을 유지할 수 있다.
그러나 피처 크기가 계속 감소하기 때문에, 고전압 MOSFET는 이웃 디바이스에 더 가까워질 수 있다. 이웃 디바이스의 동작은 고전압 MOSFET에 의해 영향을 받을 수 있다.
고전압 반도체 디바이스 구조물이 제공된다. 고전압 반도체 디바이스 구조물은 반도체 기판, 반도체 기판 내의 소스 링 및 반도체 기판 내의 드레인 영역을 포함한다. 고전압 반도체 디바이스 구조물은 또한 소스 링의 측면 및 바닥을 둘러싸는 도핑된 링 및 드레인 영역 및 도핑된 링의 측면 및 바닥을 둘러싸는 웰 영역을 포함한다. 웰 영역은 도핑된 링의 전도성 유형과는 반대인 전도성 유형을 갖는다. 고전압 반도체 디바이스 구조물은 드레인 영역에 전기적으로 연결되고 웰 영역의 주변부에 걸쳐서 그 위로 연장되는 전도체를 더 포함한다. 또한, 고전압 반도체 디바이스 구조물은 전도체와 반도체 기판 사이의 차폐 요소 링을 포함한다. 차폐 요소 링은 웰 영역의 주변부에 걸쳐서 그 위로 연장된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 반도체 디바이스 구조물의 레이아웃 평면도이다.
도 2a는 일부 실시예들에 따라, 반도체 디바이스 구조물의 레이아웃 평면도이다.
도 2b는 일부 실시예들에 따라, 반도체 디바이스 구조물의 횡단면도이다.
도 3은 일부 실시예들에 따라, 반도체 디바이스 구조물의 횡단면도이다.
도 4는 일부 실시예들에 따라, 반도체 디바이스 구조물의 횡단면도이다.
도 5는 일부 실시예들에 따라, 반도체 디바이스 구조물의 횡단면도이다.
도 6은 일부 실시예들에 따라, 반도체 디바이스 구조물의 횡단면도이다.
도 7은 일부 실시예들에 따라, 반도체 디바이스 구조물의 횡단면도이다.
도 8a는 일부 실시예들에 따라, 반도체 디바이스 구조물의 레이아웃 평면도이다.
도 8b는 일부 실시예들에 따라, 반도체 디바이스 구조물의 횡단면도이다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
본 발명개시의 일부 실시예들이 설명된다. 추가적인 동작들이 이들 실시예들에서 설명된 단계들 이전에, 그 도중에, 및/또는 그 이후에 제공될 수 있다. 설명된 단계들 중 일부는 상이한 실시예들에 대해 대체되거나 제거될 수 있다. 추가적인 피처들이 반도체 디바이스 구조물에 추가될 수 있다. 아래에서 설명된 일부 피처들은 상이한 실시예들에 대해 대체되거나 제거될 수 있다. 일부 실시예들이 특정한 순서로 수행되는 동작들로 설명되었지만, 다른 동작들은 다른 논리적 순서로 수행될 수 있다.
도 1은 일부 실시예들에 따라, 반도체 디바이스 구조물(100)의 레이아웃 평면도이다. 일부 실시예들에서, 반도체 디바이스 구조물(100)은 하나의 (또는 그 이상의) 고전압 디바이스가 형성되는 고전압 디바이스 영역(R1)을 포함한다. 고전압 디바이스는 고전압에서 동작할 수 있는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함할 수 있다. 예를 들어, 고전압 디바이스는 약 250V 내지 약 1000V 범위의 전압에서 동작할 수 있다.
일부 실시예들에서, 반도체 디바이스 구조물(100)은 또한 하나의 (또는 그 이상의) 저전압 디바이스가 형성되는 저전압 디바이스 영역(R2)을 포함한다. 저전압 디바이스는 고전압 디바이스보다 낮은 전압에서 동작한다. 일부 실시예들에서, 저전압 디바이스 영역(R2)은 고전압 디바이스 영역(R1)에 인접한다. 일부 실시예들에서, 저전압 디바이스 영역(R2)은 고전압 디바이스 영역(R1)을 측 방향으로 둘러싸고 있다.
일부 실시예들에서, 고전압 디바이스 영역(R1) 내의 제 1 도핑된 영역(예컨대, 웰 영역)이 저전압 디바이스 영역(R2) 내의 제 2 도핑된 영역(예컨대, 다른 웰 영역)과 직접 접촉한다. 일부 실시예들에서, 제 1 도핑된 영역은 제 2 도핑된 영역의 전도성 유형과는 반대인 전도성 유형을 갖는다. 예를 들어, 고전압 디바이스 영역(R1)의 제 1 도핑된 영역은 n 형 웰 영역이고, 저전압 디바이스 영역(R2)의 제 2 도핑된 영역은 p 형 웰 영역이다. 일부 실시예들에서, 고전압 디바이스 영역(R1)은 주변부(또는 경계)(102)를 갖는다. 일부 실시예들에서, 주변부(102)는 또한 고전압 디바이스 영역(R1)과 저전압 디바이스 영역(R2) 사이의 계면이다.
일부 실시예들에서, 반도체 디바이스 구조물(100)은 전도체(106)를 포함한다. 전도체(106)는, 예를 들어, 전도성 라인을 포함한다. 전도체(106)는 고전압 디바이스 영역(R1) 내의 고전압 디바이스의 요소(예컨대, 드레인 영역 또는 소스 영역)에 전기적으로 연결된다. 전도체(106)는 고전압 디바이스 영역(R1)의 주변부(102)에 걸쳐서 그 위로 연장되고, 또한 저전압 디바이스 영역(R2) 위로 연장된다.
고전압 디바이스의 동작 중에, 고전압이 전도체(106)를 통해 고전압 디바이스에 인가될 수 있다. 고전압이 전도체(106)를 통해 고전압 디바이스에 인가될 때, 고전압을 갖는 전도체(106)는 저전압 디바이스 영역(R2) 내의 저전압 디바이스의 동작에 부정적인 영향을 미칠 수 있다. 예를 들어, 반전 채널 영역이 고전압 디바이스와 저전압 디바이스 사이의 계면 근처에 비의도적으로 형성될 수 있으며, 이는 높은 누설 전류를 야기하는 전기 경로를 형성할 수 있다.
경우에 따라서는, 저전압 디바이스는 고전압 디바이스로부터 떨어진 위치에 형성되어 높은 누설 전류를 방지할 수 있다. 고전압 디바이스 영역(R1)을 둘러싸는 금지 영역이 설계될 수 있다. 저전압 디바이스는 고전압 디바이스 영역으로부터 충분한 거리를 유지하기 위해 금지 영역의 외부에 형성된다. 따라서, 저전압 디바이스는 고전압 디바이스에 의해 부정적인 영향을 받는 것이 방지될 수 있다. 그러나, 상기 언급된 설계는 더 큰 다이 영역을 점유할 것이고, 이는 반도체 디바이스 구조물의 축소에 부정적인 영향을 미친다. 설계 유연성이 또한 제한된다.
일부 실시예들에 따라, 도 1에 도시된 바와 같이, 차폐 요소(104)가 고전압 디바이스 영역(R1)과 저전압 디바이스 영역(R2) 사이의 주변부(102)를 커버하도록 형성된다. 차폐 요소(104)는 고전압 디바이스와 저전압 디바이스 사이의 계면 근처에서 채널 영역의 생성을 방지하기 위해 사용될 수 있다. 따라서, 누설 전류가 방지되거나 효과적으로 감소될 수 있다. 일부 실시예들에서, 차폐 요소(104)는 고전압 디바이스 영역(R1)의 주변부(102) 위에 그리고 전도체(106) 아래에 배치된다.
일부 실시예들에서, 차폐 요소(104)는 고전압 디바이스 영역(R1)의 주변부(102)에 걸쳐서 그 위로 연장된다. 일부 실시예들에서, 차폐 요소(104)는 링 구조물이다. 일부 실시예들에서, 차폐 요소(104)는 차폐 요소 링이다. 일부 실시예들에서, 차폐 요소(104)는 고전압 디바이스 영역(R1)의 주변부(102)를 커버한다. 일부 실시예들에서, 차폐 요소(104)는 고전압 디바이스 영역(R1)을 에워싼다. 일부 실시예들에서, 차폐 요소(104)는 고전압 디바이스 영역(R1) 상에서 연장되는 제 1 부분(104A)을 갖는다. 차폐 요소(104)는 또한 저전압 디바이스 영역(R2) 상에서 연장되는 제 2 부분(104B)을 갖는다.
고전압 바이어스가 전도체(106)에 인가되는 일부 경우에서, 차폐 요소(104)에 의해 커버되지 않은 저전압 디바이스 영역(R2)의 외측 부분이 전도체(106)로부터 생성된 고전계로 인해 반전 채널 영역이 될 수 있다. 반전 채널 영역에 전자가 축적될 수 있다. 한편, 제 1 부분(104A) 바로 아래의 고전압 디바이스 영역(R1)의 부분과 제 2 부분(104B) 바로 아래의 저전압 디바이스 영역(R2)의 내측 부분은 차폐 요소(104)에 의해 차폐된다. 차폐 요소(104)로 인해, 전도체(106)로부터 생성된 전계가 차폐되어 차폐 요소(104) 아래의 영역에 전자가 축적되는 것이 방지된다. 즉, 차폐 요소(104) 바로 아래의 영역이 반전 채널 영역이 되는 것이 방지된다. 따라서, 고전압 디바이스 영역(R1)은 차폐 영역(104) 바로 아래의 영역에 의해 저전압 디바이스 영역(R2)의 외측 부분의 반전 채널 영역으로부터 전기적으로 분리된다. 따라서, 고전압 디바이스 영역(R1)에서 저전압 디바이스 영역(R2)으로의 누설 경로가 방지된다.
일부 실시예들에서, 차폐 요소(104)는 전도성 물질로 만들어진다. 전도성 물질은 금속 물질, 반도체 물질, 하나 이상의 다른 적합한 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 차폐 요소(104)는 고전압 디바이스 영역(R1)의 주변부(102) 전체를 커버한다. 일부 실시예들에서, 차폐 요소(104)는 고전압 디바이스 영역(R1)의 주변부(102)를 따라 연장된다.
고전압이 인가된 전도체(106)로부터의 전계는 차폐 요소(104)에 의해 차단되거나 또는 적어도 부분적으로 차단될 수 있다. 따라서, 그 아래에 있는 요소들은 고전압이 인가된 전도체(106)에 의해 부정적인 영향을 받는 것이 방지될 수 있다. 반도체 디바이스 구조물(100)의 성능 및 신뢰성은 상당히 개선된다.
도 2a는 일부 실시예들에 따라, 반도체 디바이스 구조물의 레이아웃 평면도이다. 도 2b는 일부 실시예들에 따라, 반도체 디바이스 구조물의 횡단면도이다. 일부 실시예들에서, 도 2b는 도 2a에 도시된 반도체 디바이스 구조물의 횡단면도를 도시한다. 횡단면도는 라인(I-I')을 따라 취해질 수 있다.
일부 실시예들에서, 도 2a 및 도 2b에 도시된 바와 같이, 반도체 디바이스 구조물(200)이 제공된다. 반도체 디바이스 구조물(200)은 하나의 (또는 그 이상의) 고전압 디바이스가 형성되는 고전압 디바이스 영역(R1)을 포함한다. 예를 들어, 고전압 디바이스 영역(R1)에 트랜지스터(T)가 형성된다.
도 2a 및 도 2b에 도시된 바와 같이, 반도체 디바이스 구조물(200)은 하나의 (또는 그 이상의) 저전압 디바이스가 형성되는 저전압 디바이스 영역(R2)을 또한 포함한다. 저전압 디바이스는 도 2b에 도시된 바와 같이 도핑된 영역(224)을 포함하는 트랜지스터를 포함할 수 있다. 일부 실시예들에서, 도핑된 영역(224)은 웰 영역이다. 예를 들어, 도핑된 영역(224)은 p 형 도핑된 웰 영역이다. 일부 다른 실시예들에서, 도핑된 영역(224)은 n 형 도핑된다.
일부 실시예들에서, 트랜지스터(T)는 드레인 영역(202)과 같은 도핑된 영역, 게이트 스택(204) 및 소스 영역(206)과 같은 도핑된 영역을 포함한다. 일부 실시예들에서, 트랜지스터(T)는 고전압 MOSFET이다. 일부 실시예들에서, 도 2a에 도시된 바와 같이, 소스 영역(206)은 드레인 영역(202)을 측 방향으로 둘러싸는 링 구조물이다. 일부 실시예들에서, 소스 영역(206)은 소스 링이다.
일부 실시예들에서, 도 2a에 도시된 바와 같이, 드레인 영역(202)은 원의 형태를 취하고, 소스 영역(206) 및 게이트 스택(204) 각각은 링의 형태를 취한다. 많은 변형 및/또는 수정이 본 발명개시의 실시예들에 이루어질 수 있다. 일부 다른 실시예들에서, 드레인 영역(202)의 평면도는 원 이외의 형상을 갖는다. 드레인 영역(202)의 평면도 형상은 직사각형, 정사각형, 타원형, 다각형 또는 다른 적절한 형상을 포함할 수 있다. 소스 영역(206) 또는 게이트 스택(204)의 평면도 형상은 직사각형 링, 정사각형 링, 타원형 링, 다각형 링 또는 다른 적절한 링이다.
일부 실시예들에서, 도 2a에 도시된 바와 같이, 드레인 영역(202)은 게이트 스택(204)에 의해 측 방향으로 둘러싸여 있고, 이는 결국 소스 영역(206)에 의해 측 방향으로 둘러싸여 있다. 일부 실시예들에서, 소스 영역(206)은 격리 구조물(208)(격리 요소라고도 함)에 의해 측 방향으로 둘러싸여 있다. 격리 구조물(208)은 소스 영역(206)과 저전압 디바이스 영역(R2)에 형성된 또 다른 트랜지스터와 같은 다른 전자 컴포넌트 사이의 전기 통신을 격리하도록 구성된다. 격리 구조물(208)은 좁은 트렌치 격리(shallow trench isolation; STI) 피처, 실리콘 국부 산화(local oxidation of silicon; LOCOS) 피처, 필드 산화물(field oxide; FOX) 구조물, 깊은 트렌치 격리(deep trench isolation; DTI) 피처, 하나 이상의 다른 적절한 격리 피처 또는 이들의 조합을 포함할 수 있다.
일부 실시예들에서, 도 2a에 도시된 바와 같이, 게이트 스택(204)은 상호 연결을 위해 전도체(210A)에 전기적으로 연결된다. 전도체(210A)는 전도성 라인일 수 있다. 소스 영역(206)은 상호 연결을 위해 전도체(212A)에 전기적으로 연결된다. 전도체(212A)는 전도성 라인일 수 있다. 드레인 영역(202)은 상호 연결을 위해 전도체(212B)에 전기적으로 연결된다. 전도체(212B)는 전도성 라인일 수 있다. 전도체(212A 및 212B)는 동일한 전도성 막을 패턴화함으로써 형성될 수 있다. 전도체(212A 및 212B)는 동일한 높이 레벨의 전도성 라인일 수 있다. 일부 실시예들에서, 전도체(212A 및 212B)의 상부 표면은 실질적으로 동일 평면상에 있다. 일부 실시예들에서, 전도체(212A 및 212B)는 서로 전기적으로 격리되어 있다. 일부 실시예들에서, 전도체(210A)는 전도체(212A 및 212B)보다 낮은 높이 레벨에 있다. 일부 실시예들에서, 도 2a에 도시된 바와 같이, 전도체(210A)의 부분은 전도체(212A) 아래에 배치된다. 하나 이상의 유전체 층이 전도체(212A 및 210A) 사이에 형성될 수 있다.
일부 실시예들에서, 도 2a에 도시된 바와 같이, 드레인 영역(202), 소스 영역(206) 및 게이트 스택(204)의 상호 연결을 용이하게 하기 위해, 트랜지스터(T)로부터 분리된 픽업 영역(D, S 및 G)을 각각 포함하는 연결 영역(7)이 제공된다.
일부 실시예들에서, 도 2a에 도시된 바와 같이, 전도체(210A)의 부분은 링 형상의 게이트 스택(204) 위에 불연속적인 링의 형태를 취한다. 일부 실시예들에서, 전도체(212B)의 일부는 드레인 영역(202)과 연결 영역(7) 사이에서 I-I' 방향으로 연장된다. 전도체(212B 및 210A)는 서로 중첩되지 않도록 설계된다. 따라서, 전도체(212B 및 210A) 사이의 바람직하지 않은 커플링 효과가 방지되거나 감소될 수 있다.
일부 실시예들에서, 트랜지스터(T)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함한다. 일부 다른 실시예들에서, 트랜지스터(T)는, 예를 들어, 약 250V 내지 약 1000V 범위의 고전압에서 동작할 수 있는 고전압 MOSFET를 포함한다. 대안적으로, 트랜지스터(T)는 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 상보성 MOS(complementary MOS; CMOS) 트랜지스터 등을 포함한다. 일부 실시예들에서, 트랜지스터(T)는 전력 다이오드 및 사이리스터와 같은 전력 디바이스에 사용된다.
도 2b는 일부 실시예들에 따라, 도 2a에 도시된 반도체 디바이스 구조물(200)의 라인(I-I')을 따른 횡단면도를 도시한다. 일부 실시예들에서, 반도체 디바이스 구조물(200)은 반도체 기판(201) 및 도핑된 영역(214 및 216)을 포함한다. 일부 실시예들에서, 도핑된 영역(214 및 216)은 반대의 전도성 유형을 갖는 웰 영역이다. 예를 들어, 도핑된 영역(214)은 n 형 도핑될 수 있고, 도핑된 영역(216)은 p 형 도핑될 수 있다. 일부 실시예들에서, 도핑된 영역(216)은 드레인 영역(202)을 측 방향으로 둘러싸는 링 영역이다. 도 2b에 도시된 바와 같이, 도핑된 영역(216)은 소스 영역(206)의 측면 및 바닥을 둘러싸거나 커버할 수 있다.
일부 실시예들에서, 도핑된 영역(214)은 고전압 디바이스 영역(R1)의 주변부를 정의하는 주변부(또는 경계)(226)를 갖는다. 일부 실시예들에서, 고전압 디바이스 영역(R1) 내의 도핑된 영역(214)은 저전압 디바이스 영역(R2) 내의 도핑된 영역(224)과 직접 접촉한다. 주변부(226)는 또한 도핑된 영역(214 및 224) 사이의 계면일 수 있다. 일부 실시예들에서, 도핑된 영역(214 및 224)은 반대의 전도성 유형을 갖는 웰 영역이다. 일부 실시예들에서, 도핑된 영역(214)은 n 형이고, 도핑된 영역(224)은 p 형이다. 일부 다른 실시예들에서, 도핑된 영역(214)은 p 형이고, 도핑된 영역(224)은 n 형이다.
일부 실시예들에서, 트랜지스터(T)의 드레인 영역(202)은 반도체 기판(201)의 도핑된 영역(214)에 형성된다. 도 2b에 도시된 바와 같이, 도핑된 영역(214)은 드레인 영역(214)의 측면 및 바닥을 둘러싸거나 커버할 수 있다. 일부 실시예들에서, 드레인 영역(202) 및 도핑된 영역(214)은 동일한 전도성 유형을 갖는다. 예를 들어, 드레인 영역(202)과 도핑된 영역(214) 양자 모두는 n 형 도핑된다. 일부 실시예들에서, 드레인 영역(202)은 도핑된 영역(214)보다 더 큰 도펀트 농도를 갖는다.
일부 실시예들에서, 트랜지스터(T)의 소스 영역(206)은 도핑된 영역(214) 내의 도핑된 영역(216)에 형성된다. 도 2b에 도시된 바와 같이, 도핑된 영역(214)은 도핑된 영역(216) 및 드레인 영역(202)의 측면 및 바닥을 둘러싸거나 커버할 수 있다. 일부 실시예들에서, 소스 영역(206) 및 도핑된 영역(216)은 반대의 전도성 유형을 갖는다. 예를 들어, 소스 영역(206)은 n 형 도핑될 수 있고, 도핑된 영역(216)은 p 형 도핑될 수 있다.
일부 실시예들에서, 트랜지스터(T)의 게이트 스택(204)은 도핑된 영역(214) 위에 배치되고 격리 구조물(207) 상에 연장된다. 격리 구조물(207)은 격리 구조물(208)과 유사할 수 있다. 게이트 스택(204)은 게이트 유전체 층(205A) 및 게이트 전극(205B)을 포함할 수 있다. 게이트 유전체 층(205A)은 실리콘 산화물 또는 다른 적절한 하이-k 유전체 물질로 만들어질 수 있다. 게이트 전극(205B)은 폴리 실리콘으로 만들어질 수 있다. 일부 다른 실시예들에서, 게이트 전극(205B)은 금속 게이트 전극이다. 금속 게이트 전극은 하나 이상의 일 함수 층을 포함할 수 있다. 일부 실시예들에서, 도 2a에 도시된 바와 같이, 게이트 스택(204)은 링 구조물을 갖는다.
도 2b에 도시된 바와 같이, 채널 영역(15)이 도핑된 영역(214)에서 드레인 영역(202)과 소스 영역(206) 사이의 게이트 스택(204) 아래에 정의될 수 있다. 도핑된 영역(216)의 도펀트 유형은 도핑된 영역(214)의 도펀트 유형과는 반대이다. 예를 들어, 도핑된 영역(216)이 p 형일 경우, 도핑된 영역(214)은 n 형이다. 대안적으로, 도핑된 영역(216)이 n 형일 경우, 도핑된 영역(214)은 p 형이다. 일부 실시예들에서, 도핑된 영역(214)은 고전압 n 웰이다.
일부 실시예들에 따라, 도 2a 및 도 2b에 도시된 바와 같이, 드레인 영역(202)은 전도성 콘택(218), 전도체(210B), 전도성 비아(220) 및 전도체(212B)를 포함하는 전도성 피처를 통해 연결 영역(7)에 전기적으로 연결된다. 전도성 피처는, 예를 들어, 유전체 층(222A, 222B 및 222C)을 포함하는 다수의 유전체 층으로 둘러싸여 있다. 하나 이상의 에칭 정지 층(도시되지 않음)이 유전체 층들 사이에 형성될 수 있다. 격리 구조물(207)은 드레인 영역(202)의 길이를 정의한다.
일부 실시예들에서, 반도체 기판(201)은 실리콘, 실리콘 게르마늄, 갈륨 비소, 실리콘 탄소, 하나 이상의 다른 적합한 반도체 물질, 또는 이들의 조합으로 제조되거나 이들을 포함한다. 일부 실시예들에서, 반도체 기판(201)은 절연체 상의 실리콘(silicon on insulator; SOI)과 같은 절연체 상의 반도체이다. 일부 다른 실시예들에서, 반도체 기판(201)은 도핑된 epi 층, 경사 반도체 층을 포함할 수 있고, 또는 실리콘 게르마늄 층 상의 실리콘 층과 같은 상이한 유형의 다른 반도체 층을 오버레이하는 반도체 층을 더 포함할 수 있다.
일부 실시예들에서, 반도체 기판(201)은 p 형의 도펀트로 도핑되고, 드레인 영역(202) 및 소스 영역(206)은 n 형의 도펀트로 도핑된다. 이와 같이, 반도체 기판(201), 드레인 영역(202) 및 소스 영역(206)은 n 형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 n 형 반도체 디바이스를 정의한다. 대안적으로, 예를 들어, 반도체 기판(201)은 n 형의 도펀트로 도핑되고, 드레인 영역(202) 및 소스 영역(206)은 p 형의 도펀트로 도핑된다. 이와 같이, 반도체 기판(201), 드레인 영역(202) 및 소스 영역(206)은 p 채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 p 형 반도체 디바이스를 정의한다.
드레인 영역과 소스 영역은 인가되는 전압에 따라 상호 교환 가능하다는 것을 알아야 한다. n 형 금속 산화물 반도체 전계 효과 트랜지스터(NMOS)에서, 드레인 영역은 제 1 전압을 수신할 수 있고, 소스 영역은 제 1 전압보다 낮은 제 2 전압을 수신할 수 있다. p 형 금속 산화물 반도체 전계 효과 트랜지스터(PMOS)에서, 드레인은 제 1 전압을 수신할 수 있고, 소스 영역은 제 1 전압보다 높은 제 2 전압을 수신할 수 있다.
고전압 디바이스 영역(R1)에서 트랜지스터(T)의 동작 중에, 고전압이 전도체(212B)를 통해 드레인 영역(202)에 인가될 수 있다. 고전압이 전도체(212B)를 통해 고전압 디바이스에 인가될 때, 전도체(212B)는 저전압 디바이스 영역(R2) 내의 저전압 디바이스의 동작에 부정적인 영향을 미칠 수 있다. 예를 들어, 반전 채널 영역이 도핑된 영역(214)의 주변부(226) 근처의 도핑된 영역(224)에 비의도적으로 형성될 수 있다. 일단 반전 채널 영역이 형성되면, 도핑된 영역(214 및 224) 사이에 높은 누설 전류를 야기하는 전기 경로가 형성될 수 있다.
일부 실시예들에 따라, 도 2a 및 도 2b에 도시된 바와 같이, 차폐 요소(228)가 고전압 디바이스 영역(R1)과 저전압 디바이스 영역(R2) 사이의 계면에 걸쳐서 그 위에 형성된다. 일부 실시예들에서, 도 2a에 도시된 바와 같이, 차폐 요소(228)는 차폐 요소 링이다. 일부 실시예들에서, 차폐 요소(228)는 고전압 디바이스 영역(R1) 상에서 연장되는 제 1 부분(228A)을 갖는다. 차폐 요소(228)는 또한 저전압 디바이스 영역(R2) 내로 연장되는 제 2 부분(228B)을 갖는다. 차폐 요소(228)는 차폐 요소(228) 바로 아래에 있는 도핑된 영역(214)의 주변부(226) 근처에 반전 채널 영역의 형성을 방지하기 위해 사용될 수 있다.
고전압 바이어스가 전도체(212B)에 인가되는 일부 경우에서, 차폐 요소(228)에 의해 커버되지 않은 도핑된 영역(224)의 외측 부분이 전도체(212B)로부터 생성된 고전계로 인해 강한 반전 채널 영역이 될 수 있다. 반전 채널 영역에 전자가 축적될 수 있다. 한편, 제 1 부분(228A) 바로 아래의 도핑된 영역(214)의 부분과 제 2 부분(228B) 바로 아래의 도핑된 영역(224)의 내측 부분은 차폐 요소(228)에 의해 차폐되거나 보호된다. 차폐 요소(228)로 인해, 전도체(212B)로부터 생성된 전계가 차폐되어 차폐 요소(228) 아래의 영역에 전자가 축적되는 것이 방지된다. 즉, 차폐 요소(228) 바로 아래의 영역이 반전 채널 영역이 되는 것이 방지된다. 따라서, 도핑된 영역(214)은 차폐 요소(228) 바로 아래의 영역에 의해 도핑된 영역(224)의 외측 부분의 반전 채널 영역으로부터 전기적으로 분리된다. 예를 들어, 도핑된 영역(224)의 외측 부분이 반전 채널 영역이 되더라도, 도핑된 영역(224)의 내측 부분은 반전되지 않고 여전히 p 형 도핑된 웰 영역으로서 작용한다. 전자는 차폐 요소(228)에 의해 차폐된 도핑된 영역(224)의 내측 부분을 관통하는 것이 방지된다. 따라서, 고전압 디바이스 영역(R1)에서 저전압 디바이스 영역(R2)으로의 누설 경로가 방지된다. 또한, 도핑된 영역(214)으로부터의 캐리어가 도핑된 영역(224)으로 들어가는 것이 방지된다. 따라서, 누설 전류가 방지되거나 감소될 수 있다. 일부 실시예들에서, 차폐 요소(228)는 전도체(212B)와 도핑된 영역(214)의 주변부(226)(이는 또한 고전압 디바이스 영역(R1)의 주변부이다) 사이에 배치된다.
일부 실시예들에서, 차폐 요소(228)는 주변부(226)에 걸쳐서 그 위로 연장된다. 일부 실시예들에서, 차폐 요소(228)는 고전압 디바이스 영역(R1)의 주변부(226)의 상부 표면 전체를 커버한다. 일부 실시예들에서, 차폐 요소(228)는 고전압 디바이스 영역(R1)을 에워싼다. 차폐 요소(228)는 도핑된 영역(214 및 216), 소스 영역(206), 게이트 스택(204) 및 드레인 영역(202)을 측 방향으로 둘러싼다.
일부 실시예들에서, 차폐 요소(228)는 전도성 물질로 만들어진다. 전도성 물질은 금속 물질, 반도체 물질, 하나 이상의 다른 적합한 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 차폐 요소(228) 및 게이트 전극(205B)은 동일한 물질로 만들어진다. 일부 실시예들에서, 폴리 실리콘 층이 먼저 형성되고, 이어서 폴리 실리콘 층은 패턴화되어 게이트 전극(205B) 및 차폐 요소(228)를 형성한다. 일부 실시예들에서, 차폐 요소(228)와 반도체 기판(201) 사이에 유전체 층(229)이 형성된다. 일부 실시예들에서, 유전체 층(229) 및 게이트 유전체 층(205A)은 동일한 물질로 만들어진다. 일부 실시예들에서, 유전체 층(229) 및 게이트 유전체 층(205A)은 동일한 유전체 막을 패턴화함으로써 형성된다.
전도체(212B)로부터의 고전계는 차폐 요소(228)에 의해 차단되거나 또는 적어도 부분적으로 차단될 수 있다. 따라서, 그 아래에 있는 요소들은 고전압이 인가된 전도체(212B)에 의해 부정적인 영향을 받는 것이 방지될 수 있다. 차폐 요소(228)로 인해, 차폐 요소(228)에 의해 커버된 영역 근처에 어떠한 반전 채널 영역도 실질적으로 형성되지 않는다. 도핑된 영역(224)의 외측 부분이 반전 채널 영역이 되더라도, 여전히 p 형 웰 영역으로서 작용하는 도핑된 영역(224)의 내측 부분은 반전 채널 영역 내의 축적된 전자가 도핑된 영역(214)으로 들어가는 것을 차단할 수 있다. 도핑된 영역(214 및 224) 사이에는 어떠한 전도성 경로도 형성되지 않는다. 누설 전류가 상당히 감소된다. 반도체 디바이스 구조물(200)의 성능 및 신뢰성은 상당히 개선된다. 차폐 요소(228)가 고전압 디바이스 영역(R1)과 저전압 디바이스 영역(R2) 사이의 원하지 않는 전기 연결 경로를 차단하기 위해 사용될 수 있기 때문에, 저전압 디바이스는 고전압 디바이스 영역(R1)에 더 근접하도록 형성되거나 설계될 수 있다. 예를 들어, 고전압 디바이스 영역(R1)과 저전압 디바이스 영역(R2)의 웰 영역은 서로 직접 접촉하도록 형성되거나 설계될 수 있다. 고전압 디바이스 영역(R1) 및 저전압 디바이스 영역(R2)의 레이아웃 설계는 보다 유연하게 된다. 고전압 디바이스 영역(R1)을 둘러싸는 금지 영역을 설계하는 것이 필요하지 않을 수 있으며, 이는 반도체 디바이스 구조물의 축소 및 성능 향상을 용이하게 한다.
차폐 요소(228)는 또한 일부 다른 장점을 가질 수 있다. 예를 들어, 차폐 요소(228)의 일부 장점은 차폐 요소(228)가 없는 기존의 접근법과 차폐 요소(228)가 있는 트랜지스터(T)를 비교함으로써 아래에서 설명된다. 차폐 요소(228)와 같은 보호 층(또는 장벽 층)이 없는 일부 기존의 트랜지스터에서, 전도체(212B)와 같은 상호 연결 구조물에 의해 설정된 전계는 트랜지스터의 소스 영역(206) 근처에 배치된 격리 구조물(208)과 같은 격리 컴포넌트에 악영향을 줄 수 있다. 결과적으로, 소스 영역(206)에서의 전압 레벨의 저하가 발생할 가능성이 있다.
경우에 따라서는, 반도체 디바이스 구조물(200)은 차폐 요소(228)가 제공되지 않고, 반도체 기판(201)은 p 형 기판이고, 도핑된 영역(214)은 n 웰이며, 도핑된 영역(216)은 p 웰이다. 전계가 초고압으로 인해 매우 강하기 때문에, 도핑된 영역(214)(n 웰)의 음전하는 전계에 의해 가속되고, n 도핑된 영역(214)으로부터 격리 구조물(208)로 주입되며, 파울러-노드하임(Fowler-Nordheim) 터널링 또는 양자 역학적 직접 터널링에 의해 격리 구조물(208)에 트래핑된다. 격리 구조물(208)의 트래핑된 음전하는 격리 구조물(208) 근처의 n 도핑된 영역(214)을 공핍시키고, n 도핑된 영역(214)에 양전하를 야기시킨다. 결과적으로, 펀치 스루가 격리 구조물(208) 아래의 n 도핑된 영역(214)에서 발생할 수 있어, p 도핑된 영역(216)으로부터 격리 구조물(208) 아래의 n 도핑된 영역(214)을 통해 반도체 기판(201)을 향해 누출을 유도한다. 결과적으로, 소스 영역(206)에서의 전압 레벨은 트랜지스터(T)가 인에이블될 때 감소된다(즉, 저하).
도 2b의 일부 실시예들에서, 반도체 기판(201)은 p 형 기판이고, 도핑된 영역(214)은 n 형 웰이고, 도핑된 영역(216)은 p 형 웰이다. 전계가 차폐 요소(228)에 의해 차폐되기 때문에, n 도핑된 영역(214)의 음전하는 전계에 의해 가속되지 않으므로, n 도핑된 영역(214)으로부터 격리 구조물(208)로 주입되지 않는다. 음전하는 여전히 n 도핑된 영역(214)에 남아있다. 따라서, 격리 구조물(208) 아래의 n 도핑된 영역(214)에서 실질적으로 공핍이 발생하지 않는다. 실질적으로 어떠한 펀치 스루도 격리 구조물(208) 아래의 n 도핑된 영역(214)에서 발생하지 않는다. 실질적으로 p 도핑된 영역(216)으로부터 반도체 기판(201)으로의 누설 전류 경로가 없다. 결과적으로, 소스 영역(206)에서의 전압 레벨은 실질적으로 온전하게 유지될 수 있고, 따라서 트랜지스터(T)가 인에이블될 때 어떠한 저하도 발생하지 않는다.
많은 변형 및/또는 수정이 본 발명개시의 실시예들에 이루어질 수 있다. 일부 실시들예에서, 도핑된 영역(214)의 주변부(226)에 걸쳐서 연장되는 전도체(212B)는 드레인 영역(202)에 전기적으로 연결되지 않는다. 일부 실시예들에서, 도핑된 영역(214)의 주변부(226)에 걸쳐서 연장되는 전도성 층은 소스 영역(206)에 전기적으로 연결된다.
많은 변형 및/또는 수정이 본 발명개시의 실시예들에 이루어질 수 있다. 도 3은 일부 실시예들에 따라, 반도체 디바이스 구조물(300)의 횡단면도이다.
도 3을 참조하면, 반도체 디바이스 구조물(300)은 도 2b를 참조하여 설명되고 도시된 반도체 디바이스 구조물(200)과 유사하다. 이들 사이의 주된 차이점은 반도체 디바이스 구조물(300)이 전압 소스(302)와 같은 전도성 요소를 포함하는 것을 포함할 수 있다.
전압 소스(302)는 차폐 요소(228)에 전압 Vs를 제공하도록 구성된다. 차폐 컴포넌트로서 작용하는 차폐 요소(228)의 전압 레벨이 Vs이기 때문에, 이하에서 더 설명하는 바와 같이 트랜지스터(T)의 소스 플로팅 능력(source floating capability; SFC)이 향상된다. 소스 플로팅 능력은 트랜지스터의 소스 단자가 플로팅할 수 있는 전압 레벨을 지칭한다. 트랜지스터의 소스 단자에서의 높은 전압 레벨은 더욱 양호한 소스 플로팅 능력으로 이어진다.
반도체 기판(201)이 p 형 기판이라고 가정하면, 도핑된 영역(214)은 n 웰이고 도핑된 영역(216)은 p 웰이고, n 도핑된 영역(214)의 다수 캐리어는 전자이고, p 도핑된 영역(216)의 다수 캐리어는 정공이다. 전압 Vs가 차폐 요소(228)에 인가될 때, 차폐 요소(228)는 기준 접지로부터 반도체 기판(201)을 통해 n 도핑된 영역(214)으로 음전하를 유도할 수 있다. 음전하는 n 도핑된 영역(214)에 축적될 수 있다. 전압 레벨 Vs로 상승된 차폐 요소(228)는 p 도핑된 영역(216)에 인접한 n 도핑된 영역(214)의 부분에서 음전하의 축적을 용이하게 할 수 있다. 음전하는 n 도핑된 영역(214)에서의 다수 캐리어와 동일한 전기 유형을 갖는다. 따라서, 차폐 요소(228)가 바이어스되는 조건에서의 n 도핑된 영역(214)에서의 음전하의 양은, 차폐 요소(228)가 플로팅되는 조건에서의 것보다 크다. 누적된 음전하는 반도체 기판(201)으로의 또는 저전압 디바이스 영역(R2)으로의 누설 전류 경로를 차단하는 것을 용이하게 할 수 있다. 소스 플로팅 능력은 향상될 수 있다.
향상된 소스 플로팅 능력은 트랜지스터(T)의 소스가 더 높은 전압 레벨에서 동작할 수 있게 한다. 그러므로, 트랜지스터(T)는 더욱 전력 효율적일 수 있다. 트랜지스터(T)가 디스에이블되는 경우, 높은 레벨의 트랜지스터(T)의 소스 전압은 트랜지스터(T)의 게이트-소스 전압(VGS)을 그에 따라 감소시킬 수 있다. 결과적으로, 디스에이블된 트랜지스터(T)의 누설 전류가 감소되거나 심지어 제거된다. 트랜지스터(T)는 누설 전류로 인한 기생 전력 손실을 갖지 않을 수 있다. 반도체 디바이스 구조물(300)은 트랜지스터(T)의 소스 영역(206)에서의 전압 레벨의 저하를 방지할 뿐만 아니라 소스 플로팅 능력을 향상시킬 수 있다.
도 4는 일부 실시예들에 따라, 반도체 디바이스 구조물(400)의 횡단면도이다. 반도체 디바이스 구조물(400)은 도 2b에 도시된 반도체 디바이스 구조물(200)과 유사할 수 있다. 이들 사이의 주된 차이점은 차폐 요소의 위치가 변경되는 것을 포함할 수 있다. 일부 실시예들에서, 차폐 요소(228)는 차폐 요소(428)로 대체된다. 일부 실시예들에서, 차폐 요소(428)는 링 구조물이다. 일부 실시예들에서, 차폐 요소(428)는 주변부(226)에 걸쳐서 그 위로 연장된다. 일부 실시예들에서, 차폐 요소(428)는 주변부(226) 전체를 커버한다.
격리 구조물(208) 상에 직접 배치된 차폐 요소(228)와는 달리, 차폐 요소(428)는 격리 구조물(208) 위에 배치된다. 예를 들어, 차폐 요소(428)는 유전체 층(222A) 위에 형성된다. 차폐 요소(428)는 전도체(212B)에 의해 설정된 전계 효과를 완화시키도록 구성된다. 도 2b의 실시예에서 제공된 것과 유사한 이유로, 차폐 요소(428)가 전도체(212B)와 고전압 디바이스 영역(R1)의 주변부(226) 사이에 배치되기 때문에, 전류 누설이 상당히 감소되거나 방지된다. 격리 구조물(208)에 대한 전계 효과는 또한 약화되거나 심지어 제거된다. 결과적으로, 소스 영역(206)에서의 전압 레벨의 저하가 또한 완화되거나 심지어 제거될 수 있다.
일부 실시예들에서, 차폐 요소(428)는 반도체 물질, 금속 물질, 하나 이상의 다른 적합한 물질 또는 이들의 조합으로 제조되거나 이들을 포함한다. 일부 실시예들에서, 차폐 요소(428) 및 전도체(210B)는 동일한 전도성 막을 패턴화하여 형성된다. 이러한 경우에, 차폐 요소(428) 및 전도체(210B)는 동일한 물질로 만들어진다. 일부 실시예들에서, 차폐 요소(428)는 실질적으로 전도체(210B)만큼 높다. 일부 실시예들에서, 차폐 요소(428) 및 전도체(210B)의 상부 표면은 실질적으로 동일한 높이 레벨에 배치된다.
많은 변형 및/또는 수정이 본 발명개시의 실시예들에 이루어질 수 있다. 일부 다른 실시예들에서, 차폐 요소(428) 및 차폐 요소(228) 모두가 형성된다.
많은 변형 및/또는 수정이 본 발명개시의 실시예들에 이루어질 수 있다. 도 5는 일부 실시예들에 따라, 반도체 디바이스 구조물(500)의 횡단면도이다. 반도체 디바이스 구조물(500)은 도 4에 도시된 반도체 디바이스 구조물(400)과 유사할 수 있다.
일부 실시예들에 따라, 도 5에 도시된 바와 같이, 전압 소스(302)와 같은 전도성 요소가 제공된다. 전압 소스(302)는 차폐 요소(428)에 전압 Vs를 제공하도록 구성된다. 전압 Vs로 상승된 차폐 요소(428)는 도핑된 영역(214)에서 전하의 축적을 용이하게 할 수 있다. 따라서, 트랜지스터(T)의 소스 플로팅 능력(SFC)이 향상된다. 도 3의 실시예에 제공되는 것과 유사한 이유로, 향상된 소스 플로팅 능력의 결과로서, 디스에이블된 트랜지스터(T)의 누설 전류가 또한 감소되거나 심지어 제거될 수 있다. 따라서, 반도체 디바이스 구조물(500)은 트랜지스터(T)의 소스 영역(206)의 전압 레벨의 저하를 방지할 뿐만 아니라, 소스 플로팅 능력을 향상시킬 수 있다.
많은 변형 및/또는 수정이 본 발명개시의 실시예들에 이루어질 수 있다. 도 6은 일부 실시예들에 따라, 반도체 디바이스 구조물(600)의 횡단면도이다. 반도체 디바이스 구조물(600)은 도 2b에 도시된 반도체 디바이스 구조물(200)과 유사할 수 있다.
일부 실시예들에서, 소스 영역(206) 및 차폐 요소(228)는 함께 전기적으로 단락된다. 일부 실시예들에서, 전도성 피처(602A, 602B 및 602C)는 소스 영역(206) 및 차폐 요소(228)를 함께 단락시키는 데 사용된다. 전도성 피처(602A 및 602C)는 전도성 콘택 및/또는 전도성 비아를 포함할 수 있다. 전도성 피처(210B)는 전도성 라인일 수 있다.
트랜지스터(T)가 인에이블될 때, 소스 영역(206)의 전압 레벨로 상승된 전도성 층(602B)은 도핑된 영역(214)에서 전하의 축적을 용이하게 할 수 있다. 따라서, 트랜지스터(T)의 소스 플로팅 능력(SFC)이 향상된다. 도 3의 실시예에서 제공되는 것과 유사한 이유로, 향상된 소스 플로팅 능력의 결과로서, 디스에이블된 트랜지스터(T)의 누설 전류가 감소되거나 심지어 제거된다. 따라서, 트랜지스터(T)는 누설 전류로 인한 기생 전력 손실을 실질적으로 갖지 않을 수 있다.
많은 변형 및/또는 수정이 본 발명개시의 실시예들에 이루어질 수 있다. 도 7은 일부 실시예들에 따라, 반도체 디바이스 구조물(700)의 횡단면도이다. 일부 실시예들에서, 전도성 피처(602A, 602B 및 602C)는 전도체(212B) 바로 아래에 형성되지 않는다. 전도성 피처(602A, 602B 및 602C)는 상이한 위치에 배치되도록 설계될 수 있다. 일부 실시예들에서, 도 7은 도 2a에 도시된 구조물의 라인(J-J')을 따른 횡단면도를 도시한다. 일부 실시예들에서, 차폐 요소(228) 및 소스 영역(206)을 단락시키기 위해 형성된 전도성 피처(602A, 602B 및 602C)는 전도체(212B) 바로 아래 이외의 위치에 형성된다.
많은 변형 및/또는 수정이 본 발명개시의 실시예들에 이루어질 수 있다. 도 8a는 일부 실시예들에 따라, 반도체 디바이스 구조물의 레이아웃 평면도이다. 도 8b는 일부 실시예들에 따라, 반도체 디바이스 구조물의 횡단면도이다. 일부 실시예들에서, 도 8a는 도 8b에 도시된 구조물의 레이아웃 평면도를 도시한다. 명료함을 위해, 도 8b의 일부 요소는 도 8a에 도시되지 않는다. 일부 실시예들에 따라, 도 8a 및 도 8b에 도시된 바와 같이, 제 2 차폐 요소(228')가 형성된다. 제 2 차폐 요소(228')는 고전압 디바이스 영역(R1)과 저전압 디바이스 영역(R2) 사이에 전류 누설 경로가 형성되지 않는 것을 보장하기 위해 사용될 수 있다. 일부 실시예들에서, 제 2 차폐 요소(228')는 링 구조물이다. 일부 실시예들에서, 제 2 차폐 요소(228')는 고전압 디바이스 영역(R1)을 측 방향으로 둘러싸고 고전압 디바이스 영역(R1)과 저전압 디바이스 영역(R2) 사이의 주변부(226)를 커버하는 차폐 요소(228)를 측 방향으로 둘러싸고 있다. 일부 실시예들에서, 제 2 차폐 요소(228')는 차폐 요소(228)를 에워싼다.
일부 실시예들에서, 제 2 차폐 요소(228') 및 차폐 요소(228)는 동일한 물질 층을 패턴화하여 형성된다. 이런 경우에, 차폐 요소(228 및 228')는 동일한 물질로 만들어진다. 일부 실시예들에서, 차폐 요소(228 및 228')의 상부 표면은 실질적으로 서로 동일하다. 일부 실시예들에서, 유전체 층(229')이 제 2 차폐 요소(228') 아래에 형성될 수 있다. 유전체 층(229' 및 229)은 동일한 물질로 만들어질 수 있다.
많은 변형 및/또는 수정이 본 발명개시의 실시예들에 이루어질 수 있다. 일부 다른 실시예들에서, 누설 전류 경로가 형성되지 않는다는 것을 보정하기 위해 차폐 요소(228 및 228')를 측 방향으로 둘러싸거나 에워싸도록 하나 이상의 차폐 요소가 형성된다.
본 발명개시의 실시예들은 고전압 디바이스 영역 및 저전압 디바이스 영역을 갖는 반도체 디바이스 구조물을 형성한다. 하나의 (또는 그 이상의) 차폐 요소가 고전압 디바이스 영역과 저전압 디바이스 영역 사이의 계면에 걸쳐서 연장되도록 형성된다. 고전압 디바이스 영역으로부터 생성된 고전계가 차폐 요소에 의해 차폐되어, 누설 전류 경로가 고전압 디바이스 영역과 저전압 디바이스 영역의 계면에 형성되어 통과하는 것을 방지한다. 고전압 디바이스 영역 및 저전압 디바이스 영역의 디바이스 요소의 신뢰성 및 성능이 크게 개선된다. 고전압 디바이스 영역과 저전압 디바이스 영역 사이에 금지 영역을 설계하는 것이 필요하지 않을 수 있으며, 이는 반도체 디바이스 구조물의 축소를 용이하게 한다.
일부 실시예들에 따라, 고전압 반도체 디바이스 구조물이 제공된다. 고전압 반도체 디바이스 구조물은 반도체 기판, 반도체 기판 내의 소스 링 및 반도체 기판 내의 드레인 영역을 포함한다. 고전압 반도체 디바이스 구조물은 또한 소스 링의 측면 및 바닥을 둘러싸는 도핑된 링, 및 드레인 영역과 도핑된 링의 측면 및 바닥을 둘러싸는 웰 영역을 포함한다. 웰 영역은 도핑된 링의 전도성 유형과는 반대인 전도성 유형을 갖는다. 고전압 반도체 디바이스 구조물은 드레인 영역에 전기적으로 연결되고 웰 영역의 주변부에 걸쳐서 그 위로 연장되는 전도체를 더 포함한다. 또한, 고전압 반도체 디바이스 구조물은 전도체와 반도체 기판 사이의 차폐 요소 링을 포함한다. 차폐 요소 링은 웰 영역의 주변부에 걸쳐서 그 위로 연장된다.
일부 실시예들에 따라, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 고전압 디바이스 영역 및 저전압 디바이스 영역을 갖는 반도체 기판을 포함한다. 반도체 디바이스 구조물은 또한 고전압 디바이스 영역 내의 제 1 웰 영역을 포함하고, 제 1 웰 영역은 소스 영역 및 드레인 영역의 측면 및 바닥을 둘러싸고 있다. 반도체 디바이스 구조물은 제 1 웰 영역에 인접하는, 저전압 디바이스 영역 내의 제 2 웰 영역을 더 포함하고, 제 2 웰 영역은 제 1 웰 영역의 전도성 유형과는 반대인 전도성 유형을 갖는다. 또한, 반도체 디바이스 구조물은 드레인 영역에 전기적으로 연결되고 제 1 웰 영역과 제 2 웰 영역 사이의 계면에 걸쳐서 연장되는 전도체를 포함한다. 반도체 디바이스 구조물은 전도체와 반도체 기판 사이의 차폐 요소 링을 더 포함한다. 차폐 요소 링은 제 1 웰 영역과 제 2 웰 영역 사이의 계면을 커버한다.
일부 실시예들에 따라, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 제 2 웰 영역 이내의 제 1 웰 영역 내의 소스 영역 및 제 2 웰 영역 내의 드레인 영역을 포함하는 고전압 트랜지스터를 포함한다. 반도체 디바이스 구조물은 또한 도핑된 영역을 포함하는 저전압 디바이스를 포함한다. 도핑된 영역은 제 2 웰 영역의 전도성 유형과는 반대인 전도성 유형을 가지며, 도핑된 영역은 제 2 웰 영역에 인접한다. 반도체 디바이스 구조물은 고전압 트랜지스터에 전기적으로 연결되고 저전압 디바이스의 도핑된 영역과 고전압 트랜지스터의 제 2 웰 영역 사이의 계면에 걸쳐서 연장되는 전도체를 더 포함한다. 또한, 반도체 디바이스 구조물은 전도체와 도핑된 영역 사이의 차폐 요소 링을 포함한다. 차폐 요소 링은 계면에 걸쳐서 그 위로 연장된다.
1) 본 개시의 실시형태에 따른, 고전압 반도체 디바이스 구조물은, 반도체 기판; 상기 반도체 기판 내의 소스 링; 상기 반도체 기판 내의 드레인 영역; 상기 소스 링의 측면 및 바닥을 둘러싸는 도핑된 링; 상기 드레인 영역과 상기 도핑된 링의 측면 및 바닥을 둘러싸는 웰 영역 - 상기 웰 영역은 상기 도핑된 링의 전도성 유형과는 반대인 전도성 유형을 가짐 - ; 상기 드레인 영역에 전기적으로 연결되고, 상기 웰 영역의 주변부에 걸쳐서 그 위로 연장되는 전도체; 및 상기 전도체와 상기 반도체 기판 사이의 차폐 요소 링 - 상기 차폐 요소 링은 상기 웰 영역의 주변부에 걸쳐서 그 위로 연장됨 - ;을 포함한다.
2) 본 개시의 실시형태에 따른, 고전압 반도체 디바이스 구조물에 있어서, 상기 도핑된 링은 p 형 웰 영역이고, 상기 웰 영역은 n 형 도핑된다.
3) 본 개시의 실시형태에 따른, 고전압 반도체 디바이스 구조물에 있어서, 상기 차폐 요소 링은 상기 웰 영역, 상기 소스 링, 및 상기 드레인 영역을 측 방향으로 둘러싼다.
4) 본 개시의 실시형태에 따른, 고전압 반도체 디바이스 구조물은, 상기 반도체 기판 내의 제 2 도핑된 영역을 더 포함하고, 상기 제 2 도핑된 영역의 일부분은 상기 차폐 요소 링 아래에 있고, 상기 제 2 도핑된 영역은 상기 도핑된 영역의 전도성 유형과는 반대인 전도성 유형을 가지며, 상기 제 2 도핑된 영역은 상기 도핑된 영역과 직접 접촉한다.
5) 본 개시의 실시형태에 따른, 고전압 반도체 디바이스 구조물에 있어서, 상기 소스 링과 상기 차폐 요소 링은 함께 단락된다.
6) 본 개시의 실시형태에 따른, 고전압 반도체 디바이스 구조물에 있어서, 상기 차폐 요소 링은 반도체 물질, 금속 물질, 또는 이들의 조합을 포함한다.
7) 본 개시의 실시형태에 따른, 고전압 반도체 디바이스 구조물은, 상기 차폐 요소 링과 상기 반도체 기판 사이의 유전체 층을 더 포함한다.
8) 본 개시의 실시형태에 따른, 고전압 반도체 디바이스 구조물은, 상기 웰 영역에 인접한 제 2 도핑된 링을 더 포함하고, 상기 웰 영역의 전도성 유형은 상기 제 2 도핑된 링의 전도성 유형과는 반대이고, 상기 차폐 요소 링은 상기 제 2 도핑된 링의 일부를 커버한다.
9) 본 개시의 실시형태에 따른, 고전압 반도체 디바이스 구조물는, 상기 반도체 기판 위의 격리 요소를 더 포함하고, 상기 격리 요소는 상기 소스 링을 측 방향으로 둘러싸고, 상기 차폐 요소 링은 상기 격리 요소의 적어도 일부를 커버한다.
10) 본 개시의 실시형태에 따른, 고전압 반도체 디바이스 구조물에 있어서, 상기 차폐 요소 링은 전도성 요소에 전기적으로 연결되고, 상기 차폐 요소 링은 상기 전도성 요소를 통해 전압 레벨로 바이어스되도록 구성된다.
11) 본 개시의 다른 실시형태에 따른, 반도체 디바이스 구조물은, 고전압 디바이스 영역 및 저전압 디바이스 영역을 갖는 반도체 기판; 상기 고전압 디바이스 영역 내의 제 1 웰 영역 - 상기 제 1 웰 영역은 소스 영역 및 드레인 영역의 측면 및 바닥을 둘러쌈 - ; 상기 제 1 웰 영역에 인접하는, 상기 저전압 디바이스 영역 내의 제 2 웰 영역 - 상기 제 2 웰 영역은 상기 제 1 웰 영역의 전도성 유형과는 반대인 전도성 유형을 가짐 - ; 상기 드레인 영역에 전기적으로 연결되고, 상기 제 1 웰 영역과 상기 제 2 웰 영역 사이의 계면에 걸쳐서 연장되는 전도체; 및 상기 전도체와 상기 반도체 기판 사이의 차폐 요소 링 - 상기 차폐 요소 링은 상기 제 1 웰 영역과 상기 제 2 웰 영역 사이의 계면을 커버함 - 을 포함한다.
12) 본 개시의 다른 실시형태에 따른, 반도체 디바이스 구조물에 있어서, 상기 차폐 요소 링은 상기 제 1 웰 영역을 측 방향으로 에워싼다.
13) 본 개시의 다른 실시형태에 따른, 반도체 디바이스 구조물은, 상기 소스 영역과 상기 제 1 웰 영역 사이에 도핑된 영역을 더 포함하고, 상기 도핑된 영역은 상기 제 1 웰 영역의 전도성 유형과는 반대인 전도성 유형을 갖는다.
14) 본 개시의 다른 실시형태에 따른, 반도체 디바이스 구조물은, 상기 제 1 웰 영역의 일부를 커버하는 게이트 스택 - 상기 게이트 스택은 게이트 전극, 및 상기 게이트 전극과 상기 반도체 기판 사이의 게이트 유전체 층을 포함함 - ; 및 상기 차폐 요소 링과 상기 반도체 기판 사이의 유전체 층 - 상기 유전체 층과 상기 게이트 유전체 층은 동일한 물질로 제조됨 - 을 더 포함한다.
15) 본 개시의 다른 실시형태에 따른, 반도체 디바이스 구조물에 있어서, 상기 차폐 요소 링 및 상기 게이트 전극은 동일한 물질로 제조된다.
16) 본 개시의 다른 실시형태에 따른, 반도체 디바이스 구조물은, 상기 전도체와 상기 반도체 기판 사이의 제 2 차폐 요소 링을 더 포함하고, 상기 제 2 차폐 요소 링은 상기 차폐 요소 링을 에워싼다.
17) 본 개시의 다른 실시형태에 따른, 반도체 디바이스 구조물은, 상기 전도체와 상기 드레인 영역 사이에 제 2 전도체를 더 포함하고, 상기 제 2 전도체는 전도체 비아를 통해 상기 전도체에 전기적으로 연결되고, 상기 제 2 전도체는 실질적으로 상기 차폐 요소 링만큼 높다.
18) 본 개시의 또 다른 실시형태에 따른, 반도체 디바이스 구조물은, 제 2 웰 영역 이내의 제 1 웰 영역 내의 소스 영역 및 상기 제 2 웰 영역 내의 드레인 영역을 포함하는 고전압 트랜지스터; 도핑된 영역을 포함하는 저전압 디바이스 - 상기 도핑된 영역은 상기 제 2 웰 영역의 전도성 유형과는 반대인 전도성 유형을 가지며, 상기 도핑된 영역은 상기 제 2 웰 영역에 인접함 - ; 상기 고전압 트랜지스터에 전기적으로 연결되고, 상기 저전압 디바이스의 상기 도핑된 영역과 상기 고전압 트랜지스터의 상기 제 2 웰 영역 사이의 계면에 걸쳐서 연장되는 전도체; 및 상기 전도체와 상기 도핑된 영역 사이의 차폐 요소 링 - 상기 차폐 요소 링은 상기 계면에 걸쳐서 그 위로 연장됨 - 을 포함한다.
19) 본 개시의 또 다른 실시형태에 따른, 반도체 디바이스 구조물에 있어서, 상기 차폐 요소 링은 폴리 실리콘으로 제조된다.
20) 본 개시의 또 다른 실시형태에 따른, 반도체 디바이스 구조물에 있어서, 상기 차폐 요소 링과 상기 소스 영역은 함께 단락된다.
본 발명 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 고전압 반도체 디바이스 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 내의 소스 링;
    상기 반도체 기판 내의 드레인 영역;
    상기 소스 링의 측면 및 바닥을 둘러싸는 도핑된 링;
    상기 드레인 영역과 상기 도핑된 링의 측면 및 바닥을 둘러싸는 웰 영역 - 상기 웰 영역은 상기 도핑된 링의 전도성 유형과는 반대인 전도성 유형을 가짐 - ;
    상기 드레인 영역에 전기적으로 연결되고, 상기 웰 영역의 주변부에 걸쳐서 그 위로 연장되는 전도체;
    상기 전도체와 상기 반도체 기판 사이의 제1 차폐 요소 링 - 상기 제1 차폐 요소 링은 상기 웰 영역의 주변부에 걸쳐서 그 위로 연장되고, 상기 제1 차폐 요소 링은 상기 웰 영역, 상기 소스 링, 및 상기 드레인 영역을 측 방향으로 둘러싸는 것임 - ; 및
    상기 제1 차폐 요소 링을 측 방향으로 둘러싸는 제2 차폐 요소 링
    을 포함하는, 고전압 반도체 디바이스 구조물.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 기판 내의 제 2 도핑된 영역을 더 포함하고,
    상기 제 2 도핑된 영역의 일부분은 상기 제1 차폐 요소 링 아래에 있고,
    상기 제 2 도핑된 영역은 상기 도핑된 영역의 전도성 유형과는 반대인 전도성 유형을 가지며,
    상기 제 2 도핑된 영역은 상기 도핑된 영역과 직접 접촉하는 것인, 고전압 반도체 디바이스 구조물.
  4. 제1항에 있어서,
    상기 소스 링과 상기 제1 차폐 요소 링은 함께 단락되는 것인, 고전압 반도체 디바이스 구조물.
  5. 제1항에 있어서,
    상기 제1 차폐 요소 링과 상기 반도체 기판 사이의 유전체 층
    을 더 포함하는, 고전압 반도체 디바이스 구조물.
  6. 제1항에 있어서,
    상기 웰 영역에 인접한 제 2 도핑된 링을 더 포함하고,
    상기 웰 영역의 전도성 유형은 상기 제 2 도핑된 링의 전도성 유형과는 반대이고,
    상기 제1 차폐 요소 링은 상기 제 2 도핑된 링의 일부를 커버하는 것인, 고전압 반도체 디바이스 구조물.
  7. 제1항에 있어서,
    상기 반도체 기판 위의 격리 요소를 더 포함하고,
    상기 격리 요소는 상기 소스 링을 측 방향으로 둘러싸고,
    상기 제1 차폐 요소 링은 상기 격리 요소의 적어도 일부를 커버하는 것인, 고전압 반도체 디바이스 구조물.
  8. 제1항에 있어서,
    상기 제1 차폐 요소 링은 전도성 요소에 전기적으로 연결되고,
    상기 제1 차폐 요소 링은 상기 전도성 요소를 통해 전압 레벨로 바이어스되도록 구성되는 것인, 고전압 반도체 디바이스 구조물.
  9. 반도체 디바이스 구조물에 있어서,
    고전압 디바이스 영역 및 저전압 디바이스 영역을 갖는 반도체 기판;
    상기 고전압 디바이스 영역 내의 제 1 웰 영역 - 상기 제 1 웰 영역은 소스 영역 및 드레인 영역의 측면 및 바닥을 둘러쌈 - ;
    상기 제 1 웰 영역에 인접하는, 상기 저전압 디바이스 영역 내의 제 2 웰 영역 - 상기 제 2 웰 영역은 상기 제 1 웰 영역의 전도성 유형과는 반대인 전도성 유형을 가짐 - ;
    상기 드레인 영역에 전기적으로 연결되고, 상기 제 1 웰 영역과 상기 제 2 웰 영역 사이의 계면에 걸쳐서 연장되는 전도체;
    상기 전도체와 상기 반도체 기판 사이의 제1 차폐 요소 링 - 상기 제1 차폐 요소 링은 상기 제 1 웰 영역과 상기 제 2 웰 영역 사이의 계면을 커버하고, 상기 제1 차폐 요소 링은 상기 제1 웰 영역, 상기 소스 링, 및 상기 드레인 영역을 측 방향으로 둘러싸는 것임 - ; 및
    상기 제1 차폐 요소 링을 측 방향으로 둘러싸는 제2 차폐 요소 링
    을 포함하는, 반도체 디바이스 구조물.
  10. 반도체 디바이스 구조물에 있어서,
    제 2 웰 영역 이내의 제 1 웰 영역 내의 소스 영역 및 상기 제 2 웰 영역 내의 드레인 영역을 포함하는 고전압 트랜지스터;
    도핑된 영역을 포함하는 저전압 디바이스 - 상기 도핑된 영역은 상기 제 2 웰 영역의 전도성 유형과는 반대인 전도성 유형을 가지며, 상기 도핑된 영역은 상기 제 2 웰 영역에 인접함 - ;
    상기 고전압 트랜지스터에 전기적으로 연결되고, 상기 저전압 디바이스의 상기 도핑된 영역과 상기 고전압 트랜지스터의 상기 제 2 웰 영역 사이의 계면에 걸쳐서 연장되는 전도체;
    상기 전도체와 상기 도핑된 영역 사이의 제1 차폐 요소 링 - 상기 제1 차폐 요소 링은 상기 제 1 웰 영역과 상기 제 2 웰 영역 사이의 계면에 걸쳐서 그 위로 연장되고, 상기 제1 차폐 요소 링은 상기 제1 웰 영역, 상기 소스 링, 및 상기 드레인 영역을 측 방향으로 둘러싸는 것임 - ; 및
    상기 제1 차폐 요소 링을 측 방향으로 둘러싸는 제2 차폐 요소 링
    을 포함하는, 반도체 디바이스 구조물.
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