JP4973238B2 - 半導体装置 - Google Patents

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Description

本発明は、ＭＦＦＰ（Multiple Floating Field-Plate）を採用した高耐圧の半導体装置に関し、特に耐圧を向上させることができる半導体装置に関するものである。
インバータに搭載されるＩＧＢＴなどの電力用半導体のゲート制御にＨＶＩＣ（High-Voltage IC）が用いられている。ＨＶＩＣとして、ＬｏｗサイドとＨｉｇｈサイドのゲートドライブ回路及び制御用のロジック回路が１チップに内蔵されているものがある。そして、ＨｉｇｈサイドのＩＧＢＴのゲートを駆動するために、ＭＦＦＰ（Multiple Floating Field-Plate）を採用した高耐圧のレベルシフタ（半導体装置）を搭載したものが提案されている（例えば、特許文献１又は非特許文献１参照）。
図１１は従来の半導体装置を示す平面図であり、図１２は図１１のＦ−Ｆ´における断面図である。
ｐ型の半導体基板１１上にｎ型の半導体層１２がエピタキシャル成長されている。ＭＯＳトランジスタ１０２が配置される領域のほぼ中央部分における半導体層１２の上面内に、ｎ＋型のドレイン領域１３が設けられている。そして、ドレイン領域１３の下方では、半導体層１２と半導体基板１１との界面にｎ−型の埋め込み層１４及びｎ＋型の埋め込み層１５が設けられている。半導体基板１１の下面には裏面電極１６が接続され、この裏面電極１６は接地されている。
半導体層１２の上面内に、ドレイン領域１３とは離間して、ドレイン領域１３を取り囲むようにｐ型の不純物領域１７が設けられている。そして、不純物領域１７の上面内に、ドレイン領域１３を取り囲むようにｎ＋型のソース領域１８が設けられている。
不純物領域１７とドレイン領域１３との間の半導体層１２上にフィールド酸化膜１９が設けられている。このフィールド酸化膜１９上にはゲート電極２０と第１フィールドプレート２２ａ〜２２ｄ，２３が設けられている。ゲート電極２０と第１フィールドプレート２２ａ〜２２ｄ，２３は、ソース領域１８からドレイン領域１３に向かう方向に互いに離れて順に配置され、平面視上でドレイン領域１３を中心に取り囲んでいる。第１フィールドプレート２２ａ〜２２ｄ，２３は、周囲から絶縁されたフローティング電極である。
ゲート電極２０は、フィールド酸化膜１９から不純物領域１７の方へも延びて、ソース領域１８と半導体層１２とで挟まれた不純物領域１７の端部をゲート酸化膜２１を介して覆っている。また、第１フィールドプレート２３は、フィールド酸化膜１９からドレイン領域１３の方へ延びて、ドレイン領域１３の端部を接触することなく覆っている。
半導体層１２及びフィールド酸化膜１９上において、ゲート電極２０及び第１フィールドプレート２２ａ〜２２ｄ，２３を絶縁膜２４が覆っている。ソース電極２５は絶縁膜２４を貫通して不純物領域１７及びソース領域１８に電気的に接続され、ドレイン電極２６は絶縁膜２４を貫通してドレイン領域１３に電気的に接続されている。
絶縁膜２４上に、第２フィールドプレート２７ａ〜２７ｅが設けられている。第２フィールドプレート２７ａ〜２７ｅは、周囲から絶縁されたフローティング電極である。第２フィールドプレート２７ａ〜２７ｅは、ゲート電極２０及び第１フィールドプレート２２ａ〜２２ｄ，２３の間隙の上方にそれぞれ配置され、ソース領域１８からドレイン領域１３に向かう方向に互いに離れて順に配置されている。そして、第２フィールドプレート２７ａ〜２７ｅは、その下方に位置する互いに隣り合う２つの第１フィールドプレートの端部と平面視上で重なるように配置されている。第２フィールドプレート２７ａ〜２７ｅは、後述する高圧配線２８が通る領域に切断箇所を有しており、当該切断箇所以外において平面視上でドレイン領域１３をほぼ取り囲んでいる。
絶縁膜２４上には、外部の高電位ロジック回路１０１とドレイン電極２６とを電気的に接続する高圧配線２８が設けられている。高圧配線２８は、ゲート電極２０及び第１フィールドプレート２２ａ〜２２ｄ，２３の上方を通る。高圧配線２８は、第２フィールドプレート２７ａ〜２７ｅとは離間している。
ここで、第１フィールドプレート２３はドレイン領域１３上面と静電結合する。そして、ゲート電極２０はフィールドプレートとして機能し、ゲート電極２０、第１フィールドプレート２２ａ〜２２ｄは相互に静電結合するとともに半導体層１２の上面とも静電結合する。これにより、ドレイン領域１３とソース領域１８との間の電位差に基づく半導体層１２の上面での電界集中を緩和することができる。
特開２００５−２５１９０３号公報 ＩＳＰＳＤ ２００４、３７９頁〜３８２頁
しかし、従来の半導体装置では、低電位でなければならない第１フィールドプレート２２ａ〜２２ｄ，２３の電位が、数百Ｖもの高電位が印加される高圧配線２８の影響を受けて高くなっていた。特に、最もソース側に位置し、最も低電位でなければならない第１フィールドプレート２２ａに対する影響が大きかった。これにより、半導体層１２上面付近で電界集中が起こり、空乏層の伸びが抑えられて耐圧が減少するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、耐圧を向上させることができる半導体装置を得るものである。
本発明に係る半導体装置は、第１導電型の半導体基板と、半導体基板上に設けられた第２導電型の半導体層と、半導体層の上面内に設けられ、半導体層よりも不純物濃度が高い第２導電型のドレイン領域と、ドレイン領域に電気的に接続されたドレイン電極と、半導体層の上面内に設けられた第１導電型の不純物領域と、不純物領域の上面内に設けられた第２導電型のソース領域と、不純物領域とドレイン領域との間の半導体層上に設けられた第１絶縁膜と、第１絶縁膜上において、ソース領域からドレイン領域へと向かう方向に互いに離れて設けられた複数の第１フィールドプレートと、ソース領域と半導体層とで挟まれた不純物領域の端部をゲート酸化膜を介して覆うゲート電極と、複数の第１フィールドプレート及びゲート電極を覆う第２絶縁膜と、第２絶縁膜上において、それぞれ複数の第１フィールドプレートの間隙の上方に設けられた複数の第２フィールドプレートと、第２絶縁膜上において複数の第２フィールドプレートとは離間して設けられ、複数の第１フィールドプレートの上方を通って、ドレイン電極に電気的に接続された高圧配線と、最もソース側に位置する第１フィールドプレートと高圧配線との間に設けられたシールド電極とを有する。本発明のその他の特徴は以下に明らかにする。
本発明により、耐圧を向上させることができる。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を用いたＨＶＩＣを示すブロック図である。低電位ロジック回路１００と、高電位ロジック回路１０１と、本発明の実施の形態１に係る半導体装置であるｎチャネル形のＭＯＳトランジスタ１０２と、抵抗１０３とを備えている。
低電位ロジック回路１００は、数十Ｖの比較的低電位の電位ＶＬをプラス電源として動作するロジック回路であって、マイナス電源として接地電位が印加される。また、高電位ロジック回路１０１は、数百Ｖの比較的高電位の電位ＶＨをプラス電源として動作するロジック回路であって、マイナス電源としても数百Ｖが印加され、高電位ロジック回路１０１のプラス電源とマイナス電源との電位差は数十Ｖとなる。
ＭＯＳトランジスタ１０２と抵抗１０３とは、低電位ロジック回路１００から出力される低電位の信号を高電位にレベルシフトして高電位ロジック回路１０１に入力する。ＭＯＳトランジスタ１０２のゲートは低電位ロジック回路１００に接続されており、そのソースには接地電位が印加される。また、ＭＯＳトランジスタ１０２のドレインには抵抗１０３の一端と、高電位ロジック回路１０１とが接続されている。そして、抵抗１０３の他端には電位ＶＨが印加される。
以上のような構成を成すＨＶＩＣでは、ＭＯＳトランジスタ１０２がオフ状態のとき、高電位ロジック回路１０１には電位ＶＨのＨｉｇｈレベル信号が入力される。そして、低電位ロジック回路１００からＨｉｇｈレベル信号が出力されると、ＭＯＳトランジスタ１０２がオン状態となり、抵抗１０３に電流が流れる。そうすると、抵抗１０３で電圧降下が生じて、ＭＯＳトランジスタ１０２のドレイン電位が低下し、高電位ロジック回路１０１に入力される信号のレベルが変化する。これにより、低電位ロジック回路１００から出力されるパルス信号が、それとは極性が異なる高電位のパルス信号に変換されて高電位ロジック回路１０１に入力される。従って、高電位ロジック回路１０１は、低電位ロジック回路１００から出力される信号に基づいて動作することができる。
図２は、本発明の実施の形態１に係る半導体装置を示す平面図であり、図３は図２のＡ−Ａ´における断面図であり、図４は図２のＢ−Ｂ´における断面図である。
ｐ型の半導体基板１１上にｎ型の半導体層１２がエピタキシャル成長されている。ＭＯＳトランジスタ１０２が配置される領域のほぼ中央部分における半導体層１２の上面内に、ｎ＋型のドレイン領域１３が設けられている。そして、ドレイン領域１３の下方では、半導体層１２と半導体基板１１との界面にｎ−型の埋め込み層１４及びｎ＋型の埋め込み層１５が設けられている。半導体基板１１の下面には裏面電極１６が接続され、この裏面電極１６は接地されている。
半導体層１２の上面内に、ドレイン領域１３とは離間して、ドレイン領域１３を取り囲むようにｐ型の不純物領域１７が設けられている。そして、不純物領域１７の上面内に、ドレイン領域１３を取り囲むようにｎ＋型のソース領域１８が設けられている。
不純物領域１７とドレイン領域１３との間の半導体層１２上にフィールド酸化膜１９（第１絶縁膜）が設けられている。このフィールド酸化膜１９上にはゲート電極２０と第１フィールドプレート２２ａ〜２２ｄ，２３が設けられている。ゲート電極２０と第１フィールドプレート２２ａ〜２２ｄ，２３は、ソース領域１８からドレイン領域１３に向かう方向に互いに離れて順に配置され、平面視上でドレイン領域１３を中心に取り囲んでいる。第１フィールドプレート２２ａ〜２２ｄ，２３は、周囲から絶縁されたフローティング電極である。
ゲート電極２０は、フィールド酸化膜１９から不純物領域１７の方へも延びて、ソース領域１８と半導体層１２とで挟まれた不純物領域１７の端部をゲート酸化膜２１を介して覆っている。また、第１フィールドプレート２３は、フィールド酸化膜１９からドレイン領域１３の方へ延びて、ドレイン領域１３の端部を接触することなく覆っている。
半導体層１２及びフィールド酸化膜１９上において、ゲート電極２０及び第１フィールドプレート２２ａ〜２２ｄ，２３を絶縁膜２４（第２絶縁膜）が覆っている。ソース電極２５は絶縁膜２４を貫通して不純物領域１７及びソース領域１８に電気的に接続され、ドレイン電極２６は絶縁膜２４を貫通してドレイン領域１３に電気的に接続されている。
絶縁膜２４上に、第２フィールドプレート２７ａ〜２７ｅが設けられている。第２フィールドプレート２７ａ〜２７ｅは、周囲から絶縁されたフローティング電極である。第２フィールドプレート２７ａ〜２７ｅは、ゲート電極２０及び第１フィールドプレート２２ａ〜２２ｄ，２３の間隙の上方にそれぞれ配置され、ソース領域１８からドレイン領域１３に向かう方向に互いに離れて順に配置されている。そして、第２フィールドプレート２７ａ〜２７ｅは、その下方に位置する互いに隣り合う２つの第１フィールドプレートの端部と平面視上で重なるように配置されている。第２フィールドプレート２７ａ〜２７ｅは、後述する高圧配線２８が通る領域に切断箇所を有しており、当該切断箇所以外において平面視上でドレイン領域１３をほぼ取り囲んでいる。
絶縁膜２４上には、外部の高電位ロジック回路１０１とドレイン電極２６とを電気的に接続する高圧配線２８が設けられている。高圧配線２８は、ゲート電極２０及び第１フィールドプレート２２ａ〜２２ｄ，２３の上方を通る。高圧配線２８は、第２フィールドプレート２７ａ〜２７ｅとは離間している。
最もソース側に位置する第１フィールドプレート２２ａが高圧配線２８と交差する部分において、第１フィールドプレート２２ａと高圧配線２８との間にシールド電極２９が設けられている。本実施の形態１に係るシールド電極２９は、第１フィールドプレート２２ａよりも幅が広く、第１フィールドプレート２２ａ全体を覆っている。また、シールド電極２９は、高圧配線２８の横でソース電極２５に接続され、ソース電位に固定されている。ただし、これに限らず、シールド電極２９の電位が第１フィールドプレート２２ａの電位より低くなればよい。従って、シールド電極２９が接地されているか又はゲート電極２０に接続されていてもよい。
ここで、ゲート電極２０、第１フィールドプレート２２ａ〜２２ｄ及びシールド電極２９は例えばポリシリコンからなり、第２フィールドプレート２７ａ〜２７ｅ及び高圧配線２８は例えばアルミニウムからなる。また、第１，第２フィールドプレートの本数は耐圧によって変わってくる。なお、絶縁膜２４上には、ゲート電極２０と電気的に接続された配線（不図示）も設けられている。この配線により、低電位ロジック回路１００からの信号がＭＯＳトランジスタ１０２のゲート電極２０に入力される。
以上の構造を有する本実施の形態１に係る半導体装置において、高圧配線２８には数百Ｖもの電位ＶＨが印加され、ソース電極２５に接地電位が印加される。そして、低電位ロジック回路１００から数十ＶのＨｉｇｈレベルの信号がゲート電極２０に与えられると、ＭＯＳトランジスタ１０２がオン状態となり、ドレイン電極２６から、ドレイン領域１３、半導体層１２、不純物領域１７及びソース領域１８を順に通って、ソース電極２５に電流が流れる。
上述のように高圧配線２８に高電位が印加される。これに対し、第２フィールドプレート２７ａ〜２７ｅと、その下方に位置するゲート電極２０及び第１フィールドプレート２２ａ〜２２ｄ，２３とが静電結合することにより、高圧配線２８の電位に基づく半導体層１２の上面での電界集中を緩和することができる。
また、ドレイン領域１３には電位ＶＨが印加されるため、当該ドレイン領域１３に最も近い第１フィールドプレート２３は、ドレイン領域１３の電位の影響を受けて電位ＶＨに近い値となる。一方、ゲート電極２０には数十Ｖの低電位が印加される。従って、ゲート電極２０及び第１フィールドプレート２２ａ〜２２ｄ，２３及び第２フィールドプレート２７ａ〜２７ｅの電位は、それらの間の静電結合により、ソース領域１８からドレイン領域１３に近づくにつれて、数十Ｖの低電位から数百Ｖの高電位まで変化する。第１フィールドプレート２２ａ〜２２ｄ，２３のうち、最もソース側に位置する（最もゲート電極２０に近い）のは第１フィールドプレート２２ａである。この第１フィールドプレート２２ａは低電位となるため、数百Ｖもの高電位が印加される高圧配線２８との間に大きな電位差を生じる。
そこで、本実施の形態では、この第１フィールドプレート２２ａと高圧配線２８との間にシールド電極２９を配置している。このシールド電極２９の静電遮蔽効果により高圧配線２８の影響を下げると共に、低電位のシールド電極２９と容量結合させることで第１フィールドプレート２２ａの電位を引き下げることができる。これにより、高圧配線２８の電位に基づく半導体層１２上面付近での電界集中が緩和され、耐圧を向上させることができる。なお、第１フィールドプレート２２ａはシールド電極２９からの影響は受けるが、電位差が非常に小さいので、高圧配線２８からの影響に比べると影響は少ない。
また、本実施の形態は、高圧配線２８下にシールド電極２９を設けただけであり、耐圧構造を決定する基本構造部分の修正を行う必要がないので、パターン設計効率が向上する。
また、第１フィールドプレート２２ａだけでなく、より高電位側にある第１フィールドプレート２２ｂ〜２２ｄと高圧配線２８との間にシールド電極２９を設けてもよい。
実施の形態２．
図５は本発明の実施の形態２に係る半導体装置を示す平面図であり、図６は図５のＣ−Ｃ´における断面図である。
本実施の形態２では、シールド電極２９は、第１フィールドプレート２２ａよりも低電位側に高圧配線２８に沿って引き回されている。即ち、第１フィールドプレート２２ａより低電位側にある高圧配線２８の下には、シールド電極２９が存在する。その他の構成は実施の形態１と同様である。
これにより、実施の形態１と同様の効果を奏する他、高圧配線２８による不純物領域１７の反転も防止することができ、誤動作を防ぐことができる。
実施の形態３．
図７は本発明の実施の形態３に係る半導体装置を示す平面図であり、図８は図７のＤ−Ｄ´における断面図である。
本実施の形態３では、シールド電極２９は、実施の形態１、２のように第１フィールドプレート２２ａを完全に遮蔽するのではなく、最もソース側に位置する第１フィールドプレート２２ａの一部のみと重なっている。シールド電極２９の電位は、第１フィールドプレート２２ａの電位より低い電位に設定されている。その他の構成は実施の形態１と同様である。
本実施の形態では、第１フィールドプレート２２ａとシールド電極２９との重なり面積を調整することで、第１フィールドプレート２２ａの電位を所望の値に設定することができる。即ち、重なり面積を増やすと第１フィールドプレート２２ａの電位は低電位側にシフトし、減らすと高電位側にシフトする。これにより、安定した耐圧を保持することができる。
実施の形態４．
図９は本発明の実施の形態４に係る半導体装置を示す平面図であり、図１０は図９のＥ−Ｅ´における断面図である。
本実施の形態４では、シールド電極２９は、実施の形態３と同様に最もソース側に位置する第１フィールドプレートの一部のみと重なっている。その他の構成は実施の形態２と同様である。これにより、実施の形態２及び３の効果を奏する。
本発明の実施の形態１に係る半導体装置を用いたＨＶＩＣを示すブロック図である。 本発明の実施の形態１に係る半導体装置を示す平面図である。 図２のＡ−Ａ´における断面図である。 図２のＢ−Ｂ´における断面図である。 本発明の実施の形態２に係る半導体装置を示す平面図である。 図５のＣ−Ｃ´における断面図である。 本発明の実施の形態３に係る半導体装置を示す平面図である。 図７のＤ−Ｄ´における断面図である。 本発明の実施の形態４に係る半導体装置を示す平面図である。 図９のＥ−Ｅ´における断面図である。 従来の半導体装置を示す平面図である。 図１１のＦ−Ｆ´における断面図である。
符号の説明
１１ 半導体基板
１２ 半導体層
１３ ドレイン領域
１７ 不純物領域
１８ ソース領域
１９ フィールド酸化膜（第１絶縁膜）
２０ ゲート電極
２１ ゲート酸化膜
２２ａ−２２ｄ，２３ 第１フィールドプレート
２４ 絶縁膜（第２絶縁膜）
２５ ソース電極
２６ ドレイン電極
２７ａ−２７ｅ 第２フィールドプレート
２８ 高圧配線
２９ シールド電極

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板上に設けられた第２導電型の半導体層と、
    前記半導体層の上面内に設けられ、前記半導体層よりも不純物濃度が高い第２導電型のドレイン領域と、
    前記ドレイン領域に電気的に接続されたドレイン電極と、
    前記半導体層の上面内に設けられた第１導電型の不純物領域と、
    前記不純物領域の上面内に設けられた第２導電型のソース領域と、
    前記不純物領域と前記ドレイン領域との間の前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上において、前記ソース領域から前記ドレイン領域へと向かう方向に互いに離れて設けられた複数の第１フィールドプレートと、
    前記ソース領域と前記半導体層とで挟まれた前記不純物領域の端部をゲート酸化膜を介して覆うゲート電極と、
    前記複数の第１フィールドプレート及び前記ゲート電極を覆う第２絶縁膜と、
    前記第２絶縁膜上において、それぞれ前記複数の第１フィールドプレートの間隙の上方に設けられた複数の第２フィールドプレートと、
    前記第２絶縁膜上において前記複数の第２フィールドプレートとは離間して設けられ、前記複数の第１フィールドプレートの上方を通って、前記ドレイン電極に電気的に接続された高圧配線と、
    最もソース側に位置する前記第１フィールドプレートと前記高圧配線との間に設けられたシールド電極とを有することを特徴とする半導体装置。
  2. 前記シールド電極の電位は、前記複数の第１フィールドプレートの電位より低いことを特徴とする請求項１に記載の半導体装置。
  3. 前記シールド電極は、接地されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記シールド電極は、前記ゲート電極に接続されていることを特徴とする請求項２に記載の半導体装置。
  5. 前記シールド電極は、前記複数の第１フィールドプレートよりも低電位側に前記高圧配線に沿って引き回されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
  6. 前記シールド電極は、最もソース側に位置する前記第１フィールドプレートの一部のみと重なっていることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
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