JP5332112B2 - 高耐圧横型ｍｏｓｆｅｔ - Google Patents
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Description
この発明は、半導体基板上に形成された高耐圧横型ＭＯＳＦＥＴに関する。
近年、横型ＩＧＢＴ（ＩＧＢＴ：絶縁ゲート型バイポーラトランジスタ）などの高耐圧デバイスとその駆動・制御・保護回路を一つのシリコン基板上に集積したパワーＩＣ（ＩＣ：集積回路）の開発が盛んになっている。特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とトレンチ分離を組み合わせた誘電体分離技術の進歩により、バイポーラデバイスのハイサイドスイッチへの適用とその他の出力回路構成が可能となり、パワーＩＣの適用分野が大幅に拡がった。現在では横型ＩＧＢＴで構成されたトーテムポール回路を１チップ上に複数搭載したモータ駆動用ＩＣやディスプレイ駆動用ＩＣが誘電体分離技術を用いて実現されている。
ハイサイドスイッチを駆動する場合、レベルシフト回路が必要になる。このレベルシフト回路を高耐圧ｐチャネル形ＭＯＳＦＥＴ（以下、ＨＶＰＭＯＳと略す）で構成することにより別電源やコンデンサなどを必要としないシンプルなレベルシフト回路を構成することができる。しかも、ＨＶＰＭＯＳのゲート酸化膜を厚くする事により、ＨＶＰＭＯＳを出力用電源電圧によって直接駆動することが可能となり、ｎチャネル形ＭＯＳＦＥＴと組み合わせたＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ ＭＯＳ）構成のレベルシフト回路を実現できる。その結果、レベルシフト回路の低消費電力化を達成することができる。
このような背景から、入力側電源電圧が印加される標準のゲート酸化膜とは異なり、出力側電源電圧の印加に耐えうる厚膜のゲート酸化膜を備えたＨＶＰＭＯＳの開発が重要になっている。そしてデバイス構造は、パワーＩＣへの搭載を可能とする横型構造であることが必須となる。
なお、本明細書では標準膜厚のゲート酸化膜を備えたＨＶＰＭＯＳを標準ゲートＨＶＰＭＯＳと呼び、厚膜のゲート酸化膜を備えたＨＶＰＭＯＳを厚膜ゲートＨＶＰＭＯＳと呼ぶ。
なお、本明細書では標準膜厚のゲート酸化膜を備えたＨＶＰＭＯＳを標準ゲートＨＶＰＭＯＳと呼び、厚膜のゲート酸化膜を備えたＨＶＰＭＯＳを厚膜ゲートＨＶＰＭＯＳと呼ぶ。
図３は、厚膜ゲートＨＶＰＭＯＳを適用したレベルシフト回路の一例を示す図である。図３の回路には出力回路部Ａとして二つのＩＧＢＴ（Ｎ１，Ｎ２）からなるトーテムポール回路が搭載され、その前段に二つのｎチャネルＭＯＳＦＥＴ（Ｎ３，Ｎ４）と二つの厚膜ゲートＨＶＰＭＯＳ（Ｐ１，Ｐ２）で構成されたレベルシフト回路部Ｂが搭載されている。出力デバイスＮ１はゲート信号Ｖｉｎ１によって制御され、Ｎ２はレベルシフト回路を駆動するゲート信号Ｖｉｎ２とゲート信号Ｖｉｎ３によって制御される。なお、出力回路部Ａに内蔵されたＺＤ（ツェナーダイオード）はＮ２のゲートを保護するためである。出力側電源電圧ＶＨには高電圧が印加される為、本回路を構成するＺＤ以外のデバイスは全て高耐圧デバイスである。
本回路のレベルシフト回路Ｂは既知の回路であり、ここではその動作説明は省く。このレベルシフト回路の特徴はＰ１とＰ２のゲートを出力側電源電圧ＶＨで駆動できるところにある。このため、レベルシフト回路を一般的なＣＭＯＳ回路で構成することが可能となり、レベルシフト回路の消費電力を大幅に低減させることができる。
図４は、従来の厚膜ゲートＨＶＰＭＯＳの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＹ−Ｙ線で切断した要部断面図である。この図では素子が形成されるｎ型半導体基板１はパワーＩＣの出力回路を構成するｎチャネル型素子の形成を容易にする目的から選んでいる。なお、このｎ型半導体基板１は、パワーＩＣの用途に応じてＣＺ基板や接合分離基板、あるいはＳＯＩ基板などが選択される。
図４は、従来の厚膜ゲートＨＶＰＭＯＳの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＹ−Ｙ線で切断した要部断面図である。この図では素子が形成されるｎ型半導体基板１はパワーＩＣの出力回路を構成するｎチャネル型素子の形成を容易にする目的から選んでいる。なお、このｎ型半導体基板１は、パワーＩＣの用途に応じてＣＺ基板や接合分離基板、あるいはＳＯＩ基板などが選択される。
図４に示した従来の厚膜ゲートＨＶＰＭＯＳについて説明する。尚、図中の１はｎ型半導体基板、２はｐ型オフセット領域、３はｐ型ドレイン領域、４はｎ型ウェル領域、５はｐ型ソース領域、６はｎ型コンタクト領域、７はゲート酸化膜、８はＬＯＣＯＳ、９はソース電極、１０はゲート電極、１１はドレイン電極、Ｓはソース端子、Ｇはゲート端子およびＤはドレイン端子である。
ｎ型半導体基板１（ｎ型ドリフト領域）にＨＶＰＭＯＳを形成するためには、ｐ型オフセット領域２が不可欠となる。素子耐圧はこのｐ型オフセット領域２とｎドリフト領域１の接合で発生するアバランシェブレークダウン電圧によって決まり、この電圧はｐ型オフセット領域２の形成条件に依存する。従って、素子の高耐圧化はこのｐ型オフセット領域２の形成条件を最適化することで実施される。また、図４（ａ）に示す平面パタンーンにおいて、曲率部分にｐ型ソース領域５を形成すると、このｐ型ソース領域５からｐ型ドレイン領域３に向って流れる電流がｐ型ドレイン領域３で電流集中を起こして素子を劣化させることがある。これを防止するために曲率部分にはｐ型ソース領域５は形成されていない。
厚膜ゲートＨＶＰＭＯＳと標準ゲートＨＶＰＭＯＳの構造上の相違点は、（１）ゲート酸化膜７の厚さと、（２）ｐ型ソース領域５の形成工程にある。厚膜のゲート酸化膜７の厚さは図３に示す出力側電源電圧ＶＨによって決まる。（２）に関しては本発明と関係ないためここでは説明は省略する。
厚膜ゲートＨＶＰＭＯＳにおいて、最も厳しい電圧印加状態となるのが、ゲート・ソース間とドレイン・ソース間に出力側電源電圧が印加される時である。即ち、図３のＰ２において、Ｎ４がオンしてＰ２のゲート電位がＧＮＤ電位となり、Ｎ１がオンして出力端子ＶｏｕｔがＧＮＤ電位になった時である。この厳しい電圧印加状態になると直線部分に比べ曲率部分では電界が集中し易くなり、ゲート電極１０直下の図５で示すＡ部に電界集中が生じ、この電界集中によるオン状態の耐圧（以下、オン耐圧と略す）低下が起こる。すなわち、厚膜ゲートＨＶＰＭＯＳにおいてはオフ耐圧を確保するだけではなく、ゲート電極１０とソース電極７の間に出力側電源電圧を印加した場合のオン耐圧も確保する必要がある。
図５は、厚膜ゲートＨＶＰＭＯＳがブレークダウンする電圧での等電位線を示した図である。ゲート電極１０とｎ型ウェル領域４に挟まれたゲート酸化膜７はその膜厚が薄いために、Ａ部のｎ型ウェル領域４の表面で電界集中が起こる。
厚膜ゲートＨＶＰＭＯＳにおいて、最も厳しい電圧印加状態となるのが、ゲート・ソース間とドレイン・ソース間に出力側電源電圧が印加される時である。即ち、図３のＰ２において、Ｎ４がオンしてＰ２のゲート電位がＧＮＤ電位となり、Ｎ１がオンして出力端子ＶｏｕｔがＧＮＤ電位になった時である。この厳しい電圧印加状態になると直線部分に比べ曲率部分では電界が集中し易くなり、ゲート電極１０直下の図５で示すＡ部に電界集中が生じ、この電界集中によるオン状態の耐圧（以下、オン耐圧と略す）低下が起こる。すなわち、厚膜ゲートＨＶＰＭＯＳにおいてはオフ耐圧を確保するだけではなく、ゲート電極１０とソース電極７の間に出力側電源電圧を印加した場合のオン耐圧も確保する必要がある。
図５は、厚膜ゲートＨＶＰＭＯＳがブレークダウンする電圧での等電位線を示した図である。ゲート電極１０とｎ型ウェル領域４に挟まれたゲート酸化膜７はその膜厚が薄いために、Ａ部のｎ型ウェル領域４の表面で電界集中が起こる。
特許文献１ならびに特許文献２にはＳＯＩ基板上の横型ＨＶＰＭＯＳに関し、その高耐圧化の手法が述べられているが、両文献ともにオフ耐圧のことのみにしか言及されておらず、厚膜ゲートＨＶＰＭＯＳのゲート電極にソース電極を基準として高電圧を印加したときのオン耐圧向上に関してはなんら記載されていない。
また、特許文献３にはＳＯＩ基板上の横型ＨＶＰＭＯＳに関し、ゲート電極にソース電極を基準として高電圧を印加したときのオン耐圧向上に関して述べられているが、ＨＶＰＭＯＳにおけるコーナー部での電界集中における耐圧劣化に対する方策に関してはなんら記載されていない。
特開平１１−１４５４６２号公報
特開２０００−２５２４６７号公報
特開２００５−１５０６１７号公報
また、特許文献３にはＳＯＩ基板上の横型ＨＶＰＭＯＳに関し、ゲート電極にソース電極を基準として高電圧を印加したときのオン耐圧向上に関して述べられているが、ＨＶＰＭＯＳにおけるコーナー部での電界集中における耐圧劣化に対する方策に関してはなんら記載されていない。
前記したように、厚膜ゲートＨＶＰＭＯＳではゲート電極１０とソース電極９の間に最大で出力側電源電圧が印加される。その為、ドレイン電極１１とソース電極９の間およびゲート電極１０とソース電極９の間に出力側電源電圧を印加した状態が発生することになり、この印加状態でのオン耐圧を検討する必要がある。
ソース電極９に対しドレイン電極１１のみに負の高電圧を印加した場合ではｐ型オフセット領域２とｎ型ドリフト領域（ｎ型半導体基板１）の接合で高電界が発生する。しかし、図５に示したように、ゲート電極１０にも負の高電圧を印加した場合にはゲート電極１０直下のｎ型ウェル領域の表面に高電界が発生することとなる。そして、これが素子のオン耐圧の低下を招き、オフ耐圧よりもオン耐圧が低下するという問題が発生する。
ソース電極９に対しドレイン電極１１のみに負の高電圧を印加した場合ではｐ型オフセット領域２とｎ型ドリフト領域（ｎ型半導体基板１）の接合で高電界が発生する。しかし、図５に示したように、ゲート電極１０にも負の高電圧を印加した場合にはゲート電極１０直下のｎ型ウェル領域の表面に高電界が発生することとなる。そして、これが素子のオン耐圧の低下を招き、オフ耐圧よりもオン耐圧が低下するという問題が発生する。
よって、厚膜ゲートＨＶＰＭＯＳにおいてはオフ状態時のみだけではなく、ゲート電極１０とソース電極９の間に出力側電源電圧を印加した場合のオン耐圧特性も確保しなければならないという課題がある。
また、パワーＩＣに集積される厚膜ゲートＨＶＰＭＯＳにおいては、ドレイン電極１１とソース電極９の間に高電圧が印加される。その場合でもｎ型半導体基板１に形成される他デバイス（制御回路や保護回路を構成するデバイス）が高電圧の影響を受けないようにする必要があり、通常、出力側電源電圧に固定されるソース電極９が接続するソース領域５で、電位が変動するドレイン電極１１が接続するドレイン領域３を取り囲むパターンになっている。しかし、このようなパターンでは、コーナー部の曲率部分では直線部分より電界集中が起こり厚膜ゲートＨＶＰＭＯＳのオン耐圧が低下する。そのため、曲率部分でのオン耐圧の低下をいかに防ぐかが課題となる。
また、パワーＩＣに集積される厚膜ゲートＨＶＰＭＯＳにおいては、ドレイン電極１１とソース電極９の間に高電圧が印加される。その場合でもｎ型半導体基板１に形成される他デバイス（制御回路や保護回路を構成するデバイス）が高電圧の影響を受けないようにする必要があり、通常、出力側電源電圧に固定されるソース電極９が接続するソース領域５で、電位が変動するドレイン電極１１が接続するドレイン領域３を取り囲むパターンになっている。しかし、このようなパターンでは、コーナー部の曲率部分では直線部分より電界集中が起こり厚膜ゲートＨＶＰＭＯＳのオン耐圧が低下する。そのため、曲率部分でのオン耐圧の低下をいかに防ぐかが課題となる。
図６は、ゲート電極とソース電極の間（Ｖｇｓ）に１７０Ｖ印加したときの従来の厚膜ゲートＨＶＰＭＯＳのＩ−Ｖ曲線である。ソース端子Ｓの電位をドレイン端子Ｄに対して上昇させると、１４０Ｖでブレークダウンが発生し、本素子の目標オン耐圧の１７０Ｖを確保できない。このときの劣化箇所は図５（ａ）のＡ部であり曲率部分である。
この発明の目的は、前記の課題を解決して、曲率部分でのオン耐圧を向上させることができる高耐圧横型ＭＯＳＦＥＴを提供することにある。
この発明の目的は、前記の課題を解決して、曲率部分でのオン耐圧を向上させることができる高耐圧横型ＭＯＳＦＥＴを提供することにある。
前記の目的を達成するために、ドレイン電極とソース電極とが平行に形成された直線部分とドレイン電極をソース電極が取り囲む曲率部分とを備え、前記ドレイン電極と前記ソース電極との間にゲート電極が配置された平面パターンを有する横型ＭＯＳＦＥＴにおいて、前記直線部分は、
Ｎ型の半導体層の表面層に選択的に形成されたＮ型のウェル領域と、前記半導体層の表面層に前記ウェル領域から離して選択的に形成されたＰ型のオフセット領域と、前記ウェル領域の表面層に選択的に形成されたＰ型のソース領域と、前記オフセット領域の表面層に選択的に形成されたＰ型のドレイン領域と、前記ウェル領域の表面層に選択的に形成されたＮ型のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウェル領域上に前記第１ゲート絶縁膜を介して形成されたゲート電極と、前記第１ゲート絶縁膜と接し前記オフセット領域上を覆う前記第１ゲート絶縁膜より厚い第１フィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記ソース領域と前記コンタクト領域と接し、
前記曲率部分は、
前記ウェル領域と、前記オフセット領域と、前記ドレイン領域と、前記コンタクト領域と、前記ウェル領域の上から前記オフセット領域上に亘って形成される第２ゲート絶縁膜を介して形成された前記ゲート電極と、前記第２ゲート絶縁膜と接し前記オフセット領域上を覆う前記第１フィールド絶縁膜と同じ厚さの第２フィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記コンタクト領域と接し、
前記第１ゲート絶縁膜の厚さより前記第２ゲート絶縁膜の方が厚く、前記第２ゲート絶縁膜は、前記曲率部分全域に形成されている構成とする。
Ｎ型の半導体層の表面層に選択的に形成されたＮ型のウェル領域と、前記半導体層の表面層に前記ウェル領域から離して選択的に形成されたＰ型のオフセット領域と、前記ウェル領域の表面層に選択的に形成されたＰ型のソース領域と、前記オフセット領域の表面層に選択的に形成されたＰ型のドレイン領域と、前記ウェル領域の表面層に選択的に形成されたＮ型のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウェル領域上に前記第１ゲート絶縁膜を介して形成されたゲート電極と、前記第１ゲート絶縁膜と接し前記オフセット領域上を覆う前記第１ゲート絶縁膜より厚い第１フィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記ソース領域と前記コンタクト領域と接し、
前記曲率部分は、
前記ウェル領域と、前記オフセット領域と、前記ドレイン領域と、前記コンタクト領域と、前記ウェル領域の上から前記オフセット領域上に亘って形成される第２ゲート絶縁膜を介して形成された前記ゲート電極と、前記第２ゲート絶縁膜と接し前記オフセット領域上を覆う前記第１フィールド絶縁膜と同じ厚さの第２フィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記コンタクト領域と接し、
前記第１ゲート絶縁膜の厚さより前記第２ゲート絶縁膜の方が厚く、前記第２ゲート絶縁膜は、前記曲率部分全域に形成されている構成とする。
また、前記曲率部分に前記ソース領域が形成されていないとよい。
また、前記第２フィールド絶縁膜と前記第２ゲート絶縁膜とが同じ厚さであるとよい。
また、前記第１フィールド絶縁膜、前記第２フィールド絶縁膜および前記第２ゲート絶縁膜が１つのＬＯＣＯＳ（選択酸化膜）であるとよい。
また、ドレイン電極とソース電極とが平行に形成された直線部分とドレイン電極をソース電極が取り囲む曲率部分とを備え、前記ドレイン電極と前記ソース電極との間にゲート電極が配置された平面パターンを有する横型ＭＯＳＦＥＴにおいて、前記ゲート電極が前記直線部分のみに形成される構成とする。
また、前記第２フィールド絶縁膜と前記第２ゲート絶縁膜とが同じ厚さであるとよい。
また、前記第１フィールド絶縁膜、前記第２フィールド絶縁膜および前記第２ゲート絶縁膜が１つのＬＯＣＯＳ（選択酸化膜）であるとよい。
また、ドレイン電極とソース電極とが平行に形成された直線部分とドレイン電極をソース電極が取り囲む曲率部分とを備え、前記ドレイン電極と前記ソース電極との間にゲート電極が配置された平面パターンを有する横型ＭＯＳＦＥＴにおいて、前記ゲート電極が前記直線部分のみに形成される構成とする。
また、出力側電源の高電位側に接続されるハイサイドスイッチを駆動し、前記出力側電源により駆動する駆動回路が、前記出力側電源間に接続される第１のＰチャネル型ＭＯＳＦＥＴと第１のＮチャネル型ＭＯＳＦＥＴからなる第１の直列回路と、前記第１の直列回路と並列に接続される第２のＰチャネル型ＭＯＳＦＥＴと第２のＮチャネル型ＭＯＳＦＥＴからなる第２の直列回路とを備え、
前記第１のＰチャネル型ＭＯＳＦＥＴのゲートが前記ハイサイドスイッチのゲートと接続され、前記第２のＰチャネル型ＭＯＳＦＥＴのゲートが前記第１のＰチャネル型ＭＯＳＦＥＴと前記第１のＮチャネル型ＭＯＳＦＥＴとの接続点と接続され、
前記第２のＰチャネル型ＭＯＳＦＥＴと前記第２のＮチャネル型ＭＯＳＦＥＴとの接続点と前記ハイサイドスイッチのゲートと接続され、
前記第２のＰチャネル型ＭＯＳＦＥＴと前記第２のＮチャネル型ＭＯＳＦＥＴとの接続点と前記ハイサイドスイッチの低電位側端子とがツェナーダイオードを介して接続され、
前記第１のＰチャネル型ＭＯＳＦＥＴおよび前記第２のＰチャネル型ＭＯＳＦＥＴが前記高耐圧横型ＭＯＳＦＥＴである構成とする。
前記第１のＰチャネル型ＭＯＳＦＥＴのゲートが前記ハイサイドスイッチのゲートと接続され、前記第２のＰチャネル型ＭＯＳＦＥＴのゲートが前記第１のＰチャネル型ＭＯＳＦＥＴと前記第１のＮチャネル型ＭＯＳＦＥＴとの接続点と接続され、
前記第２のＰチャネル型ＭＯＳＦＥＴと前記第２のＮチャネル型ＭＯＳＦＥＴとの接続点と前記ハイサイドスイッチのゲートと接続され、
前記第２のＰチャネル型ＭＯＳＦＥＴと前記第２のＮチャネル型ＭＯＳＦＥＴとの接続点と前記ハイサイドスイッチの低電位側端子とがツェナーダイオードを介して接続され、
前記第１のＰチャネル型ＭＯＳＦＥＴおよび前記第２のＰチャネル型ＭＯＳＦＥＴが前記高耐圧横型ＭＯＳＦＥＴである構成とする。
また、ドレイン電極とソース電極とが平行に形成された直線部分とドレイン電極をソース電極が取り囲む曲率部分とを備え、前記ドレイン電極と前記ソース電極との間にゲート電極が配置された平面パターンを有する横型ＭＯＳＦＥＴにおいて、
前記直線部分は、
Ｎ型の半導体層の表面層に選択的に形成されたＮ型のウェル領域と、前記半導体層の表面層に前記ウェル領域から離して選択的に形成されたＰ型のオフセット領域と、前記ウェル領域の表面層に選択的に形成されたＮ型のソース領域と、前記オフセット領域の表面層に選択的に形成されたＰ型のドレイン領域と、前記ウェル領域の表面層に選択的に形成されたＮ型のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート絶縁膜と接し前記オフセット領域上を覆うフィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記ソース領域と前記コンタクト領域と接し、
前記曲率部分は、
前記ウェル領域と、前記オフセット領域と、前記ドレイン領域と、前記コンタクト領域と、前記ウェル領域の上から前記オフセット領域上に亘って形成されるゲート絶縁膜と、前記ゲート絶縁膜と接し前記オフセット領域上を覆うフィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記コンタクト領域と接し、
前記ゲート電極が前記直線部分のみに形成される構成とする。
前記直線部分は、
Ｎ型の半導体層の表面層に選択的に形成されたＮ型のウェル領域と、前記半導体層の表面層に前記ウェル領域から離して選択的に形成されたＰ型のオフセット領域と、前記ウェル領域の表面層に選択的に形成されたＮ型のソース領域と、前記オフセット領域の表面層に選択的に形成されたＰ型のドレイン領域と、前記ウェル領域の表面層に選択的に形成されたＮ型のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート絶縁膜と接し前記オフセット領域上を覆うフィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記ソース領域と前記コンタクト領域と接し、
前記曲率部分は、
前記ウェル領域と、前記オフセット領域と、前記ドレイン領域と、前記コンタクト領域と、前記ウェル領域の上から前記オフセット領域上に亘って形成されるゲート絶縁膜と、前記ゲート絶縁膜と接し前記オフセット領域上を覆うフィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記コンタクト領域と接し、
前記ゲート電極が前記直線部分のみに形成される構成とする。
この発明によれば、従来形成していた曲率部分のゲート酸化膜を直線部分のゲート酸化膜より膜厚が厚い酸化膜（ＬＯＣＯＳ）にすることで、曲率部分のゲート電極直下での電界集中を防止して高いオン耐圧を確保することができる。
また、ゲート電極を直線領域にのみに配置し、曲率部分上にはゲート電極を配置しないことで、Ｖｇｓ間に高電圧が印加されても曲率部分での電界集中を回避することができる。その結果高いオン耐圧を確保することが可能となる。
また、ゲート電極を直線領域にのみに配置し、曲率部分上にはゲート電極を配置しないことで、Ｖｇｓ間に高電圧が印加されても曲率部分での電界集中を回避することができる。その結果高いオン耐圧を確保することが可能となる。
発明の実施の形態を以下の実施例にて説明する。
図１は、この発明の第１実施例の高耐圧横型ＭＯＳＦＥＴの要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図、同図（ｃ）は同図（ａ）のＹ−Ｙ線で切断した断面図である。この高耐圧横型ＭＯＳＦＥＴはＨＶＰＭＯＳであり、同図（ａ）は電極を省略した図であり、同図（ｂ）、同図（ｃ）は電極を示した図である。尚、図中の符号は図５と同一部位には同一の符号を付した。
ｎ型半導体基板１の表面層に離してｎウェル領域４とｐ型オフセット領域２を形成し、ｎ型ウェル領域４の表面層にｐ型ソース領域５とｎ型コンタクト領域６を形成する。ｐ型オフセット領域２の表面層にｐ型ドレイン領域３を形成する。ｎ型ウェル領域４上とｎ型半導体基板１（ｎ型ドリフト領域）上に第１ゲート酸化膜７を形成し、この第１ゲート酸化膜７と接してｐ型オフセット領域２上にＬＯＣＯＳ８（フィールド酸化膜）を形成し、第１ゲート酸化膜７上にゲート電極１０を形成する、このゲート電極１０をＬＯＣＯＳ８上に延在させてフィールドプレートとする。同図（ａ）に示す平面パターンにおいて、ｐ型ドレイン領域３をｐ型オフセット領域２がｐ型ドレイン領域３と接して帯状に取り囲み、ｐ型オフセット領域２をｎ型ウェル領域４が取り囲み（ｐ型オフセット領域２の外端線をｎ型ウェル領域４の内端線が取り囲み）、ｎ型ウェル領域４の直線部分にｐ型ソース領域５を形成している。そのためｐ型ソース領域５は曲率部分（コーナー部）には形成されていない。曲率部分にｐ型ソース領域５が形成されていないために曲率部分には電流は流れない。また、曲率部分には第１ゲート酸化膜７は形成されず第１ゲート酸化膜７より厚い第２ゲート酸化膜であるＬＯＣＯＳ８が形成されている。直線部分と曲率部分のＬＯＣＯＳ８の膜厚は同じで同時に形成される（これは直線部分のＬＯＣＯＳ８を第1酸化膜、曲線部分のＬＯＣＯＳ８を第２酸化膜とすると、この第１、第２酸化膜をゲート酸化膜より厚く同じ厚さで同時に形成するということである。）ＬＯＣＯＳ８の曲率部分の幅Ｗ１は直線部分のＬＯＣＯＳ８の幅Ｗ２と第１ゲート酸化膜７の幅Ｗ３を合わせた幅に等しくしてある。また、直線部分と曲線部分のゲート電極１０は等しくしてある。
ＬＯＣＯＳ８の厚さは約６００ｎｍであり、第１ゲート酸化膜７の厚さは２００ｎｍ〜４００ｎｍである。曲率部分には第２ゲート酸化膜としてＬＯＣＯＳ８が形成されているため、曲率部分のゲート電極１０とｎ型ウェル領域４の間の第２ゲート酸化膜（ＬＯＣＯＳ８）で電圧分担する電圧が第１ゲート酸化膜の場合と比べ増大し、その結果ゲート電極7直下のｎ型ウェル領域４の表面領域の電界集中が緩和される。
図２は、図１の厚膜ゲートＨＶＰＭＯＳのＩ−Ｖ波形図である。横軸はドレイン・ソース間電圧（Ｖｄｓ）であり、縦軸はオン電流（Ｉｄｓ）である。
厚膜ゲートＨＶＰＭＯＳのゲート端子Ｇとドレイン端子Ｄを０Ｖとし、ソース端子Ｓの電位を上昇させ、オン状態でのＩ−Ｖ曲線である。つまりオン耐圧曲線である。前記したように、曲率部分の第１ゲート酸化膜７を第２ゲート酸化膜であるＬＯＣＯＳ８に替えることで、曲率部分のゲート電極１０とｎ型ウェル領域４の間のＬＯＣＯＳ８で電圧分担する電圧が増大し、その結果ゲート電極7直下のｎ型ウェル領域４の表面領域の電界集中が緩和されるので、ソース・ドレイン間に１７０Ｖの高い電圧を印加しても、素子はブレークダウンせずに１７０Ｖの高いオン耐圧が確保され正常動作する。つまり、本発明の厚膜ゲートＨＶＰＭＯＳのオン耐圧は、従来の厚膜ゲートＨＶＰＭＯＳのオン耐圧より高くすることができる。
厚膜ゲートＨＶＰＭＯＳのゲート端子Ｇとドレイン端子Ｄを０Ｖとし、ソース端子Ｓの電位を上昇させ、オン状態でのＩ−Ｖ曲線である。つまりオン耐圧曲線である。前記したように、曲率部分の第１ゲート酸化膜７を第２ゲート酸化膜であるＬＯＣＯＳ８に替えることで、曲率部分のゲート電極１０とｎ型ウェル領域４の間のＬＯＣＯＳ８で電圧分担する電圧が増大し、その結果ゲート電極7直下のｎ型ウェル領域４の表面領域の電界集中が緩和されるので、ソース・ドレイン間に１７０Ｖの高い電圧を印加しても、素子はブレークダウンせずに１７０Ｖの高いオン耐圧が確保され正常動作する。つまり、本発明の厚膜ゲートＨＶＰＭＯＳのオン耐圧は、従来の厚膜ゲートＨＶＰＭＯＳのオン耐圧より高くすることができる。
尚、本実施例において、第２ゲート酸化膜はＬＯＣＯＳ８と同じに形成することにより、第２ゲート酸化膜とＬＯＣＯＳ８とは１つのＬＯＣＯＳにより形成されるが、第２ゲート酸化膜はＬＯＣＯＳ８とは別々に形成してもよく、また、第１ゲート酸化膜７より厚ければ第１ゲート酸化膜より電圧分担する電圧を増すことができるため第１ゲート酸化膜７より厚ければよい。
また、第１ゲート酸化膜７、第２ゲート酸化膜は材料が同じであれば他の絶縁膜であってもよい。
図７は、この発明の第２実施例の高耐圧横型ＭＯＳＦＥＴの要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図、同図（ｃ）は同図（ａ）のＹ−Ｙ線で切断した断面図である。同図（ｂ）は図４（ｂ）と同じである。
図４との違いは、曲率部分のゲート電極を削除した点である。即ち、ゲート電極は図４（ａ）の直線部分のみに形成している。また、同図（ｃ）に示すように曲率部分のゲート酸化膜７上にはゲート電極を形成しない。
図４との違いは、曲率部分のゲート電極を削除した点である。即ち、ゲート電極は図４（ａ）の直線部分のみに形成している。また、同図（ｃ）に示すように曲率部分のゲート酸化膜７上にはゲート電極を形成しない。
この構造により、Ｖｇｓに高電圧が印加されても曲率部分で高電界が発生することはない。よって、本発明の厚膜ゲートＨＶＰＭＯＳのオン耐圧は、従来の厚膜ゲートＨＶＰＭＯＳのオン耐圧より高くすることができる。
尚、図１においても、図７に示すように曲率部分のゲート電極を削除しても構わない。
尚、図１においても、図７に示すように曲率部分のゲート電極を削除しても構わない。
１ ｎ型半導体基板
２ ｐ型オフセット領域
３ ｐ型ドレイン領域
４ ｎ型ウェル領域
５ ｐ型ソース領域
６ ｎ型コンタクト領域
７ ゲート酸化膜
８ ＬＯＣＯＳ
９ ソース電極
１０ ゲート電極
１１ ドレイン電極
Ｄ ドレイン端子
Ｇ ゲート端子
Ｓ ソース端子
Ａ 出力回路部
Ｂ レベルシフト回路部
Ｎ１，Ｎ２ ＩＧＢＴ
Ｎ３，Ｎ４ ｎチャネルＭＯＳＦＥＴ
Ｐ１，Ｐ２ ｐチャネルＭＯＳＦＥＴ
ＺＤ ツェナーダイオード
ＶＨ 出力側電圧電源の高電位側端子
ＧＮＤ グランド
Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３ ゲート信号
Ｖｏｕｔ 出力端子
２ ｐ型オフセット領域
３ ｐ型ドレイン領域
４ ｎ型ウェル領域
５ ｐ型ソース領域
６ ｎ型コンタクト領域
７ ゲート酸化膜
８ ＬＯＣＯＳ
９ ソース電極
１０ ゲート電極
１１ ドレイン電極
Ｄ ドレイン端子
Ｇ ゲート端子
Ｓ ソース端子
Ａ 出力回路部
Ｂ レベルシフト回路部
Ｎ１，Ｎ２ ＩＧＢＴ
Ｎ３，Ｎ４ ｎチャネルＭＯＳＦＥＴ
Ｐ１，Ｐ２ ｐチャネルＭＯＳＦＥＴ
ＺＤ ツェナーダイオード
ＶＨ 出力側電圧電源の高電位側端子
ＧＮＤ グランド
Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３ ゲート信号
Ｖｏｕｔ 出力端子
Claims (7)
- ドレイン電極とソース電極とが平行に形成された直線部分とドレイン電極をソース電極が取り囲む曲率部分とを備え、前記ドレイン電極と前記ソース電極との間にゲート電極が配置された平面パターンを有する横型ＭＯＳＦＥＴにおいて、
前記直線部分は、
Ｎ型の半導体層の表面層に選択的に形成されたＮ型のウェル領域と、前記半導体層の表面層に前記ウェル領域から離して選択的に形成されたＰ型のオフセット領域と、前記ウェル領域の表面層に選択的に形成されたＰ型のソース領域と、前記オフセット領域の表面層に選択的に形成されたＰ型のドレイン領域と、前記ウェル領域の表面層に選択的に形成されたＮ型のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウェル領域上に第１ゲート絶縁膜を介して形成されたゲート電極と、前記第１ゲート絶縁膜と接し前記オフセット領域上を覆う前記第１ゲート絶縁膜より厚い第１フィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記ソース領域と前記コンタクト領域と接し、
前記曲率部分は、
前記ウェル領域と、前記オフセット領域と、前記ドレイン領域と、前記コンタクト領域と、前記ウェル領域の上から前記オフセット領域上に亘って形成される第２ゲート絶縁膜を介して形成された前記ゲート電極と、前記第２ゲート絶縁膜と接し前記オフセット領域上を覆う前記第１フィールド絶縁膜と同じ厚さの第２フィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記コンタクト領域と接し、
前記第１ゲート絶縁膜の厚さより前記第２ゲート絶縁膜の方が厚く、前記第２ゲート絶縁膜は、前記曲率部分全域に形成されていることを特徴とする高耐圧横型ＭＯＳＦＥＴ。 - 前記曲率部分に前記ソース領域が形成されていないことを特徴とする請求項１に記載の高耐圧横型ＭＯＳＦＥＴ。
- 前記第２フィールド絶縁膜と前記第２ゲート絶縁膜とが同じ厚さであることを特徴とする請求項１または２に記載の高耐圧横型ＭＯＳＦＥＴ。
- 前記第１フィールド絶縁膜、前記第２フィールド絶縁膜および前記第２ゲート絶縁膜が１つのＬＯＣＯＳ（選択酸化膜）であることを特徴とする請求項３に記載の高耐圧横型ＭＯＳＦＥＴ。
- 出力側電源の高電位側に接続されるハイサイドスイッチを駆動し、前記出力側電源により駆動する駆動回路が、前記出力側電源間に接続される第１のＰチャネル型ＭＯＳＦＥＴと第１のＮチャネル型ＭＯＳＦＥＴからなる第１の直列回路と、前記第１の直列回路と並列に接続される第２のＰチャネル型ＭＯＳＦＥＴと第２のＮチャネル型ＭＯＳＦＥＴからなる第２の直列回路とを備え、
前記第１のＰチャネル型ＭＯＳＦＥＴのゲートが前記ハイサイドスイッチのゲートと接続され、
前記第２のＰチャネル型ＭＯＳＦＥＴのゲートが前記第１のＰチャネル型ＭＯＳＦＥＴと前記第１のＮチャネル型ＭＯＳＦＥＴとの接続点と接続され、
前記第２のＰチャネル型ＭＯＳＦＥＴと前記第２のＮチャネル型ＭＯＳＦＥＴとの接続点と前記ハイサイドスイッチのゲートと接続され、
前記第２のＰチャネル型ＭＯＳＦＥＴと前記第２のＮチャネル型ＭＯＳＦＥＴとの接続点と前記ハイサイドスイッチの低電位側端子とがツェナーダイオードを介して接続され、
前記第１のＰチャネル型ＭＯＳＦＥＴおよび前記第２のＰチャネル型ＭＯＳＦＥＴが前記高耐圧横型ＭＯＳＦＥＴであることを特徴とする請求項１ないし４のいずれか一項に記載の高耐圧横型ＭＯＳＦＥＴ。 - ドレイン電極とソース電極とが平行に形成された直線部分とドレイン電極をソース電極が取り囲む曲率部分とを備え、前記ドレイン電極と前記ソース電極との間にゲート電極が配置された平面パターンを有する横型ＭＯＳＦＥＴにおいて、
前記直線部分は、
Ｎ型の半導体層の表面層に選択的に形成されたＮ型のウェル領域と、前記半導体層の表面層に前記ウェル領域から離して選択的に形成されたＰ型のオフセット領域と、前記ウェル領域の表面層に選択的に形成されたＮ型のソース領域と、前記オフセット領域の表面層に選択的に形成されたＰ型のドレイン領域と、前記ウェル領域の表面層に選択的に形成されたＮ型のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート絶縁膜と接し前記オフセット領域上を覆うフィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記ソース領域と前記コンタクト領域と接し、
前記曲率部分は、
前記ウェル領域と、前記オフセット領域と、前記ドレイン領域と、前記コンタクト領域と、前記ウェル領域の上から前記オフセット領域上に亘って形成されるゲート絶縁膜と、前記ゲート絶縁膜と接し前記オフセット領域上を覆うフィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記コンタクト領域と接し、
前記ゲート電極が前記直線部分のみに形成されることを特徴とする高耐圧横型ＭＯＳＦＥＴ。 - 出力側電源の高電位側に接続されるハイサイドスイッチを駆動し、前記出力側電源により駆動する駆動回路が、前記出力側電源間に接続される第１のＰチャネル型ＭＯＳＦＥＴと第１のＮチャネル型ＭＯＳＦＥＴからなる第１の直列回路と、前記第１の直列回路と並列に接続される第２のＰチャネル型ＭＯＳＦＥＴと第２のＮチャネル型ＭＯＳＦＥＴからなる第２の直列回路とを備え、
前記第１のＰチャネル型ＭＯＳＦＥＴのゲートが前記ハイサイドスイッチのゲートと接続され、
前記第２のＰチャネル型ＭＯＳＦＥＴのゲートが前記第１のＰチャネル型ＭＯＳＦＥＴと前記第１のＮチャネル型ＭＯＳＦＥＴとの接続点と接続され、
前記第２のＰチャネル型ＭＯＳＦＥＴと前記第２のＮチャネル型ＭＯＳＦＥＴとの接続点と前記ハイサイドスイッチのゲートと接続され、
前記第２のＰチャネル型ＭＯＳＦＥＴと前記第２のＮチャネル型ＭＯＳＦＥＴとの接続点と前記ハイサイドスイッチの低電位側端子とがツェナーダイオードを介して接続され、
前記第１のＰチャネル型ＭＯＳＦＥＴおよび前記第２のＰチャネル型ＭＯＳＦＥＴが前記高耐圧横型ＭＯＳＦＥＴであることを特徴とする請求項６に記載の高耐圧横型ＭＯＳＦＥＴ。
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