JPH1065018A - 半導体装置 - Google Patents
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- JPH1065018A JPH1065018A JP9103346A JP10334697A JPH1065018A JP H1065018 A JPH1065018 A JP H1065018A JP 9103346 A JP9103346 A JP 9103346A JP 10334697 A JP10334697 A JP 10334697A JP H1065018 A JPH1065018 A JP H1065018A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 スループットが良好で、かつチップ面積の小
さい半導体装置を提供する。 【解決手段】 １５０Ｖ以上の耐圧を有する高耐圧ｐｃ
ｈＭＯＳＦＥＴ１０Ａとそれを制御する制御素子３０と
が、同一のｎ- エピタキシャル層３内に形成されてい
る。そして高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子
３０との間の基板表面に沿う領域にはｎ- エピタキシャ
ル層３のｎ型領域のみが分布している。
さい半導体装置を提供する。 【解決手段】 １５０Ｖ以上の耐圧を有する高耐圧ｐｃ
ｈＭＯＳＦＥＴ１０Ａとそれを制御する制御素子３０と
が、同一のｎ- エピタキシャル層３内に形成されてい
る。そして高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子
３０との間の基板表面に沿う領域にはｎ- エピタキシャ
ル層３のｎ型領域のみが分布している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、より特定的には、横型パワーデバイスを含んだ半導
体装置に関するものである。
し、より特定的には、横型パワーデバイスを含んだ半導
体装置に関するものである。
【０００２】
【従来の技術】高耐圧、大電流の電力用素子にその駆動
回路や保護回路を一体的に集積形成した電力用ＩＣ（In
tegrated Circuit）は今後の電力用素子の主流になる。
このような電力用素子でのゲート駆動には、絶縁ゲート
電極（ＭＯＳ（Metal Oxide Semiconductor ）ゲート）
を用いた電圧制御型が好ましい。この電圧制御型では、
電流駆動型に比べて小電流でのゲート駆動ができるから
である。
回路や保護回路を一体的に集積形成した電力用ＩＣ（In
tegrated Circuit）は今後の電力用素子の主流になる。
このような電力用素子でのゲート駆動には、絶縁ゲート
電極（ＭＯＳ（Metal Oxide Semiconductor ）ゲート）
を用いた電圧制御型が好ましい。この電圧制御型では、
電流駆動型に比べて小電流でのゲート駆動ができるから
である。
【０００３】１つの半導体基板上に複数個の半導体素子
を集積化した集積回路（ＩＣ）の中で、高耐圧素子を含
むものをパワーＩＣと呼ぶ。この高耐圧素子として一般
的に用いられるＭＯＳゲートを含むもの（パワーＭＯＳ
ＦＥＴ（Field Effect Transistor ）、ＩＧＢＴ（Insu
lated Gate Bipolar Transistor ）など）はＲＥＳＵＲ
Ｆ（Reduced Surface Field ）技術を用いて実現され
る。
を集積化した集積回路（ＩＣ）の中で、高耐圧素子を含
むものをパワーＩＣと呼ぶ。この高耐圧素子として一般
的に用いられるＭＯＳゲートを含むもの（パワーＭＯＳ
ＦＥＴ（Field Effect Transistor ）、ＩＧＢＴ（Insu
lated Gate Bipolar Transistor ）など）はＲＥＳＵＲ
Ｆ（Reduced Surface Field ）技術を用いて実現され
る。
【０００４】このＲＥＳＵＲＦ技術は１９７９年にAppl
e などによって名付けられたが、横型高耐圧ＭＯＳトラ
ンジスタを実現するために使われたオフセットゲートと
本質的に同じものである。
e などによって名付けられたが、横型高耐圧ＭＯＳトラ
ンジスタを実現するために使われたオフセットゲートと
本質的に同じものである。
【０００５】以下、ＲＥＳＵＲＦ構造の高耐圧ｐｃｈＭ
ＯＳＦＥＴを用いたレベルシフト機能を実現するための
構造を従来の半導体装置として以下に説明する。
ＯＳＦＥＴを用いたレベルシフト機能を実現するための
構造を従来の半導体装置として以下に説明する。
【０００６】図２０は、従来の半導体装置の構成を概略
的に示す平面図である、図２１は、図２０のＤ−Ｄ′線
に沿う概略断面図である。
的に示す平面図である、図２１は、図２０のＤ−Ｄ′線
に沿う概略断面図である。
【０００７】図２０と図２１とを参照して、ｐ- シリコ
ン基板１０１の表面にｎ- エピタキシャル層１０３ａ、
１０３ｂが、互いにｐ型分離拡散領域１０５を挟んで分
離して設けられている。このｎ- エピタキシャル層１０
３ａ、１０３ｂの各々はｐ-シリコン基板１０１の表面
においてその周囲をｐ型分離拡散領域１０５に取囲まれ
ることにより、高耐圧ｐｃｈＭＯＳＦＥＴ形成領域と高
耐圧島領域とを構成している。
ン基板１０１の表面にｎ- エピタキシャル層１０３ａ、
１０３ｂが、互いにｐ型分離拡散領域１０５を挟んで分
離して設けられている。このｎ- エピタキシャル層１０
３ａ、１０３ｂの各々はｐ-シリコン基板１０１の表面
においてその周囲をｐ型分離拡散領域１０５に取囲まれ
ることにより、高耐圧ｐｃｈＭＯＳＦＥＴ形成領域と高
耐圧島領域とを構成している。
【０００８】高耐圧ｐｃｈＭＯＳＦＥＴ形成領域のｎ-
エピタキシャル層１０３ａ内には、高耐圧ｐｃｈＭＯＳ
ＦＥＴが形成されている。この高耐圧ｐｃｈＭＯＳＦＥ
Ｔは、ソースとなるｐ型拡散領域１１１と、ドレインと
なるｐ型拡散領域１１３と、ゲート絶縁層１１５と、ゲ
ート電極層１１７とを有している。ソース領域１１１と
ドレイン領域１１３とは、ｎ- エピタキシャル層１０３
ａ内の表面に互いに距離を隔てて形成されている。特に
ドレイン領域１１３は、比較的低濃度のｐ- 拡散領域１
１３ａと比較的高濃度のｐ型拡散領域１１３ｂとの２層
構造よりなっている。ゲート電極層１１７は、このソー
ス領域１１１とドレイン領域１１３とに挟まれる領域上
にゲート絶縁層１１５を介在して形成されている。
エピタキシャル層１０３ａ内には、高耐圧ｐｃｈＭＯＳ
ＦＥＴが形成されている。この高耐圧ｐｃｈＭＯＳＦＥ
Ｔは、ソースとなるｐ型拡散領域１１１と、ドレインと
なるｐ型拡散領域１１３と、ゲート絶縁層１１５と、ゲ
ート電極層１１７とを有している。ソース領域１１１と
ドレイン領域１１３とは、ｎ- エピタキシャル層１０３
ａ内の表面に互いに距離を隔てて形成されている。特に
ドレイン領域１１３は、比較的低濃度のｐ- 拡散領域１
１３ａと比較的高濃度のｐ型拡散領域１１３ｂとの２層
構造よりなっている。ゲート電極層１１７は、このソー
ス領域１１１とドレイン領域１１３とに挟まれる領域上
にゲート絶縁層１１５を介在して形成されている。
【０００９】なお、ソース領域１１１の真下には、ｎ-
エピタキシャル層１０３ａとｐ- シリコン基板領域１０
１とに挟まれるようにｎ+ 埋込拡散領域１０７ａが形成
されている。
エピタキシャル層１０３ａとｐ- シリコン基板領域１０
１とに挟まれるようにｎ+ 埋込拡散領域１０７ａが形成
されている。
【００１０】高耐圧ｐｃｈＭＯＳＦＥＴは、図２０に示
すように平面的にトラック形状に形成されている。つま
り、基板１０１の表面においてソース領域１１１の周囲
を所定の距離を隔ててドレイン領域１１３が取囲むよう
に形成されている。
すように平面的にトラック形状に形成されている。つま
り、基板１０１の表面においてソース領域１１１の周囲
を所定の距離を隔ててドレイン領域１１３が取囲むよう
に形成されている。
【００１１】また、平面的にトラック形状に形成される
ソース領域１１１の中央部には、ｎ + 拡散領域１２１が
ソース領域１１１と接するように形成されている。
ソース領域１１１の中央部には、ｎ + 拡散領域１２１が
ソース領域１１１と接するように形成されている。
【００１２】高耐圧島領域のｎ- エピタキシャル層１０
３ｂには、高耐圧ｐｃｈＭＯＳＦＥＴ１１０の動作を制
御するための回路（図示せず）が形成されている。また
ｎ-エピタキシャル層１０３ｂとｐ- シリコン基板領域
１０１とに挟まれるようにｎ + 埋込拡散領域１０７ｂが
形成されている。
３ｂには、高耐圧ｐｃｈＭＯＳＦＥＴ１１０の動作を制
御するための回路（図示せず）が形成されている。また
ｎ-エピタキシャル層１０３ｂとｐ- シリコン基板領域
１０１とに挟まれるようにｎ + 埋込拡散領域１０７ｂが
形成されている。
【００１３】またｎ- エピタキシャル層１０３ａとｐ型
拡散領域１０５とが接する領域上およびｎ- エピタキシ
ャル層１０３ｂとｐ型拡散領域１０５とが接する領域上
には、フィールドプレートとなる導電層１４１が形成さ
れている。
拡散領域１０５とが接する領域上およびｎ- エピタキシ
ャル層１０３ｂとｐ型拡散領域１０５とが接する領域上
には、フィールドプレートとなる導電層１４１が形成さ
れている。
【００１４】ゲート電極層１１７、フィールドプレート
１４１などを覆うようにｐ型シリコン基板１０１の表面
上には絶縁層１２３が形成されている。この絶縁層１２
３には、ソース領域１１１とｎ+ 拡散領域１２１との表
面に達するコンタクトホール１２３ａと、ゲート電極層
１１７の一部表面に達するコンタクトホール１２３ｇ
と、ｐ型拡散領域１１３ｂの一部表面に達するコンタク
トホール１２３ｂと、ｐ型分離領域１０５の一部表面に
達するコンタクトホール１２３ｃとが形成されている。
１４１などを覆うようにｐ型シリコン基板１０１の表面
上には絶縁層１２３が形成されている。この絶縁層１２
３には、ソース領域１１１とｎ+ 拡散領域１２１との表
面に達するコンタクトホール１２３ａと、ゲート電極層
１１７の一部表面に達するコンタクトホール１２３ｇ
と、ｐ型拡散領域１１３ｂの一部表面に達するコンタク
トホール１２３ｂと、ｐ型分離領域１０５の一部表面に
達するコンタクトホール１２３ｃとが形成されている。
【００１５】コンタクトホール１２３ａを通じてソース
領域１１１とｎ+ 拡散領域１２１とに電気的に接続する
ようにソース電極１２５ａが形成されている。またコン
タクトホール１２３ｇを通じてゲート電極層１１７と電
気的に接続するようにアルミニウム配線層１４３が形成
されている。このソース電極１２５ａとアルミニウム配
線層１４３とは、高耐圧島領域に形成された素子に電気
的に接続されている。
領域１１１とｎ+ 拡散領域１２１とに電気的に接続する
ようにソース電極１２５ａが形成されている。またコン
タクトホール１２３ｇを通じてゲート電極層１１７と電
気的に接続するようにアルミニウム配線層１４３が形成
されている。このソース電極１２５ａとアルミニウム配
線層１４３とは、高耐圧島領域に形成された素子に電気
的に接続されている。
【００１６】またコンタクトホール１２３ｂを通じてｐ
型拡散領域１１３ｂと電気的に接続されるドレイン電極
１２５ｂとコンタクトホール１２３ｃを通じてｐ型分離
拡散領域１０５と電気的に接続されるアルミニウム配線
層１２５ｃとは、抵抗１２７を介在して相互に電気的に
接続されている。
型拡散領域１１３ｂと電気的に接続されるドレイン電極
１２５ｂとコンタクトホール１２３ｃを通じてｐ型分離
拡散領域１０５と電気的に接続されるアルミニウム配線
層１２５ｃとは、抵抗１２７を介在して相互に電気的に
接続されている。
【００１７】ここで高耐圧島領域内部の制御回路によ
り、アルミニウム配線層１４３をソース電極１２５ａに
対して−バイアスすると、高耐圧ｐｃｈＭＯＳＦＥＴが
オン状態となる。これにより、抵抗１２７に電流が流れ
て電圧信号が発生する。このような方法でレベルシフト
ダウン機能が実現される。
り、アルミニウム配線層１４３をソース電極１２５ａに
対して−バイアスすると、高耐圧ｐｃｈＭＯＳＦＥＴが
オン状態となる。これにより、抵抗１２７に電流が流れ
て電圧信号が発生する。このような方法でレベルシフト
ダウン機能が実現される。
【００１８】上述した従来の半導体装置では、図２１に
示すｎ- エピタキシャル層１０３ａ、１０３ｂには、通
常、高い電圧が印加される。これにより、高耐圧ｐｃｈ
ＭＯＳＦＥＴ形成領域では、ｎ- エピタキシャル層１０
３ａとｐ型分離拡散領域１０５とのｐｎ接合、ｐ- シリ
コン基板領域１０１とｎ- エピタキシャル層１０３ａと
のｐｎ接合などから空乏領域１５０（点線で囲む領域）
が広がる。この空乏領域１５０は、ｐ型拡散領域１１３
ｂとソース領域１１１とｎ+ 拡散領域１２１とｎ- エピ
タキシャル層１０３ａの一部とｎ+ 埋込拡散領域１０７
ａの一部とを除く高耐圧ｐｃｈＭＯＳＦＥＴ形成領域の
大部分に広がっている。このように高耐圧ｐｃｈＭＯＳ
ＦＥＴ１０Ａの大部分が空乏領域１５０内に取り込まれ
ることにより、この高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａは
高い耐圧を得ることができる。
示すｎ- エピタキシャル層１０３ａ、１０３ｂには、通
常、高い電圧が印加される。これにより、高耐圧ｐｃｈ
ＭＯＳＦＥＴ形成領域では、ｎ- エピタキシャル層１０
３ａとｐ型分離拡散領域１０５とのｐｎ接合、ｐ- シリ
コン基板領域１０１とｎ- エピタキシャル層１０３ａと
のｐｎ接合などから空乏領域１５０（点線で囲む領域）
が広がる。この空乏領域１５０は、ｐ型拡散領域１１３
ｂとソース領域１１１とｎ+ 拡散領域１２１とｎ- エピ
タキシャル層１０３ａの一部とｎ+ 埋込拡散領域１０７
ａの一部とを除く高耐圧ｐｃｈＭＯＳＦＥＴ形成領域の
大部分に広がっている。このように高耐圧ｐｃｈＭＯＳ
ＦＥＴ１０Ａの大部分が空乏領域１５０内に取り込まれ
ることにより、この高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａは
高い耐圧を得ることができる。
【００１９】また高耐圧島領域においても、ｎ- エピタ
キシャル層１０３ｂとｐ型分離拡散領域１０５とのｐｎ
接合、ｎ- エピタキシャル層１０３ｂとｐ- シリコン基
板領域１０１とのｐｎ接合などから空乏領域１５０（点
線で囲む領域）が広がっている。この空乏領域１５０は
高耐圧島領域の周囲を取囲むように形成される。通常、
高耐圧島領域においては、この空乏領域１５０の広がる
領域には回路を構成する素子（たとえばＭＯＳトランジ
スタなど）は形成されない。これらの素子が空乏領域１
５０内に取込まれた場合、正確な動作が困難となるから
である。
キシャル層１０３ｂとｐ型分離拡散領域１０５とのｐｎ
接合、ｎ- エピタキシャル層１０３ｂとｐ- シリコン基
板領域１０１とのｐｎ接合などから空乏領域１５０（点
線で囲む領域）が広がっている。この空乏領域１５０は
高耐圧島領域の周囲を取囲むように形成される。通常、
高耐圧島領域においては、この空乏領域１５０の広がる
領域には回路を構成する素子（たとえばＭＯＳトランジ
スタなど）は形成されない。これらの素子が空乏領域１
５０内に取込まれた場合、正確な動作が困難となるから
である。
【００２０】
【発明が解決しようとする課題】図２０と図２１とに示
す従来の半導体装置では、ソース電極１２５ａとアルミ
ニウム配線層１４３との電位が高耐圧島領域内の駆動回
路によって制御される。このため、ソース電極１２５ａ
とアルミニウム配線層１４３は、高耐圧ｐｃｈＭＯＳＦ
ＥＴ形成領域から高耐圧島領域へと引出されており、ｐ
型分離拡散領域１０５上を横切ることになる。
す従来の半導体装置では、ソース電極１２５ａとアルミ
ニウム配線層１４３との電位が高耐圧島領域内の駆動回
路によって制御される。このため、ソース電極１２５ａ
とアルミニウム配線層１４３は、高耐圧ｐｃｈＭＯＳＦ
ＥＴ形成領域から高耐圧島領域へと引出されており、ｐ
型分離拡散領域１０５上を横切ることになる。
【００２１】通常、ｎ- エピタキシャル層１０３ａの周
囲を取囲むｐ型分離拡散領域１０５は一番低い電位（た
とえば基板電位）に設定される。これにより、ｎ- エピ
タキシャル層１０３ａとｐ型分離拡散領域１０５とは常
に逆バイアスされ、このｐｎ接合部には高抵抗の空乏領
域が存在することになり、この空乏領域により耐圧が確
保されている。
囲を取囲むｐ型分離拡散領域１０５は一番低い電位（た
とえば基板電位）に設定される。これにより、ｎ- エピ
タキシャル層１０３ａとｐ型分離拡散領域１０５とは常
に逆バイアスされ、このｐｎ接合部には高抵抗の空乏領
域が存在することになり、この空乏領域により耐圧が確
保されている。
【００２２】ところが、上述したように高電位のアルミ
ニウム配線層１４３とソース電極１２５ａとが、このｐ
型分離拡散領域１０５上を横切ると、ｐ型分離拡散領域
１０５とｎ- エピタキシャル層１０３ａとのｐｎ接合部
における空乏層の延びが阻害され、耐圧が低下してしま
う。
ニウム配線層１４３とソース電極１２５ａとが、このｐ
型分離拡散領域１０５上を横切ると、ｐ型分離拡散領域
１０５とｎ- エピタキシャル層１０３ａとのｐｎ接合部
における空乏層の延びが阻害され、耐圧が低下してしま
う。
【００２３】この耐圧の低下を防止するために、絶縁層
１２３の膜厚を厚くする方法や、ｎ - エピタキシャル層
１０３ａとｐ型分離拡散領域１０５とのｐｎ接合部上に
図２１に示すようにフィールドプレート１４１を形成し
て電界をシールドする方法や、さらにはフィールドプレ
ートをフローティングで多重に形成して容量結合で表面
電界を安定化させる方法がとられていた。
１２３の膜厚を厚くする方法や、ｎ - エピタキシャル層
１０３ａとｐ型分離拡散領域１０５とのｐｎ接合部上に
図２１に示すようにフィールドプレート１４１を形成し
て電界をシールドする方法や、さらにはフィールドプレ
ートをフローティングで多重に形成して容量結合で表面
電界を安定化させる方法がとられていた。
【００２４】しかし、高耐圧化されるにつれて、フィー
ルドプレート１４１とアルミニウム配線層１４３（もし
くはソース電極１２５ａ）との間の絶縁層１２３自体に
高い絶縁強度が要求されるようになってきた。高い絶縁
強度を確保するためには、絶縁層１２３の膜厚をかなり
厚くする必要が生じ、この絶縁層１２３の成膜時間が長
時間となってしまう。結果としてスループットが低下
し、プロセスコストがかなり上昇してしまうという問題
点があった。
ルドプレート１４１とアルミニウム配線層１４３（もし
くはソース電極１２５ａ）との間の絶縁層１２３自体に
高い絶縁強度が要求されるようになってきた。高い絶縁
強度を確保するためには、絶縁層１２３の膜厚をかなり
厚くする必要が生じ、この絶縁層１２３の成膜時間が長
時間となってしまう。結果としてスループットが低下
し、プロセスコストがかなり上昇してしまうという問題
点があった。
【００２５】また、高耐圧ｐｃｈＭＯＳＦＥＴは高耐圧
島領域と分離して形成されている。このため、当然、チ
ップ面積が増大するという問題点もあった。
島領域と分離して形成されている。このため、当然、チ
ップ面積が増大するという問題点もあった。
【００２６】それゆえ、本発明の目的は、スループット
が良好で、かつチップ面積の小さい半導体装置を提供す
ることである。
が良好で、かつチップ面積の小さい半導体装置を提供す
ることである。
【００２７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、第１導電型の第１不純物領域と、第２導
電型の第２不純物領域と、高耐圧素子と、制御用素子と
を備えている。
半導体基板と、第１導電型の第１不純物領域と、第２導
電型の第２不純物領域と、高耐圧素子と、制御用素子と
を備えている。
【００２８】半導体基板は主表面を有している。第１不
純物領域は半導体基板の主表面に形成されている。第２
不純物領域は主表面において第１不純物領域の周囲を取
囲んでいる。高耐圧素子は半導体基板の主表面に形成さ
れ、かつ１５０Ｖ以上の耐圧を有している。制御用素子
は、半導体基板の主表面に形成され、かつ高耐圧素子を
制御する回路を構成している。高耐圧素子と制御用素子
とは、第１不純物領域内の主表面に形成されている。高
耐圧素子と制御用素子との間の主表面に沿う領域には第
１導電型の領域のみが存在している。
純物領域は半導体基板の主表面に形成されている。第２
不純物領域は主表面において第１不純物領域の周囲を取
囲んでいる。高耐圧素子は半導体基板の主表面に形成さ
れ、かつ１５０Ｖ以上の耐圧を有している。制御用素子
は、半導体基板の主表面に形成され、かつ高耐圧素子を
制御する回路を構成している。高耐圧素子と制御用素子
とは、第１不純物領域内の主表面に形成されている。高
耐圧素子と制御用素子との間の主表面に沿う領域には第
１導電型の領域のみが存在している。
【００２９】上記局面において好ましくは、高耐圧素子
は、主表面に互いに距離を隔てて配置された第２導電型
の１対の第３不純物領域と、１対の第３不純物領域に挟
まれる主表面上にゲート絶縁層を介在して形成されたゲ
ート電極層とを有する高耐圧絶縁ゲート電界効果トラン
ジスタ部を含んでいる。この高耐圧絶縁ゲート電界効果
トランジスタ部の１対の第３不純物領域間の耐圧が１５
０Ｖ以上である。
は、主表面に互いに距離を隔てて配置された第２導電型
の１対の第３不純物領域と、１対の第３不純物領域に挟
まれる主表面上にゲート絶縁層を介在して形成されたゲ
ート電極層とを有する高耐圧絶縁ゲート電界効果トラン
ジスタ部を含んでいる。この高耐圧絶縁ゲート電界効果
トランジスタ部の１対の第３不純物領域間の耐圧が１５
０Ｖ以上である。
【００３０】上記局面において好ましくは、１対の第３
不純物領域の一方は、主表面に形成された高不純物濃度
領域と、高不純物濃度領域とゲート電極層との間の主表
面に形成され高不純物濃度領域に接する低不純物濃度領
域とを有している。低不純物濃度領域のゲート電極層側
の端部から高不純物濃度領域側の端部までの主表面に沿
う長さは５０μｍ以上である。
不純物領域の一方は、主表面に形成された高不純物濃度
領域と、高不純物濃度領域とゲート電極層との間の主表
面に形成され高不純物濃度領域に接する低不純物濃度領
域とを有している。低不純物濃度領域のゲート電極層側
の端部から高不純物濃度領域側の端部までの主表面に沿
う長さは５０μｍ以上である。
【００３１】上記局面において好ましくは、高耐圧素子
は制御用素子よりも第１不純物領域の端部側に配置され
ている。第３不純物領域の一方は、第３不純物領域の他
方よりも第１不純物領域の端部側に配置されている。
は制御用素子よりも第１不純物領域の端部側に配置され
ている。第３不純物領域の一方は、第３不純物領域の他
方よりも第１不純物領域の端部側に配置されている。
【００３２】上記局面において好ましくは、第１不純物
領域は、第１領域と、第１領域よりも不純物濃度が高く
かつ主表面において第１領域と隣接するように配置され
た第２領域とを有している。１対の第３不純物領域の一
方は第１領域内に形成されており、制御用素子は第２領
域内に形成されている。
領域は、第１領域と、第１領域よりも不純物濃度が高く
かつ主表面において第１領域と隣接するように配置され
た第２領域とを有している。１対の第３不純物領域の一
方は第１領域内に形成されており、制御用素子は第２領
域内に形成されている。
【００３３】上記局面において好ましくは、第１不純物
領域は、第１領域と、第１領域よりも不純物濃度が高く
かつ第１領域の下面に接して配置された第２領域とを有
している。１対の第３不純物領域の一方および他方と制
御用素子を構成する不純物領域とは第１領域内に形成さ
れている。第２領域は、１対の第３不純物領域の一方の
真下領域には配置されておらず、制御用素子を構成する
不純物領域の真下領域には配置されている。
領域は、第１領域と、第１領域よりも不純物濃度が高く
かつ第１領域の下面に接して配置された第２領域とを有
している。１対の第３不純物領域の一方および他方と制
御用素子を構成する不純物領域とは第１領域内に形成さ
れている。第２領域は、１対の第３不純物領域の一方の
真下領域には配置されておらず、制御用素子を構成する
不純物領域の真下領域には配置されている。
【００３４】上記局面において好ましくは、高耐圧素子
は、高不純物濃度領域内の主表面に形成された第１導電
型の第４不純物領域をさらに備えている。
は、高不純物濃度領域内の主表面に形成された第１導電
型の第４不純物領域をさらに備えている。
【００３５】上記局面において好ましくは、第４不純物
領域は、半導体基板の主表面上に形成された電極によっ
て高不純物濃度領域と電気的に接続されている。
領域は、半導体基板の主表面上に形成された電極によっ
て高不純物濃度領域と電気的に接続されている。
【００３６】上記局面において好ましくは、第１不純物
領域内の主表面に形成された第２導電型の第４不純物領
域と、第４不純物領域内の主表面に形成された第１導電
型の第５不純物領域と、第５不純物領域と第１不純物領
域との間に挟まれた第４不純物領域上に第２のゲート絶
縁層を介在して形成された第２のゲート電極層とを有す
る第２の高耐圧絶縁ゲート電界効果トランジスタがさら
に備えられている。この第２のゲート電極層は１対の第
３不純物領域の一方と電気的に接続されており、第４お
よび第５不純物領域は１対の第３不純物領域の一方と第
１の抵抗を介在して電気的に接続されており、第４およ
び第５不純物領域は第２不純物領域と第２の抵抗を介在
して電気的に接続されている。
領域内の主表面に形成された第２導電型の第４不純物領
域と、第４不純物領域内の主表面に形成された第１導電
型の第５不純物領域と、第５不純物領域と第１不純物領
域との間に挟まれた第４不純物領域上に第２のゲート絶
縁層を介在して形成された第２のゲート電極層とを有す
る第２の高耐圧絶縁ゲート電界効果トランジスタがさら
に備えられている。この第２のゲート電極層は１対の第
３不純物領域の一方と電気的に接続されており、第４お
よび第５不純物領域は１対の第３不純物領域の一方と第
１の抵抗を介在して電気的に接続されており、第４およ
び第５不純物領域は第２不純物領域と第２の抵抗を介在
して電気的に接続されている。
【００３７】上記局面において好ましくは、第２の高耐
圧絶縁ゲート電界効果トランジスタは、高耐圧絶縁ゲー
ト電界効果トランジスタ部よりも第１不純物領域の端部
側に配置されている。
圧絶縁ゲート電界効果トランジスタは、高耐圧絶縁ゲー
ト電界効果トランジスタ部よりも第１不純物領域の端部
側に配置されている。
【００３８】上記局面において好ましくは、第２のゲー
ト電極層と第４および第５不純物領域とはダイオードを
介在して電気的に接続されている。
ト電極層と第４および第５不純物領域とはダイオードを
介在して電気的に接続されている。
【００３９】上記局面において好ましくは、ダイオード
のアノード側が第４および第５不純物領域に電気的に接
続され、ダイオードのカソード側が第２のゲート電極層
に電気的に接続されている。
のアノード側が第４および第５不純物領域に電気的に接
続され、ダイオードのカソード側が第２のゲート電極層
に電気的に接続されている。
【００４０】上記局面において好ましくは、ダイオード
はツェナーダイオードである。
はツェナーダイオードである。
【００４１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
て図に基づいて説明する。
【００４２】実施の形態１ 図１と図２とは、本発明の実施の形態１におけるレベル
シフト構造をなす半導体装置の構成を概略的に示す鳥瞰
図と断面図である。
シフト構造をなす半導体装置の構成を概略的に示す鳥瞰
図と断面図である。
【００４３】図１と図２とを参照して、ｐ- シリコン基
板１の表面には、ｎ- エピタキシャル層３が形成されて
いる。またｎ- エピタキシャル層３の下面に接するよう
にｎ + 埋込拡散領域７が形成されている。このｎ- エピ
タキシャル層３は、基板表面においてｐ型分離拡散領域
５によってその周囲を取囲まれることにより高耐圧島領
域を形成している。
板１の表面には、ｎ- エピタキシャル層３が形成されて
いる。またｎ- エピタキシャル層３の下面に接するよう
にｎ + 埋込拡散領域７が形成されている。このｎ- エピ
タキシャル層３は、基板表面においてｐ型分離拡散領域
５によってその周囲を取囲まれることにより高耐圧島領
域を形成している。
【００４４】本実施の形態では、この単一の高耐圧島領
域内に、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子と
が混在して形成されている。
域内に、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子と
が混在して形成されている。
【００４５】高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａは、ｐ型
拡散領域９と、ｐ- 拡散領域１３ａと、ｐ型拡散領域１
３ｂと、ゲート絶縁層１５と、ゲート電極層１７とを有
している。ｐ型拡散領域９がソース領域を構成し、ｐ-
拡散領域１３ａとｐ型拡散領域１３ｂとの２層構造がド
レイン領域１３を構成している。ゲート電極層１７は、
ソース領域９とドレイン領域１３とに挟まれる領域上に
ゲート絶縁層１５を介在して形成されており、たとえば
不純物が導入された多結晶シリコンよりなっている。
拡散領域９と、ｐ- 拡散領域１３ａと、ｐ型拡散領域１
３ｂと、ゲート絶縁層１５と、ゲート電極層１７とを有
している。ｐ型拡散領域９がソース領域を構成し、ｐ-
拡散領域１３ａとｐ型拡散領域１３ｂとの２層構造がド
レイン領域１３を構成している。ゲート電極層１７は、
ソース領域９とドレイン領域１３とに挟まれる領域上に
ゲート絶縁層１５を介在して形成されており、たとえば
不純物が導入された多結晶シリコンよりなっている。
【００４６】なお、ソース領域９に隣接するようにｎ+
拡散領域２１がｎ- エピタキシャル層３の表面に形成さ
れている。
拡散領域２１がｎ- エピタキシャル層３の表面に形成さ
れている。
【００４７】制御素子は、高耐圧ｐｃｈＭＯＳＦＥＴ１
０Ａを制御する回路を構成する素子であり、たとえばｐ
ｃｈＭＯＳＦＥＴ３０が対応する。このｐｃｈＭＯＳＦ
ＥＴ３０は、１対のｐ型拡散領域３１、３１と、ゲート
絶縁層３３と、ゲート電極層３５とを有している。ソー
ス／ドレイン領域となる１対のｐ型拡散領域３１、３１
は、互いに距離を隔ててｎ- エピタキシャル層３の表面
に形成されている。ゲート電極層３５は、この１対のｐ
型拡散領域３１、３１に挟まれる領域上にゲート絶縁層
３３を介在して形成されている。
０Ａを制御する回路を構成する素子であり、たとえばｐ
ｃｈＭＯＳＦＥＴ３０が対応する。このｐｃｈＭＯＳＦ
ＥＴ３０は、１対のｐ型拡散領域３１、３１と、ゲート
絶縁層３３と、ゲート電極層３５とを有している。ソー
ス／ドレイン領域となる１対のｐ型拡散領域３１、３１
は、互いに距離を隔ててｎ- エピタキシャル層３の表面
に形成されている。ゲート電極層３５は、この１対のｐ
型拡散領域３１、３１に挟まれる領域上にゲート絶縁層
３３を介在して形成されている。
【００４８】また高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制
御素子３０との間には、ｎ- エピタキシャル層３のｎ型
領域のみが存在している。
御素子３０との間には、ｎ- エピタキシャル層３のｎ型
領域のみが存在している。
【００４９】これらの高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａ
および制御素子３０を覆うように絶縁層２３が形成され
ている。この絶縁層２３には、ソース領域９とｎ+ 拡散
領域２１との一部表面を露出するコンタクトホール２３
ａと、ｐ型拡散領域１３ｂの一部表面を露出するコンタ
クトホール２３ｂと、ｐ型分離拡散領域５の一部表面を
露出するコンタクトホール２３ｃと、１対のｐ型拡散領
域３１、３１の一部表面を露出するコンタクトホール２
５ｄ、２５ｄとが形成されている。
および制御素子３０を覆うように絶縁層２３が形成され
ている。この絶縁層２３には、ソース領域９とｎ+ 拡散
領域２１との一部表面を露出するコンタクトホール２３
ａと、ｐ型拡散領域１３ｂの一部表面を露出するコンタ
クトホール２３ｂと、ｐ型分離拡散領域５の一部表面を
露出するコンタクトホール２３ｃと、１対のｐ型拡散領
域３１、３１の一部表面を露出するコンタクトホール２
５ｄ、２５ｄとが形成されている。
【００５０】コンタクトホール２３ａを通じてｐ型拡散
領域９およびｎ+ 拡散領域２１と電気的に接続するよう
にソース電極となる配線層２５ａが形成されている。コ
ンタクトホール２３ｂを通じてｐ型拡散領域１３ｂと電
気的に接続するようにドレイン電極となる配線層２５ｂ
が形成されている。コンタクトホール２３ｃを通じてｐ
型分離拡散領域５と電気的に接続するように配線層２５
ｃが形成されている。コンタクトホール２３ｄ、２３ｄ
の各々を通じてｐ型拡散領域３１、３１の各々に電気的
に接続するように配線層２５ｄ、２５ｄが形成されてい
る。これらの配線層２５ａ、２５ｂ、２５ｃ、２５ｄは
たとえばアルミニウムよりなっている。
領域９およびｎ+ 拡散領域２１と電気的に接続するよう
にソース電極となる配線層２５ａが形成されている。コ
ンタクトホール２３ｂを通じてｐ型拡散領域１３ｂと電
気的に接続するようにドレイン電極となる配線層２５ｂ
が形成されている。コンタクトホール２３ｃを通じてｐ
型分離拡散領域５と電気的に接続するように配線層２５
ｃが形成されている。コンタクトホール２３ｄ、２３ｄ
の各々を通じてｐ型拡散領域３１、３１の各々に電気的
に接続するように配線層２５ｄ、２５ｄが形成されてい
る。これらの配線層２５ａ、２５ｂ、２５ｃ、２５ｄは
たとえばアルミニウムよりなっている。
【００５１】配線層２５ｂと２５ｃとは、抵抗２７を介
在して互いに電気的に接続されている。
在して互いに電気的に接続されている。
【００５２】ここで、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａ
は、１５０Ｖ以上の耐圧を有している。つまり、高耐圧
ｐｃｈＭＯＳＦＥＴ１０Ａのソース領域９とドレイン領
域１３との間の耐圧が１５０Ｖ以上である。またこの耐
圧を確保するため、ｐ- 拡散領域１３ａのｐ型拡散領域
１３ｂ側の端部からゲート電極１７側の端部までの距離
Ｌ（図２）は５０μｍ以上である。
は、１５０Ｖ以上の耐圧を有している。つまり、高耐圧
ｐｃｈＭＯＳＦＥＴ１０Ａのソース領域９とドレイン領
域１３との間の耐圧が１５０Ｖ以上である。またこの耐
圧を確保するため、ｐ- 拡散領域１３ａのｐ型拡散領域
１３ｂ側の端部からゲート電極１７側の端部までの距離
Ｌ（図２）は５０μｍ以上である。
【００５３】ｎ+ 埋込拡散領域７は、少なくとも制御素
子の真下領域に存在しており、好ましくは高耐圧ｐｃｈ
ＭＯＳＦＥＴ１０Ａのソース領域９の真下に延びてい
る。
子の真下領域に存在しており、好ましくは高耐圧ｐｃｈ
ＭＯＳＦＥＴ１０Ａのソース領域９の真下に延びてい
る。
【００５４】高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａは、制御
素子３０よりもｎ- エピタキシャル層３の端部側に配置
されている。また、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａの
ソース領域９は、制御素子側に配置されており、ドレイ
ン領域１３はｐ型分離領域５側に配置されている。
素子３０よりもｎ- エピタキシャル層３の端部側に配置
されている。また、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａの
ソース領域９は、制御素子側に配置されており、ドレイ
ン領域１３はｐ型分離領域５側に配置されている。
【００５５】本実施の形態の半導体装置の動作について
以下に説明する。まず、制御素子３０などにより構成さ
れる回路によって、ゲート電極層１７の電位がソース電
極２５ａの電位に対して−バイアスされて、高耐圧ｐｃ
ｈＭＯＳＦＥＴ１０Ａがオン状態となる。これにより、
抵抗２７に電流が流れて、電圧信号が発生する。このよ
うな方法でレベルシフトダウン機能が実現される。
以下に説明する。まず、制御素子３０などにより構成さ
れる回路によって、ゲート電極層１７の電位がソース電
極２５ａの電位に対して−バイアスされて、高耐圧ｐｃ
ｈＭＯＳＦＥＴ１０Ａがオン状態となる。これにより、
抵抗２７に電流が流れて、電圧信号が発生する。このよ
うな方法でレベルシフトダウン機能が実現される。
【００５６】なお本実施の形態では、ｎ- エピタキシャ
ル層３に高電位が印加されると、図２に示すように空乏
領域５０（点線で囲む領域）が生じる。この空乏領域５
０は、ｎ- エピタキシャル層３とｐ型分離拡散領域５と
のｐｎ接合、ｎ- エピタキシャル層３とｐ- シリコン基
板領域１とのｐｎ接合部などから広がり、ｎ- エピタキ
シャル層３の外周付近に広がる。これにより、高耐圧ｐ
ｃｈＭＯＳＦＥＴ１０Ａのゲート電極１７からドレイン
領域１３側は、ｐ型拡散領域１３ｂの一部を除いて空乏
領域５０に取込まれる。
ル層３に高電位が印加されると、図２に示すように空乏
領域５０（点線で囲む領域）が生じる。この空乏領域５
０は、ｎ- エピタキシャル層３とｐ型分離拡散領域５と
のｐｎ接合、ｎ- エピタキシャル層３とｐ- シリコン基
板領域１とのｐｎ接合部などから広がり、ｎ- エピタキ
シャル層３の外周付近に広がる。これにより、高耐圧ｐ
ｃｈＭＯＳＦＥＴ１０Ａのゲート電極１７からドレイン
領域１３側は、ｐ型拡散領域１３ｂの一部を除いて空乏
領域５０に取込まれる。
【００５７】なお、このように空乏領域５０が生じた場
合でも、ゲート電極層１７に電位を与え、その直下に反
転層を形成させることにより、高耐圧ｐｃｈＭＯＳＦＥ
Ｔ１０Ａはオン状態となり正確に動作する。
合でも、ゲート電極層１７に電位を与え、その直下に反
転層を形成させることにより、高耐圧ｐｃｈＭＯＳＦＥ
Ｔ１０Ａはオン状態となり正確に動作する。
【００５８】本実施の形態の半導体装置では、高耐圧ｐ
ｃｈＭＯＳＦＥＴ１０Ａと制御素子３０との間にはｎ-
エピタキシャル層３のｎ型領域のみが存在することにな
る。つまり、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素
子３０との間には、基板電位領域であるｐ型分離拡散領
域５は存在しない。このため、高耐圧ｐｃｈＭＯＳＦＥ
Ｔ１０Ａと制御素子３０とを接続する配線層（高電位と
なるゲート電極層１７およびソース電極２５ａ）が、こ
のｐ型分離拡散領域５上を通ることはない。よって、こ
の配線層がｐ型分離拡散領域５上を通ることによって空
乏領域の延びを阻害することはない。ゆえに、この配線
層と基板との間の絶縁層２３の膜厚を厚くする必要はな
い。したがって、その絶縁層２３の成膜時間は従来例よ
り大幅に短縮でき、良好なスループットを得ることが可
能となる。
ｃｈＭＯＳＦＥＴ１０Ａと制御素子３０との間にはｎ-
エピタキシャル層３のｎ型領域のみが存在することにな
る。つまり、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素
子３０との間には、基板電位領域であるｐ型分離拡散領
域５は存在しない。このため、高耐圧ｐｃｈＭＯＳＦＥ
Ｔ１０Ａと制御素子３０とを接続する配線層（高電位と
なるゲート電極層１７およびソース電極２５ａ）が、こ
のｐ型分離拡散領域５上を通ることはない。よって、こ
の配線層がｐ型分離拡散領域５上を通ることによって空
乏領域の延びを阻害することはない。ゆえに、この配線
層と基板との間の絶縁層２３の膜厚を厚くする必要はな
い。したがって、その絶縁層２３の成膜時間は従来例よ
り大幅に短縮でき、良好なスループットを得ることが可
能となる。
【００５９】図２０と図２１とに示す従来例では、高耐
圧島領域の端部近傍には、空乏領域が広がるため、素子
を配置することはできなかった。一方、高耐圧ｐｃｈＭ
ＯＳＦＥＴは、ゲート電極層１７からドレイン領域１３
側を積極的に空乏化させることで、高い耐圧を確保して
いる。このため、この高耐圧ｐｃｈＭＯＳＦＥＴは、高
耐圧島領域の端部近傍に配置することが可能である。そ
こで本実施の形態の半導体装置では、高耐圧ｐｃｈＭＯ
ＳＦＥＴ１０Ａは、高耐圧島領域の端部付近、すなわち
ｐ型分離拡散領域５の近傍に配置されている。
圧島領域の端部近傍には、空乏領域が広がるため、素子
を配置することはできなかった。一方、高耐圧ｐｃｈＭ
ＯＳＦＥＴは、ゲート電極層１７からドレイン領域１３
側を積極的に空乏化させることで、高い耐圧を確保して
いる。このため、この高耐圧ｐｃｈＭＯＳＦＥＴは、高
耐圧島領域の端部近傍に配置することが可能である。そ
こで本実施の形態の半導体装置では、高耐圧ｐｃｈＭＯ
ＳＦＥＴ１０Ａは、高耐圧島領域の端部付近、すなわち
ｐ型分離拡散領域５の近傍に配置されている。
【００６０】このように本実施の形態の半導体装置で
は、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子３０と
が同一のｎ- エピタキシャル層３内に形成されているた
め、高耐圧島領域と別個に高耐圧ｐｃｈＭＯＳＦＥＴ形
成領域を設ける必要はない。また従来例の高耐圧島領域
を拡大することなく高耐圧ｐｃｈＭＯＳＦＥＴをこの高
耐圧島領域内に配置することができる。したがって、チ
ップ面積の増大を大幅に抑制できる。
は、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子３０と
が同一のｎ- エピタキシャル層３内に形成されているた
め、高耐圧島領域と別個に高耐圧ｐｃｈＭＯＳＦＥＴ形
成領域を設ける必要はない。また従来例の高耐圧島領域
を拡大することなく高耐圧ｐｃｈＭＯＳＦＥＴをこの高
耐圧島領域内に配置することができる。したがって、チ
ップ面積の増大を大幅に抑制できる。
【００６１】また、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと
制御素子３０との間にｐ型分離拡散領域５を設ける必要
がないため、その分、平面占有面積を小さくすることも
できる。
制御素子３０との間にｐ型分離拡散領域５を設ける必要
がないため、その分、平面占有面積を小さくすることも
できる。
【００６２】また、図２０と図２１とに示す従来例で
は、高耐圧ｐｃｈＭＯＳＦＥＴはトラック形状を有して
いるため、ソース領域１１１とドレイン領域１１３との
対向面積が大きくなっている。このため、図４に示すよ
うに高耐圧ｐｃｈＭＯＳＦＥＴ１１０のソース領域Ｓと
ドレイン領域Ｄとから構成されるコンデンサの寄生容量
Ｃが大きくなってしまう。よって、ソース領域Ｓ側もし
くはドレイン領域Ｄ側の電位が変化することにより生ず
るこのコンデンサの充放電電流（ｄＶ／ｄｔ電流）が信
号電流に近いレベルで発生し、レベルシフト動作の障害
となっていた。
は、高耐圧ｐｃｈＭＯＳＦＥＴはトラック形状を有して
いるため、ソース領域１１１とドレイン領域１１３との
対向面積が大きくなっている。このため、図４に示すよ
うに高耐圧ｐｃｈＭＯＳＦＥＴ１１０のソース領域Ｓと
ドレイン領域Ｄとから構成されるコンデンサの寄生容量
Ｃが大きくなってしまう。よって、ソース領域Ｓ側もし
くはドレイン領域Ｄ側の電位が変化することにより生ず
るこのコンデンサの充放電電流（ｄＶ／ｄｔ電流）が信
号電流に近いレベルで発生し、レベルシフト動作の障害
となっていた。
【００６３】これに対して本実施の形態の半導体装置で
は、図１と図２とに示すように高耐圧ｐｃｈＭＯＳＦＥ
Ｔ１０Ａのソース領域９とドレイン領域１３とは直線状
に対向している。このため、高耐圧ｐｃｈＭＯＳＦＥＴ
１０Ａの寄生容量を小さくできる。よって、高耐圧ｐｃ
ｈＭＯＳＦＥＴのソース領域９とドレイン領域１３との
間に構成されるコンデンサの充放電電流も大幅に低減さ
れ、正確な素子の動作を実現することが可能となる。
は、図１と図２とに示すように高耐圧ｐｃｈＭＯＳＦＥ
Ｔ１０Ａのソース領域９とドレイン領域１３とは直線状
に対向している。このため、高耐圧ｐｃｈＭＯＳＦＥＴ
１０Ａの寄生容量を小さくできる。よって、高耐圧ｐｃ
ｈＭＯＳＦＥＴのソース領域９とドレイン領域１３との
間に構成されるコンデンサの充放電電流も大幅に低減さ
れ、正確な素子の動作を実現することが可能となる。
【００６４】なお、本実施の形態の半導体装置では、高
耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子形成領域との
間にｐ型分離拡散領域５が存在しない。しかし、常に高
耐圧ｐｃｈＭＯＳＦＥＴのソース電位を高耐圧島領域の
島電位以下（ｎ- エピタキシャル層３の電位以下）の関
係になるよう設定することによって、高耐圧ｐｃｈＭＯ
ＳＦＥＴ１０Ａの主電流が高耐圧島領域自体に流れるの
を防ぐことができる。つまり、上述のように各電位を設
定することによって、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａ
と制御素子形成領域３０との間にｐｎ分離がなくても、
電気的な分離を十分に確保することができる。
耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子形成領域との
間にｐ型分離拡散領域５が存在しない。しかし、常に高
耐圧ｐｃｈＭＯＳＦＥＴのソース電位を高耐圧島領域の
島電位以下（ｎ- エピタキシャル層３の電位以下）の関
係になるよう設定することによって、高耐圧ｐｃｈＭＯ
ＳＦＥＴ１０Ａの主電流が高耐圧島領域自体に流れるの
を防ぐことができる。つまり、上述のように各電位を設
定することによって、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａ
と制御素子形成領域３０との間にｐｎ分離がなくても、
電気的な分離を十分に確保することができる。
【００６５】また、本実施の形態では、ｎ+ 埋込拡散領
域７が制御素子３０の真下領域に位置している。このた
め、高耐圧ｐｃｈＭＯＳＦＥＴの動作時に、ｎ+ 埋込拡
散領域７とｐ- シリコン基板１とのｐｎ接合部から空乏
領域が制御素子３０側へ延びることがｎ+ 埋込拡散領域
７によって防止される。よって、制御素子３０のソース
／ドレイン領域３１近傍まで空乏層が延びることはな
く、ゆえに制御素子３０がパンチスルーを起こすことな
どは防止される。
域７が制御素子３０の真下領域に位置している。このた
め、高耐圧ｐｃｈＭＯＳＦＥＴの動作時に、ｎ+ 埋込拡
散領域７とｐ- シリコン基板１とのｐｎ接合部から空乏
領域が制御素子３０側へ延びることがｎ+ 埋込拡散領域
７によって防止される。よって、制御素子３０のソース
／ドレイン領域３１近傍まで空乏層が延びることはな
く、ゆえに制御素子３０がパンチスルーを起こすことな
どは防止される。
【００６６】なお、図１と図２とでは、ｎ- エピタキシ
ャル層３の下面に接するようにｎ+埋込拡散領域７が設
けられた構成について説明した。しかし、高耐圧島領域
を形成するｎ型領域３は、図３に示すようにｎ- 領域３
ａとｎ型領域３ｂとの２層構造よりなっていてもよい。
この場合、ｎ型領域３ｂは、高耐圧島領域の中央部であ
って制御素子３０が形成される領域に設けられている。
ｎ- 領域３ａは、高耐圧島領域においてｎ型領域３ｂの
周囲を取囲み、かつ高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａの
ドレイン領域１３が形成される領域に配置されている。
またｎ型領域３ｂは、高耐圧ｐｃｈＭＯＳＦＥＴのソー
ス領域９の直下まで延びていてもよい。
ャル層３の下面に接するようにｎ+埋込拡散領域７が設
けられた構成について説明した。しかし、高耐圧島領域
を形成するｎ型領域３は、図３に示すようにｎ- 領域３
ａとｎ型領域３ｂとの２層構造よりなっていてもよい。
この場合、ｎ型領域３ｂは、高耐圧島領域の中央部であ
って制御素子３０が形成される領域に設けられている。
ｎ- 領域３ａは、高耐圧島領域においてｎ型領域３ｂの
周囲を取囲み、かつ高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａの
ドレイン領域１３が形成される領域に配置されている。
またｎ型領域３ｂは、高耐圧ｐｃｈＭＯＳＦＥＴのソー
ス領域９の直下まで延びていてもよい。
【００６７】図３に示す構成においても、制御素子３０
が比較的高濃度のｎ型領域３の領域内に形成されている
ため、上述と同様、制御素子がパンチスルーすることは
防止される。
が比較的高濃度のｎ型領域３の領域内に形成されている
ため、上述と同様、制御素子がパンチスルーすることは
防止される。
【００６８】実施の形態２ 図５と図６とは、本発明の実施の形態２におけるレベル
シフト構造をなす半導体装置の構成を概略的に示す鳥瞰
図と断面図である。
シフト構造をなす半導体装置の構成を概略的に示す鳥瞰
図と断面図である。
【００６９】図５と図６とを参照して、本実施の形態の
半導体装置では、実施の形態１の構成にｎ+ 拡散領域１
９ａが新たに設けられ、高耐圧ｐｃｈＩＧＢＴ１０Ｂが
構成されている。つまり、高耐圧ｐｃｈＩＧＢＴ１０Ｂ
は、ｐ型拡散領域１１と、ｐ - 拡散領域１３ａと、ｐ型
拡散領域１３ｂと、ｎ+ 拡散領域１９ａと、ゲート絶縁
層１５と、ゲート電極層１７とにより構成されている。
半導体装置では、実施の形態１の構成にｎ+ 拡散領域１
９ａが新たに設けられ、高耐圧ｐｃｈＩＧＢＴ１０Ｂが
構成されている。つまり、高耐圧ｐｃｈＩＧＢＴ１０Ｂ
は、ｐ型拡散領域１１と、ｐ - 拡散領域１３ａと、ｐ型
拡散領域１３ｂと、ｎ+ 拡散領域１９ａと、ゲート絶縁
層１５と、ゲート電極層１７とにより構成されている。
【００７０】このｎ+ 拡散領域１９ａは、ｐ型拡散領域
１３ｂ内の基板表面に形成されている。そして電極２５
ｂは、ｎ+ 拡散領域１９ａの表面にのみ接している。
１３ｂ内の基板表面に形成されている。そして電極２５
ｂは、ｎ+ 拡散領域１９ａの表面にのみ接している。
【００７１】なお、これ以外の構成については、実施の
形態１と同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
形態１と同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
【００７２】本実施の形態では、図５と図６とに示す構
成にすることによって、高耐圧素子はｐｃｈＩＧＢＴと
して動作する。以下、その動作について説明する。
成にすることによって、高耐圧素子はｐｃｈＩＧＢＴと
して動作する。以下、その動作について説明する。
【００７３】まず、制御素子３０から構成される回路に
よって、ゲート電極層１７の電位がソース電極２５ａの
電位に対して−バイアスされる。これにより、ゲート電
極層１７の直下に反転層が形成され、ホール電流がｐ-
拡散領域１３ａを通じてｐ型拡散領域１３ｂに流れ込
む。そしてこのホール電流がｎ+ 拡散領域１９ａとｐ型
拡散領域１３ｂとからなるｐｎ接合を順バイアスする。
これによって、ｎ- エピタキシャル層３とｐ型拡散領域
１３ｂとｎ+ 拡散領域１９ａとからなるｎｐｎバイポー
ラトランジスタがオン状態となる。そして電子電流がｎ
- エピタキシャル層３をｎ+ 拡散領域２１に向かって流
れる。
よって、ゲート電極層１７の電位がソース電極２５ａの
電位に対して−バイアスされる。これにより、ゲート電
極層１７の直下に反転層が形成され、ホール電流がｐ-
拡散領域１３ａを通じてｐ型拡散領域１３ｂに流れ込
む。そしてこのホール電流がｎ+ 拡散領域１９ａとｐ型
拡散領域１３ｂとからなるｐｎ接合を順バイアスする。
これによって、ｎ- エピタキシャル層３とｐ型拡散領域
１３ｂとｎ+ 拡散領域１９ａとからなるｎｐｎバイポー
ラトランジスタがオン状態となる。そして電子電流がｎ
- エピタキシャル層３をｎ+ 拡散領域２１に向かって流
れる。
【００７４】このように高耐圧素子をＩＧＢＴ動作させ
ることによって、実施の形態１に対してオン動作時のオ
ン電流を大きくすることができる。このため、高耐圧素
子の素子形成領域を実施の形態１よりさらに小さくする
ことが可能となる。
ることによって、実施の形態１に対してオン動作時のオ
ン電流を大きくすることができる。このため、高耐圧素
子の素子形成領域を実施の形態１よりさらに小さくする
ことが可能となる。
【００７５】また図５と図６とに示すｎ+ 埋込拡散領域
７を設ける代わりに、図７に示すような高耐圧島領域を
形成するｎ型領域をｎ- 領域３ａとｎ型領域３ｂとの２
層構造としてもよい。
７を設ける代わりに、図７に示すような高耐圧島領域を
形成するｎ型領域をｎ- 領域３ａとｎ型領域３ｂとの２
層構造としてもよい。
【００７６】実施の形態３ 図８と図９とは、実施の形態３におけるレベルシフト構
造をなす半導体装置の構成を概略的に示す鳥瞰図と断面
図である。
造をなす半導体装置の構成を概略的に示す鳥瞰図と断面
図である。
【００７７】図８と図９とを参照して、本実施の形態の
半導体装置では、実施の形態２における電極２５ｂをｐ
型拡散領域１３ｂとｎ+ 拡散領域１９ａとの双方に接続
させたものである。
半導体装置では、実施の形態２における電極２５ｂをｐ
型拡散領域１３ｂとｎ+ 拡散領域１９ａとの双方に接続
させたものである。
【００７８】なお、これ以外の構成については実施の形
態２と同様であるため、同一の部材については同一の符
号を付し、その説明を省略する。
態２と同様であるため、同一の部材については同一の符
号を付し、その説明を省略する。
【００７９】実施の形態２では、ｐ型拡散領域１３ｂが
フローティング状態である。このため、ｎ- エピタキシ
ャル層３とｐ型拡散領域１３ｂとｎ+ 拡散領域１９ｂと
からなるｎｐｎバイポーラトランジスタの電流増幅率ｈ
FEが大きい場合、ＲＥＳＵＲＦ効果で高耐圧が得られる
前に、このｎｐｎバイポーラトランジスタのＢＶ
CEO（ベースオープンでのコレクタ−エミッタ間の電
圧）で耐圧が制限される可能性がある。また、実施の形
態２では、ｐ型拡散領域１１とｐ型拡散領域１３との間
の寄生容量により生ずる大きなコンデンサの充放電電流
（ｄＶ／ｄｔ電流）により上述のｎｐｎバイポーラトラ
ンジスタがオン状態となる可能性もある。
フローティング状態である。このため、ｎ- エピタキシ
ャル層３とｐ型拡散領域１３ｂとｎ+ 拡散領域１９ｂと
からなるｎｐｎバイポーラトランジスタの電流増幅率ｈ
FEが大きい場合、ＲＥＳＵＲＦ効果で高耐圧が得られる
前に、このｎｐｎバイポーラトランジスタのＢＶ
CEO（ベースオープンでのコレクタ−エミッタ間の電
圧）で耐圧が制限される可能性がある。また、実施の形
態２では、ｐ型拡散領域１１とｐ型拡散領域１３との間
の寄生容量により生ずる大きなコンデンサの充放電電流
（ｄＶ／ｄｔ電流）により上述のｎｐｎバイポーラトラ
ンジスタがオン状態となる可能性もある。
【００８０】これに対して本実施の形態では、電極２３
ｂが、ｎ+ 拡散領域１９ｂとｐ型拡散領域１３ｂとの双
方に接続されているため、上述のような問題点は発生し
ない。
ｂが、ｎ+ 拡散領域１９ｂとｐ型拡散領域１３ｂとの双
方に接続されているため、上述のような問題点は発生し
ない。
【００８１】ただし、本実施の形態におけるオン動作は
実施の形態２と少し異なる。具体的には、本実施の形態
では、ホール電流がｎ+ 拡散領域１９ｂ直下のｐ型拡散
領域１３ｂを流れるときの電圧降下によって上述のｎｐ
ｎバイポーラトランジスタがオン状態となる。したがっ
て、ＩＧＢＴ動作は実施の形態２より弱められる。しか
し、この欠点はｎ+ 拡散領域１９ｂと電極２５ｂとの接
続構造をさらに改良するなどの方法で改善することがで
きる。
実施の形態２と少し異なる。具体的には、本実施の形態
では、ホール電流がｎ+ 拡散領域１９ｂ直下のｐ型拡散
領域１３ｂを流れるときの電圧降下によって上述のｎｐ
ｎバイポーラトランジスタがオン状態となる。したがっ
て、ＩＧＢＴ動作は実施の形態２より弱められる。しか
し、この欠点はｎ+ 拡散領域１９ｂと電極２５ｂとの接
続構造をさらに改良するなどの方法で改善することがで
きる。
【００８２】また、図８と図９とに示すｎ+ 埋込拡散領
域７を設ける代わりに、図１０に示すような高耐圧島領
域を形成するｎ型領域３をｎ- 領域３ａとｎ型領域３ｂ
との２層構造としてもよい。
域７を設ける代わりに、図１０に示すような高耐圧島領
域を形成するｎ型領域３をｎ- 領域３ａとｎ型領域３ｂ
との２層構造としてもよい。
【００８３】実施の形態４ 図１１は、本発明の実施の形態４におけるレベルシフト
構造をなす半導体装置の構成を示す鳥瞰図である。また
図１２は、図１１のＡ−Ａ′線に沿う概略断面図であ
る。また図１１のＢ−Ｂ′線に沿う断面は、図２に示す
構成と同様である。
構造をなす半導体装置の構成を示す鳥瞰図である。また
図１２は、図１１のＡ−Ａ′線に沿う概略断面図であ
る。また図１１のＢ−Ｂ′線に沿う断面は、図２に示す
構成と同様である。
【００８４】図２と図１１と図１２とを参照して、ｐ+
シリコン基板１の表面には、ｎ- エピタキシャル層３が
形成されている。このｎ- エピタキシャル層３の下面に
接するようにｎ+ 埋込拡散領域７が形成されている。こ
のｎ+ エピタキシャル層３は、基板表面においてｐ型分
離拡散領域５によってその周囲を取囲まれることによ
り、高耐圧島領域を構成している。
シリコン基板１の表面には、ｎ- エピタキシャル層３が
形成されている。このｎ- エピタキシャル層３の下面に
接するようにｎ+ 埋込拡散領域７が形成されている。こ
のｎ+ エピタキシャル層３は、基板表面においてｐ型分
離拡散領域５によってその周囲を取囲まれることによ
り、高耐圧島領域を構成している。
【００８５】本実施の形態では、この高耐圧島領域内
に、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと、高耐圧ｎｃｈ
ＭＯＳＦＥＴ５０Ａと、これらのトランジスタを制御す
る回路を構成する制御素子３０とが形成されている。
に、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと、高耐圧ｎｃｈ
ＭＯＳＦＥＴ５０Ａと、これらのトランジスタを制御す
る回路を構成する制御素子３０とが形成されている。
【００８６】高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａは、高耐
圧島領域の端部に沿って高耐圧ｐｃｈＭＯＳＦＥＴ１０
Ａと隣合うように配置されている。この高耐圧ｎｃｈＭ
ＯＳＦＥＴ５０Ａは、ｐ型拡散領域５１と、ｎ+ 拡散領
域５３と、ゲート絶縁層５５と、ゲート電極層５７とを
有している。ｐ型拡散領域５１は、ｎ- エピタキシャル
層３の表面に選択的に形成されている。またｎ+ 拡散領
域５３は、ｐ型拡散領域５１内の表面に形成されてい
る。ゲート電極層５７は、ｎ+ 拡散領域５３とｎ - エピ
タキシャル層３とに挟まれるｐ型拡散領域５１の領域上
にゲート絶縁層５５を介在して形成されている。この高
耐圧ｎｃｈＭＯＳＦＥＴ５０Ａは、ＤＭＯＳＦＥＴを構
成している。
圧島領域の端部に沿って高耐圧ｐｃｈＭＯＳＦＥＴ１０
Ａと隣合うように配置されている。この高耐圧ｎｃｈＭ
ＯＳＦＥＴ５０Ａは、ｐ型拡散領域５１と、ｎ+ 拡散領
域５３と、ゲート絶縁層５５と、ゲート電極層５７とを
有している。ｐ型拡散領域５１は、ｎ- エピタキシャル
層３の表面に選択的に形成されている。またｎ+ 拡散領
域５３は、ｐ型拡散領域５１内の表面に形成されてい
る。ゲート電極層５７は、ｎ+ 拡散領域５３とｎ - エピ
タキシャル層３とに挟まれるｐ型拡散領域５１の領域上
にゲート絶縁層５５を介在して形成されている。この高
耐圧ｎｃｈＭＯＳＦＥＴ５０Ａは、ＤＭＯＳＦＥＴを構
成している。
【００８７】なお、ｎ+ 拡散領域５３とｐ型拡散領域５
１との双方にコンタクトホール２３ｅを通じて電気的に
接続するように電極２５ｅが形成されている。
１との双方にコンタクトホール２３ｅを通じて電気的に
接続するように電極２５ｅが形成されている。
【００８８】この電極２５ｅは、電極２５ｃと抵抗２７
ａを介在して電気的に接続されており、電極２５ｂと抵
抗２７ｂを介在して電気的に接続されている。また電極
２５ｂは、高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａのゲート電
極層５７と電気的に接続されている。
ａを介在して電気的に接続されており、電極２５ｂと抵
抗２７ｂを介在して電気的に接続されている。また電極
２５ｂは、高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａのゲート電
極層５７と電気的に接続されている。
【００８９】なお、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと
制御素子３０との構成については、図１と図２とに示し
た実施の形態１の構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
制御素子３０との構成については、図１と図２とに示し
た実施の形態１の構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【００９０】本実施の形態における高耐圧ｐｃｈＭＯＳ
ＦＥＴ１０Ａの動作は上述した実施の形態１と同じであ
るが、さらに付随した動作が加わる。実施の形態１で述
べたように高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａがオン状態
となることで、抵抗２７ｂに電圧が発生する。この電圧
が高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａのゲート電極層５７
に印加されると、このゲート電極層５７直下のｐ型拡散
領域５１に反転層が生じ、高耐圧ｎｃｈＭＯＳＦＥＴ５
０Ａがオン状態となる。高耐圧ｎｃｈＭＯＳＦＥＴ５０
Ａがオン状態となるため、抵抗２７ａに電流が流れて電
流信号が発生する。このような方法でレベルシフトダウ
ン機能が実現される。
ＦＥＴ１０Ａの動作は上述した実施の形態１と同じであ
るが、さらに付随した動作が加わる。実施の形態１で述
べたように高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａがオン状態
となることで、抵抗２７ｂに電圧が発生する。この電圧
が高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａのゲート電極層５７
に印加されると、このゲート電極層５７直下のｐ型拡散
領域５１に反転層が生じ、高耐圧ｎｃｈＭＯＳＦＥＴ５
０Ａがオン状態となる。高耐圧ｎｃｈＭＯＳＦＥＴ５０
Ａがオン状態となるため、抵抗２７ａに電流が流れて電
流信号が発生する。このような方法でレベルシフトダウ
ン機能が実現される。
【００９１】本実施の形態の半導体装置では、高耐圧ｐ
ｃｈＭＯＳＦＥＴ１０Ａは、高耐圧ｎｃｈＭＯＳＦＥＴ
５０Ａのゲート電極層５７を駆動するためだけに使用さ
れるため、小さな平面占有面積内に形成され得る。さら
に、高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａは電子の移動度が
ホールより大きいことから、一般的に高耐圧ｐｃｈＭＯ
ＳＦＥＴ１０Ａの平面占有面積と同一面積に形成された
場合、３倍のオン電流を流すことができる。したがっ
て、全体的に実施の形態１より高耐圧素子の平面占有面
積を小さくすることができる。
ｃｈＭＯＳＦＥＴ１０Ａは、高耐圧ｎｃｈＭＯＳＦＥＴ
５０Ａのゲート電極層５７を駆動するためだけに使用さ
れるため、小さな平面占有面積内に形成され得る。さら
に、高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａは電子の移動度が
ホールより大きいことから、一般的に高耐圧ｐｃｈＭＯ
ＳＦＥＴ１０Ａの平面占有面積と同一面積に形成された
場合、３倍のオン電流を流すことができる。したがっ
て、全体的に実施の形態１より高耐圧素子の平面占有面
積を小さくすることができる。
【００９２】また、すべての素子がＭＯＳＦＥＴ動作で
あるため、実施の形態２および３のＩＧＢＴ動作よりス
ピードを早くすることができる。またバイポーラ動作を
している部分がないため、寄生サイリスタ動作によるラ
ッチアップの危険性も小さい。
あるため、実施の形態２および３のＩＧＢＴ動作よりス
ピードを早くすることができる。またバイポーラ動作を
している部分がないため、寄生サイリスタ動作によるラ
ッチアップの危険性も小さい。
【００９３】また図１１と図１２とに示すｎ+ 埋込拡散
領域７を設ける代わりに、図１３に示すような高耐圧島
領域を形成するｎ型領域３をｎ- 領域３ａとｎ型領域３
ｂとの２層構造としてもよい。
領域７を設ける代わりに、図１３に示すような高耐圧島
領域を形成するｎ型領域３をｎ- 領域３ａとｎ型領域３
ｂとの２層構造としてもよい。
【００９４】実施の形態５ 図１４は、本発明の実施の形態５におけるレベルシフト
構造をなす半導体装置の構成を概略的に示す断面図であ
る。
構造をなす半導体装置の構成を概略的に示す断面図であ
る。
【００９５】図１４を参照して、本実施の形態では、実
施の形態４と同様、高耐圧素子として高耐圧ｐｃｈＭＯ
ＳＦＥＴ１０Ａと高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａとが
形成されている。そして本実施の形態では、高耐圧ｎｃ
ｈＭＯＳＦＥＴ５０Ａが、高耐圧ｐｃｈＭＯＳＦＥＴ１
０Ａよりも、高耐圧島領域の端部側に位置している。ま
た高耐圧ｐｃｈＭＯＳＦＥＴ５０Ａのソース／ドレイン
領域と高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのソース／ドレ
イン領域９，１３とが一直線上に配置されている。
施の形態４と同様、高耐圧素子として高耐圧ｐｃｈＭＯ
ＳＦＥＴ１０Ａと高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａとが
形成されている。そして本実施の形態では、高耐圧ｎｃ
ｈＭＯＳＦＥＴ５０Ａが、高耐圧ｐｃｈＭＯＳＦＥＴ１
０Ａよりも、高耐圧島領域の端部側に位置している。ま
た高耐圧ｐｃｈＭＯＳＦＥＴ５０Ａのソース／ドレイン
領域と高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのソース／ドレ
イン領域９，１３とが一直線上に配置されている。
【００９６】なお、ｎｃｈＭＯＳＦＥＴ５０Ａと高耐圧
ｐｃｈＭＯＳＦＥＴ１０Ａとの各構成については、実施
の形態４で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
ｐｃｈＭＯＳＦＥＴ１０Ａとの各構成については、実施
の形態４で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【００９７】また、高耐圧素子の全体の動作について
も、実施の形態４と同様である。本実施の形態では、高
耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのソース／ドレイン領域
９，１３と高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａのソース／
ドレイン領域とが同一直線上に配置されるように形成さ
れている。このため、実施の形態４よりさらに高耐圧素
子の平面占有面積を小さくすることができる。
も、実施の形態４と同様である。本実施の形態では、高
耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのソース／ドレイン領域
９，１３と高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａのソース／
ドレイン領域とが同一直線上に配置されるように形成さ
れている。このため、実施の形態４よりさらに高耐圧素
子の平面占有面積を小さくすることができる。
【００９８】なお、高耐圧島領域を構成するｎ型領域３
は、図１５に示すようにｎ- 領域３ａとｎ型領域３ｂと
の２層構造よりなっていてもよい。
は、図１５に示すようにｎ- 領域３ａとｎ型領域３ｂと
の２層構造よりなっていてもよい。
【００９９】実施の形態６ 図１１と図１２とに示す実施の形態４の構成では、高耐
圧ｐｃｈＭＯＳＦＥＴがオン状態になると、抵抗２７ｂ
と２７ａとに電流が流れる。そして抵抗２７ｂで発生し
た電圧が電極２５ｅとゲート電極層５７との間に印加さ
れ、高耐圧ｎｃｈＭＯＳＦＥＴがオン状態になる。とこ
ろが、この抵抗２７ｂで発生する電圧が大きすぎるとゲ
ート絶縁層５５が絶縁破壊を生じるおそれがある。本実
施の形態はこのような課題を解決するものである。
圧ｐｃｈＭＯＳＦＥＴがオン状態になると、抵抗２７ｂ
と２７ａとに電流が流れる。そして抵抗２７ｂで発生し
た電圧が電極２５ｅとゲート電極層５７との間に印加さ
れ、高耐圧ｎｃｈＭＯＳＦＥＴがオン状態になる。とこ
ろが、この抵抗２７ｂで発生する電圧が大きすぎるとゲ
ート絶縁層５５が絶縁破壊を生じるおそれがある。本実
施の形態はこのような課題を解決するものである。
【０１００】図１６は、本発明に実施の形態６における
レベルシフト構造をなす半導体装置の構成を示す概略断
面図である。この図は、図１１のＡ−Ａ′線に沿う断面
に対応した断面を示す図である。
レベルシフト構造をなす半導体装置の構成を示す概略断
面図である。この図は、図１１のＡ−Ａ′線に沿う断面
に対応した断面を示す図である。
【０１０１】図１６を参照して、本実施の形態では、電
極２５ｅとゲート電極層５７とが、ダイオード６０を介
在して電気的に接続されている。このダイオード６０
は、アノード側を電極２５ｅに、カソード側をゲート電
極層５７に各々接続されている。
極２５ｅとゲート電極層５７とが、ダイオード６０を介
在して電気的に接続されている。このダイオード６０
は、アノード側を電極２５ｅに、カソード側をゲート電
極層５７に各々接続されている。
【０１０２】このダイオード６０はツェナーダイオード
であり、ゲート絶縁層５５のブレイクダウン電圧以下で
降伏するクランプ用ダイオードである。つまり、たとえ
ばゲート絶縁層５５の耐圧が１０Ｖである場合には、こ
のツェナーダイオード６０は１０Ｖ未満で降伏し、それ
によりゲート電極層５７側から電極２５ｅ側へ電流が流
れる。これにより、ゲート電極層５７に、ゲート絶縁層
５５の耐圧以上の電圧が印加されることは回避される。
したがって、抵抗２７ｂに発生する電圧が大きい場合で
も、ゲート絶縁層５５が絶縁破壊を起こすことは防止さ
れる。
であり、ゲート絶縁層５５のブレイクダウン電圧以下で
降伏するクランプ用ダイオードである。つまり、たとえ
ばゲート絶縁層５５の耐圧が１０Ｖである場合には、こ
のツェナーダイオード６０は１０Ｖ未満で降伏し、それ
によりゲート電極層５７側から電極２５ｅ側へ電流が流
れる。これにより、ゲート電極層５７に、ゲート絶縁層
５５の耐圧以上の電圧が印加されることは回避される。
したがって、抵抗２７ｂに発生する電圧が大きい場合で
も、ゲート絶縁層５５が絶縁破壊を起こすことは防止さ
れる。
【０１０３】なお、これ以外の構成については、上述し
た実施の形態４と同様であるため、同一の部材について
は同一の符号を付し、その説明は省略する。
た実施の形態４と同様であるため、同一の部材について
は同一の符号を付し、その説明は省略する。
【０１０４】なお、このツェナーダイオード６０を設け
た構成は、図１３〜図１５に示す構成にも適用可能であ
り、この構成を適用することにより、本実施の形態と同
様、抵抗２７ｂで発生する電圧が大きくてもゲート絶縁
層５５の絶縁破壊を防止することができるという効果を
得ることができる。図１３〜図１５に示す構成にこのツ
ェナーダイオードを設けた構成を図１７〜図１９に示
す。なお、図１７は図１３に対応し、図１８は図１４に
対応し、図１９は図１５に対応している。
た構成は、図１３〜図１５に示す構成にも適用可能であ
り、この構成を適用することにより、本実施の形態と同
様、抵抗２７ｂで発生する電圧が大きくてもゲート絶縁
層５５の絶縁破壊を防止することができるという効果を
得ることができる。図１３〜図１５に示す構成にこのツ
ェナーダイオードを設けた構成を図１７〜図１９に示
す。なお、図１７は図１３に対応し、図１８は図１４に
対応し、図１９は図１５に対応している。
【０１０５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よびその範囲内でのすべての変更が含まれることが意図
される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よびその範囲内でのすべての変更が含まれることが意図
される。
【０１０６】
【発明の効果】本発明の半導体装置では、高耐圧素子と
制御用素子との間には第１導電型の領域のみが存在す
る。よって、高耐圧素子と制御用素子とを接続する配線
層が第１導電型の領域と第２導電型の領域とのｐｎ接合
部上に位置することはない。このため、このｐｎ接合部
における空乏層の延びを阻害することはなく、ゆえにこ
の配線層と基板との間の絶縁層の膜厚を厚くする必要は
ない。したがって、この絶縁層の成膜時間は従来例より
も大幅に短縮され、良好なスループットを得ることがで
きる。
制御用素子との間には第１導電型の領域のみが存在す
る。よって、高耐圧素子と制御用素子とを接続する配線
層が第１導電型の領域と第２導電型の領域とのｐｎ接合
部上に位置することはない。このため、このｐｎ接合部
における空乏層の延びを阻害することはなく、ゆえにこ
の配線層と基板との間の絶縁層の膜厚を厚くする必要は
ない。したがって、この絶縁層の成膜時間は従来例より
も大幅に短縮され、良好なスループットを得ることがで
きる。
【０１０７】また、高耐圧素子と制御用素子とを同一の
不純物領域に形成しているため、平面占有面積を小さく
することができる。したがって、チップ面積の増大を抑
制できる。
不純物領域に形成しているため、平面占有面積を小さく
することができる。したがって、チップ面積の増大を抑
制できる。
【０１０８】また好ましい局面によれば、高耐圧素子
は、主表面に互いに距離を隔てて配置された第２導電型
の１対の第３不純物領域と、１対の第３不純物領域に挟
まれる主表面上にゲート絶縁層を介在して形成されたゲ
ート電極層とを有する高耐圧絶縁ゲート電界効果トラン
ジスタ部を含んでいる。この高耐圧絶縁ゲート電界効果
トランジスタ部の１対の第３不純物領域間の耐圧が１５
０Ｖ以上である。これにより、高耐圧絶縁ゲート電界効
果トランジスタ部を含む高耐圧素子において良好なスル
ープットを得ることができる。
は、主表面に互いに距離を隔てて配置された第２導電型
の１対の第３不純物領域と、１対の第３不純物領域に挟
まれる主表面上にゲート絶縁層を介在して形成されたゲ
ート電極層とを有する高耐圧絶縁ゲート電界効果トラン
ジスタ部を含んでいる。この高耐圧絶縁ゲート電界効果
トランジスタ部の１対の第３不純物領域間の耐圧が１５
０Ｖ以上である。これにより、高耐圧絶縁ゲート電界効
果トランジスタ部を含む高耐圧素子において良好なスル
ープットを得ることができる。
【０１０９】また好ましい局面によれば、１対の第３不
純物領域の一方は、主表面に形成された高不純物濃度領
域と、高不純物濃度領域とゲート電極層との間の主表面
に形成され高不純物濃度領域に接する低不純物濃度領域
とを有している。低不純物濃度領域のゲート電極層側の
端部から高不純物濃度領域側の端部までの主表面に沿う
長さは５０μｍ以上である。このように低不純物濃度領
域の長さが５０μｍ以上であるため、高耐圧絶縁ゲート
電界効果トランジスタ部を含む高耐圧素子は１５０Ｖ以
上の耐圧を確保することができる。
純物領域の一方は、主表面に形成された高不純物濃度領
域と、高不純物濃度領域とゲート電極層との間の主表面
に形成され高不純物濃度領域に接する低不純物濃度領域
とを有している。低不純物濃度領域のゲート電極層側の
端部から高不純物濃度領域側の端部までの主表面に沿う
長さは５０μｍ以上である。このように低不純物濃度領
域の長さが５０μｍ以上であるため、高耐圧絶縁ゲート
電界効果トランジスタ部を含む高耐圧素子は１５０Ｖ以
上の耐圧を確保することができる。
【０１１０】また好ましい局面によれば、高耐圧素子は
制御用素子よりも第１不純物領域の端部側に配置されて
いる。第３不純物領域の一方は第３不純物領域の他方よ
り第１不純物領域の端部側に配置されている。これによ
り、高耐圧素子は正常に機能し得る。
制御用素子よりも第１不純物領域の端部側に配置されて
いる。第３不純物領域の一方は第３不純物領域の他方よ
り第１不純物領域の端部側に配置されている。これによ
り、高耐圧素子は正常に機能し得る。
【０１１１】また好ましい局面においては、比較的高濃
度の第２領域内に制御用素子が配置されているため、空
乏層が制御用素子側へ延びることは防止される。これに
より、制御用素子がたとえばＭＯＳトランジスタの場合
には、パンチスルーの発生が防止できる。
度の第２領域内に制御用素子が配置されているため、空
乏層が制御用素子側へ延びることは防止される。これに
より、制御用素子がたとえばＭＯＳトランジスタの場合
には、パンチスルーの発生が防止できる。
【０１１２】また好ましい局面においては、比較的高濃
度の第２領域が制御用素子の真下領域に配置されている
ため、空乏層が制御用素子の下側から制御用素子側へ延
びることは防止される。これにより、制御用素子がたと
えばＭＯＳトランジスタの場合には、パンチスルーの発
生が防止できる。
度の第２領域が制御用素子の真下領域に配置されている
ため、空乏層が制御用素子の下側から制御用素子側へ延
びることは防止される。これにより、制御用素子がたと
えばＭＯＳトランジスタの場合には、パンチスルーの発
生が防止できる。
【０１１３】また好ましい局面によれば、第４不純物領
域をさらに備えることによって、高耐圧素子はＩＧＢＴ
動作をすることが可能となる。このため、ＩＧＢＴがオ
ン時に流れるオン電流は、通常のＭＯＳトランジスタよ
りも大きくできるため、高耐圧素子の形成領域を更に小
さくすることが可能となる。
域をさらに備えることによって、高耐圧素子はＩＧＢＴ
動作をすることが可能となる。このため、ＩＧＢＴがオ
ン時に流れるオン電流は、通常のＭＯＳトランジスタよ
りも大きくできるため、高耐圧素子の形成領域を更に小
さくすることが可能となる。
【０１１４】また好ましい局面によれば、高不純物濃度
領域が電極と接続されているため、フローティング状態
ではなくなる。このため、第４不純物領域と高不純物濃
度領域と第１不純物領域とからなるバイポーラトランジ
スタ部の電流増幅率ｈFEが大きくても、このバイポーラ
トランジスタのベース−エミッタ間が電気的に接続され
ているため、このバイポーラトランジスタ部分の耐圧が
低下することはない。したがって、高耐圧素子の耐圧
は、このバイポーラトランジスタ部分の耐圧に影響され
ない。
領域が電極と接続されているため、フローティング状態
ではなくなる。このため、第４不純物領域と高不純物濃
度領域と第１不純物領域とからなるバイポーラトランジ
スタ部の電流増幅率ｈFEが大きくても、このバイポーラ
トランジスタのベース−エミッタ間が電気的に接続され
ているため、このバイポーラトランジスタ部分の耐圧が
低下することはない。したがって、高耐圧素子の耐圧
は、このバイポーラトランジスタ部分の耐圧に影響され
ない。
【０１１５】また好ましい局面によれば、第１不純物領
域内の主表面に形成された第２導電型の第４不純物領域
と、第４不純物領域内の主表面に形成された第１導電型
の第５不純物領域と、第５不純物領域と第１不純物領域
との間に挟まれた第４不純物領域上に第２のゲート絶縁
層を介在して形成された第２のゲート電極層とを有する
第２の高耐圧絶縁ゲート電界効果トランジスタがさらに
備えられている。第２のゲート電極層は１対の第３不純
物領域の一方と電気的に接続されており、第４および第
５不純物領域は１対の第３不純物領域の一方と第１の抵
抗を介在して電気的に接続されており、第４および第５
不純物領域は第２不純物領域と第２の抵抗を介在して電
気的に接続されている。これにより、レベルシフトダウ
ン機能を実現することが可能となる。
域内の主表面に形成された第２導電型の第４不純物領域
と、第４不純物領域内の主表面に形成された第１導電型
の第５不純物領域と、第５不純物領域と第１不純物領域
との間に挟まれた第４不純物領域上に第２のゲート絶縁
層を介在して形成された第２のゲート電極層とを有する
第２の高耐圧絶縁ゲート電界効果トランジスタがさらに
備えられている。第２のゲート電極層は１対の第３不純
物領域の一方と電気的に接続されており、第４および第
５不純物領域は１対の第３不純物領域の一方と第１の抵
抗を介在して電気的に接続されており、第４および第５
不純物領域は第２不純物領域と第２の抵抗を介在して電
気的に接続されている。これにより、レベルシフトダウ
ン機能を実現することが可能となる。
【０１１６】また好ましい局面によれば、第２の高耐圧
絶縁ゲート電界効果トランジスタは、高耐圧絶縁ゲート
電界効果トランジスタ部よりも第１不純物領域の端部側
に配置されている。これにより、高耐圧素子の平面占有
面積をさらに小さくすることができる。
絶縁ゲート電界効果トランジスタは、高耐圧絶縁ゲート
電界効果トランジスタ部よりも第１不純物領域の端部側
に配置されている。これにより、高耐圧素子の平面占有
面積をさらに小さくすることができる。
【０１１７】また好ましい局面によれば、第２のゲート
電極層と第４および第５不純物領域とはダイオードを介
在して電気的に接続されている。このダイオードが第２
のゲート絶縁層のブレイクダウン電圧以下で降伏するよ
うにすることで、第１の抵抗で発生する電圧が大きくて
も第２のゲート絶縁層が絶縁破壊を起こすことが防止さ
れる。
電極層と第４および第５不純物領域とはダイオードを介
在して電気的に接続されている。このダイオードが第２
のゲート絶縁層のブレイクダウン電圧以下で降伏するよ
うにすることで、第１の抵抗で発生する電圧が大きくて
も第２のゲート絶縁層が絶縁破壊を起こすことが防止さ
れる。
【０１１８】また好ましい局面によれば、ダイオードの
アノード側が第４および第５不純物領域に電気的に接続
され、ダイオードのカソード側が第２のゲート電極層に
電気的に接続されている。これにより、ダイオードをツ
ェナーダイオードとして動作させることができる。
アノード側が第４および第５不純物領域に電気的に接続
され、ダイオードのカソード側が第２のゲート電極層に
電気的に接続されている。これにより、ダイオードをツ
ェナーダイオードとして動作させることができる。
【０１１９】また好ましい局面によれば、ダイオードは
ツェナーダイオードである。このようにダイオードをツ
ェナーダイオードとして動作させることで第２のゲート
絶縁層のブレイクダウン電圧以下でこのダイオードを降
伏させることが可能となる。
ツェナーダイオードである。このようにダイオードをツ
ェナーダイオードとして動作させることで第２のゲート
絶縁層のブレイクダウン電圧以下でこのダイオードを降
伏させることが可能となる。
【図１】 本発明の実施の形態１におけるレベルシフト
構造をなす半導体装置の構成を概略的に示す鳥瞰図であ
る。
構造をなす半導体装置の構成を概略的に示す鳥瞰図であ
る。
【図２】 本発明の実施の形態１におけるレベルシフト
構造をなす半導体装置の構成を概略的に示す断面図であ
る。
構造をなす半導体装置の構成を概略的に示す断面図であ
る。
【図３】 本発明の実施の形態１におけるレベルシフト
構造をなす半導体装置において高耐圧島領域の変形例を
示す概略断面図である。
構造をなす半導体装置において高耐圧島領域の変形例を
示す概略断面図である。
【図４】 高耐圧ｐｃｈＭＯＳＦＥＴにおいて寄生容量
が生ずることを説明するための回路図である。
が生ずることを説明するための回路図である。
【図５】 本発明の実施の形態２におけるレベルシフト
構造をなす半導体装置の構成を概略的に示す鳥瞰図であ
る。
構造をなす半導体装置の構成を概略的に示す鳥瞰図であ
る。
【図６】 本発明の実施の形態２におけるレベルシフト
構造をなす半導体装置の構成を概略的に示す断面図であ
る。
構造をなす半導体装置の構成を概略的に示す断面図であ
る。
【図７】 本発明の実施の形態２におけるレベルシフト
構造をなす半導体装置において高耐圧島領域の変形例を
示す概略断面図である。
構造をなす半導体装置において高耐圧島領域の変形例を
示す概略断面図である。
【図８】 本発明の実施の形態３におけるレベルシフト
構造をなす半導体装置の構成を概略的に示す鳥瞰図であ
る。
構造をなす半導体装置の構成を概略的に示す鳥瞰図であ
る。
【図９】 本発明の実施の形態３におけるレベルシフト
構造をなす半導体装置の構成を概略的に示す断面図であ
る。
構造をなす半導体装置の構成を概略的に示す断面図であ
る。
【図１０】 本発明の実施の形態３におけるレベルシフ
ト構造をなす半導体装置において高耐圧島領域の変形例
を示す概略断面図である。
ト構造をなす半導体装置において高耐圧島領域の変形例
を示す概略断面図である。
【図１１】 本発明の実施の形態４におけるレベルシフ
ト構造をなす半導体装置の構成を概略的に示す鳥瞰図で
ある。
ト構造をなす半導体装置の構成を概略的に示す鳥瞰図で
ある。
【図１２】 本発明の実施の形態４におけるレベルシフ
ト構造をなす半導体装置の構成を概略的に示す断面図で
ある。
ト構造をなす半導体装置の構成を概略的に示す断面図で
ある。
【図１３】 本発明の実施の形態４におけるレベルシフ
ト構造をなす半導体装置において高耐圧島領域の変形例
を示す概略断面図である。
ト構造をなす半導体装置において高耐圧島領域の変形例
を示す概略断面図である。
【図１４】 本発明の実施の形態５におけるレベルシフ
ト構造をなす半導体装置の構成を概略的に示す断面図で
ある。
ト構造をなす半導体装置の構成を概略的に示す断面図で
ある。
【図１５】 本発明の実施の形態５におけるレベルシフ
ト構造をなす半導体装置において高耐圧島領域の変形例
を示す概略断面図である。
ト構造をなす半導体装置において高耐圧島領域の変形例
を示す概略断面図である。
【図１６】 本発明の実施の形態６におけるレベルシフ
ト構造をなす半導体装置の構成を概略的に示す断面図で
ある。
ト構造をなす半導体装置の構成を概略的に示す断面図で
ある。
【図１７】 図１３に示す構成にダイオードを設けた場
合の構成を示す概略断面図である。
合の構成を示す概略断面図である。
【図１８】 図１４に示す構成にダイオードを設けた場
合の構成を示す概略断面図である。
合の構成を示す概略断面図である。
【図１９】 図１５に示す構成にダイオードを設けた場
合の構成を示す概略断面図である。
合の構成を示す概略断面図である。
【図２０】 従来の半導体装置の構成を概略的に示す平
面図である。
面図である。
【図２１】 図２０のＤ−Ｄ′線に沿う概略断面図であ
る。
る。
１ ｐ- シリコン基板、３ ｎ- エピタキシャル層、５
ｐ型分離拡散領域、７ ｎ+ 埋込拡散領域、１１ ｐ
型拡散領域、１３ａ ｐ- 拡散領域、１３ｂｐ型拡散領
域、１５ ゲート絶縁層、１７ ゲート電極、１９ａ
ｎ+ 拡散領域、５１ ｐ型拡散領域、５３ ｎ+ 拡散領
域、５５ ゲート絶縁層、５７ ゲート電極。
ｐ型分離拡散領域、７ ｎ+ 埋込拡散領域、１１ ｐ
型拡散領域、１３ａ ｐ- 拡散領域、１３ｂｐ型拡散領
域、１５ ゲート絶縁層、１７ ゲート電極、１９ａ
ｎ+ 拡散領域、５１ ｐ型拡散領域、５３ ｎ+ 拡散領
域、５５ ゲート絶縁層、５７ ゲート電極。
Claims (13)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された第１導電型の第１
不純物領域と、 前記主表面において前記第１不純物領域の周囲を取囲む
分離用の第２導電型の第２不純物領域と、 前記半導体基板の主表面に形成され、かつ１５０Ｖ以上
の耐圧を有する高耐圧素子と、 前記半導体基板の主表面に形成され、かつ前記高耐圧素
子を制御する回路を構成する制御用素子とを備え、 前記高耐圧素子と前記制御用素子とは、前記第１不純物
領域内の前記主表面に形成されており、 前記高耐圧素子と前記制御用素子との間の前記主表面に
沿う領域には第１導電型の領域のみが存在することを特
徴とする、半導体装置。 - 【請求項２】 前記高耐圧素子は、前記主表面に互いに
距離を隔てて配置された第２導電型の１対の第３不純物
領域と、１対の前記第３不純物領域に挟まれる前記主表
面上にゲート絶縁層を介在して形成されたゲート電極層
とを有する高耐圧絶縁ゲート電界効果トランジスタ部を
含み、 前記高耐圧絶縁ゲート電界効果トランジスタ部の１対の
前記第３不純物領域間の耐圧が１５０Ｖ以上である、請
求項１に記載の半導体装置。 - 【請求項３】 １対の前記第３不純物領域の一方は、前
記主表面に形成された高不純物濃度領域と、前記高不純
物濃度領域と前記ゲート電極層との間の前記主表面に形
成され前記高不純物濃度領域に接する低不純物濃度領域
とを有し、 前記低不純物濃度領域の前記ゲート電極層側の端部から
前記高不純物濃度領域側の端部までの前記主表面に沿う
長さは５０μｍ以上である、請求項２に記載の半導体装
置。 - 【請求項４】 前記高耐圧素子は前記制御用素子よりも
前記第１不純物領域の端部側に配置されており、 前記第３不純物領域の一方は前記第３不純物領域の他方
よりも前記第１不純物領域の端部側に配置されている、
請求項３に記載の半導体装置。 - 【請求項５】 前記第１不純物領域は、第１領域と、前
記第１領域よりも不純物濃度が高くかつ前記主表面にお
いて前記第１領域と隣接するように配置された第２領域
とを有し、 １対の前記第３不純物領域の一方は前記第１領域内に形
成されており、前記制御用素子は前記第２領域内に形成
されている、請求項２に記載の半導体装置。 - 【請求項６】 前記第１不純物領域は、第１領域と、前
記第１領域よりも不純物濃度が高くかつ前記第１領域の
下面に接して配置された第２領域とを有し、 １対の前記第３不純物領域の一方および他方と前記制御
用素子を構成する不純物領域とは前記第１領域内に形成
されており、 前記第２領域は、１対の前記第３不純物領域の一方の真
下領域には配置されておらず、前記制御用素子を構成す
る前記不純物領域の真下領域には配置されている、請求
項２に記載の半導体装置。 - 【請求項７】 前記高耐圧素子は、前記高不純物濃度領
域内の前記主表面に形成された第１導電型の第４不純物
領域をさらに備えている、請求項３に記載の半導体装
置。 - 【請求項８】 前記第４不純物領域は、前記半導体基板
の主表面上に形成された電極によって前記高不純物濃度
領域と電気的に接続されている、請求項７に記載の半導
体装置。 - 【請求項９】 前記第１不純物領域内の前記主表面に形
成された第２導電型の第４不純物領域と、前記第４不純
物領域内の前記主表面に形成された第１導電型の第５不
純物領域と、前記第５不純物領域と前記第１不純物領域
との間に挟まれた前記第４不純物領域上に第２のゲート
絶縁層を介在して形成された第２のゲート電極層とを有
する第２の高耐圧絶縁ゲート電界効果トランジスタをさ
らに備え、 前記第２のゲート電極層は１対の前記第３不純物領域の
一方と電気的に接続されており、前記第４および第５不
純物領域は１対の前記第３不純物領域の一方と第１の抵
抗を介在して電気的に接続されており、前記第４および
第５不純物領域は前記第２不純物領域と第２の抵抗を介
在して電気的に接続されている、請求項３に記載の半導
体装置。 - 【請求項１０】 前記第２の高耐圧絶縁ゲート電界効果
トランジスタは、前記高耐圧絶縁ゲート電界効果トラン
ジスタ部よりも前記第１不純物領域の端部側に配置され
ている、請求項９に記載の半導体装置。 - 【請求項１１】 前記第２のゲート電極層と前記第４お
よび第５不純物領域とはダイオードを介在して電気的に
接続されている、請求項９に記載の半導体装置。 - 【請求項１２】 前記ダイオードのアノード側が前記第
４および第５不純物領域に電気的に接続され、前記ダイ
オードのカソード側が前記第２のゲート電極層に電気的
に接続されている、請求項１１に記載の半導体装置。 - 【請求項１３】 前記ダイオードはツェナーダイオード
である、請求項１１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10334697A JP3893185B2 (ja) | 1996-05-14 | 1997-04-21 | 半導体装置 |
| US08/854,088 US5889310A (en) | 1997-04-21 | 1997-05-09 | Semiconductor device with high breakdown voltage island region |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11902096 | 1996-05-14 | ||
| JP8-119020 | 1996-05-14 | ||
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