JP3730394B2 - 高耐圧半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置に係わり、特にＳＯＩ基板を用いた高耐圧半導体装置に関する。
【０００２】
【従来の技術】
高耐圧半導体素子と、その駆動回路や保護回路などの周辺回路とを１つの基板に集積形成したいわゆるパワーＩＣは、汎用インバータ、車載用ＩＣ、表示装置用ドライバなどのパワーエレクトロニクス分野での利用が期待されている。パワーＩＣの作製に用いる基板としては、素子間の絶縁分離が容易なＳＯＩ(Silicon On Insulator)基板が便利である。
【０００３】
図１２に、従来のＳＯＩ基板に形成した横形高耐圧ダイオードの平面図を示す。また、図１３に、図１２のＺ−Ｚ線に沿った断面図を示す。図１２、１３において、８１は第１のシリコン基板を示しており、この第１のシリコン基板８１上にはＳｉＯ2 膜８２を介してｎ型の第２のシリコン基板８３が設けられている。
【０００４】
これらのシリコン基板８１、ＳｉＯ2 膜８２およびシリコン基板８３は、ＳＯＩ基板を構成している。このＳＯＩ基板は、例えば、張り合わせ法やＳＩＭＯＸ（Separation by IMplanted OXygen）法などの方法を用いて形成される。
【０００５】
ｎ型の第２のシリコン基板（以下、ｎ型ドリフト層という）８３の表面には、高不純物濃度のｐ型アノード層８４およびｎ型カソード層８５がそれぞれ選択的に形成されている。
【０００６】
ｎ型ドリフト層８３上には層間絶縁膜８６が形成され、この層間絶縁膜８６に形成されたコンタクトホールを介してアノード電極８７、カソード電極８８がそれぞれｐ型アノード層８４、ｎ型カソード層８５にコンタクトしている。
【０００７】
また、ｐ型アノード層８４とｎ型カソード層８５との間のｎ型ドリフト層８３の表面にはＬＯＣＯＳ（LOCal Oxidation of Silicon）膜８９が選択的に形成されており、その分、カソード電極８８の引き出し電極部８８ａ下の絶縁膜が厚くなり、耐圧の改善が図られている。
【０００８】
しかしながら、この種の横型高耐圧ダイオードには、以下のような問題があった。
すなわち、必要な耐圧を確保するために、ｎ型ドリフト層８３を厚くする必要があり、しかもｎ型ドリフト層８３の不純物濃度は一般に低いので、オン抵抗が高くなる。
【０００９】
また、このような素子では、逆バイアス電圧の印加時に、ｐ型アノード層８４側の方がｎ型カソード層８５側よりも電位が低くなる電位勾配が、ｎ型ドリフト層８３の表面（素子表面）に形成される。このため、微細化のために横方向の寸法を小さくすると、上記電位勾配が大きくなり、素子表面での耐圧が低下する。
【００１０】
このため、耐圧の低下およびオン抵抗の増加を防止でき、かつ素子表面の横方向寸法の増加させることなく耐圧の劣化を防止できる高耐圧半導体装置の実現が望まれていた。
【００１１】
【発明が解決しようとする課題】
上述の如く、従来のＳＯＩ基板に形成した高耐圧ダイオード（横形高耐圧ダイオード）は、耐圧を確保するために高抵抗のｎ型ドリフト層を厚くする必要があり、オン抵抗が高いという問題があった。また、微細化のために横方向寸法を小さくすると、素子表面での耐圧が低下するという問題があった。
【００１２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、耐圧の低下およびオン抵抗の増加を防止でき、かつ素子表面の横方向寸法の増加および耐圧の劣化を防止できるＳＯＩ基板を用いた高耐圧半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る高耐圧半導体装置（請求項１）は、絶縁膜と、前記絶縁膜上に形成された半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された第２導電型の第２の半導体層と、前記第１の半導体層の表面に前記第２の半導体層と離れて形成され、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３の半導体層と、前記第２の半導体層と前記第３の半導体層とで挟まれた領域の前記第１の半導体層の表面に形成され、前記第２の半導体層より低い不純物濃度を有する第２導電型のリサーフ層とを具備することを特徴とする。
【００１４】
また、本発明に係る他の高耐圧半導体装置（請求項２）は、絶縁膜と、前記絶縁膜上に形成された半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された第２導電型の第２の半導体層と、前記第１の半導体層の表面に前記第２の半導体層と離れて形成され、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３の半導体層と、前記第２の半導体層と前記第３の半導体層とで挟まれた領域の前記第１の半導体層の表面に形成され、前記第２の半導体層より低い不純物濃度を有する第２導電型のリサーフ層と、前記第２の半導体層の表面に形成された、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第４の半導体層と、前記第４の半導体層と前記第１の半導体層とで挟まれた領域の前記第２の半導体層上に、ゲート絶縁膜を介して設けられたゲート電極とを具備することを特徴とする。
【００１５】
また、本発明に係る他の高耐圧半導体装置（請求項３）は、絶縁膜と、前記絶縁膜上に形成された半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された第２導電型の第２の半導体層と、前記第１の半導体層の表面に前記第２の半導体層と離れて形成され、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３の半導体層と、前記第２の半導体層と前記第３の半導体層とで挟まれた領域の前記第１の半導体層の表面に形成され、前記第２の半導体層より低い不純物濃度を有する第２導電型のリサーフ層と、前記第２の半導体層の表面に形成された、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第４の半導体層と、前記第４の半導体層と前記第１の半導体層とで挟まれた領域の前記第２の半導体層上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第１の半導体層の、前記第２および前記第３の半導体層が形成される領域以外の領域に、トレンチにより絶縁分離されて形成された、少なくとも１つの半導体素子が形成される半導体素子形成領域とを具備することを特徴とする。
【００１６】
上記の高耐圧半導体装置において、前記リサーフ層は、前記第２の半導体層側の前記不純物濃度が前記第３の半導体層側のそれよりも高い濃度勾配を有することを特徴とする（請求項４）。
【００１７】
また、前記リサーフ層が、前記第３の半導体層を取り囲むように形成されていることを特徴とする（請求項５）。
また、前記リサーフ層の不純物濃度が、前記第３の半導体層から前記第２の半導体層に向けて離れるに従って高くなることを特徴とする（請求項６）。
【００１８】
また、本発明の高耐圧装置は、前記第３の半導体層に接続され、前記第１の半導体層上の１方向に延在する引き出し電極を更に有し、前記第２の半導体層は、前記第３の半導体層を囲むようにＣ字型に形成され、前記Ｃ字型の開口部より、前記引き出し電極が前記第２の半導体層より遠い位置まで引き出されていることを特徴とする。
【００１９】
あるいは、前記第３の半導体層に接続され、前記第１の半導体層上の１方向に延在する引き出し電極を更に有し、前記第２の半導体層は、前記第３の半導体層を囲むようにＣ字型に形成され、前記Ｃ字型の開口部より、前記引き出し電極が前記第２の半導体層より遠い位置まで引き出され、前記半導体素子形成領域の前記半導体素子に接続されるようにしてもよい。
【００２０】
さらに、本発明の高耐圧半導体装置は、前記第１の半導体層上に形成された絶縁膜を更に有し、前記絶縁膜は前記引き出し電極の少なくとも一部の下が、その他の部分よりも厚く形成されていることを特徴とする（請求項９）。
【００２１】
本発明によれば、高抵抗の第１の半導体層の底部に半絶縁性の高抵抗膜が設けられているので、第１の半導体層に印加される電圧を、高抵抗膜に効果的に分担させることができ、第１の半導体層にかかる電圧を低くできる。
【００２２】
したがって、従来と同程度の耐圧で良い場合には、第１の半導体層の不純物濃度を増加できるので、オン抵抗を容易に小さくすることができる。一方、従来と同程度の厚さで良い場合には、耐圧の向上を図ることができる。さらには、第１の半導体層を薄くでき、かつオン抵抗を小さくすることも可能となる。すなわち、本発明によれば、耐圧の低下およびオン抵抗の増加を防止できる。
【００２３】
また、第２の半導体層と第３の半導体層との間にリサーフ層が設けられているので、従来に比べて、第２の半導体層と第３の半導体層との間の素子表面の横方向に形成される電位勾配を小さくできる。
【００２４】
したがって、素子表面の耐圧が従来と同程度で良い場合には、素子表面の横方向寸法を小さくできる。一方、従来と同程度の横方向寸法で良い場合に、素子表面の耐圧の向上を図ることができる。すなわち、本発明によれば、素子表面の横方向寸法の増加および耐圧の劣化を防止できる。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。なお、以下の実施の形態では、第１導電型をｎ型、第２導電型をｐ型としているが、逆の規定としてもよい。
（第1 の実施形態）
図１は、本発明の第１の実施形態に係る横型高耐圧ダイオードを示す摸式的な平面図である。このダイオードの周辺には、他の半導体素子が形成できる構造になっているが、他の素子の図示は省略されている。また、図２は、図１のＸ−Ｘ線に沿った断面図である。図１の各構成部は、絶縁膜８，１１を省略した形で表示されている。
【００２６】
図１、２において、１は第１のシリコン基板を示しており、この第１のシリコン基板１上にはＳｉＯ2 膜２、ＳＩＰＯＳ（Semi-Insulating POlycrystalline Silicon ）膜３を介してｎ型の第２のシリコン基板４が設けられている。
【００２７】
これらのシリコン基板１、ＳｉＯ2 膜２、ＳＩＰＯＳ膜３およびシリコン基板４は、ＳＯＩ基板を構成している。このＳＯＩ基板は、例えば、張り合わせ法やＳＩＭＯＸ法などの方法を用いて形成される。
【００２８】
張り合わせ法を用いて形成する場合であれば、例えば、接着面が鏡面研磨されたシリコン基板１およびシリコン基板４を用意し、かつこれらのシリコン基板１，４の一方の接着面側にはＳｉＯ2 膜２、ＳＩＰＯＳ膜３をあらかじめ形成しておき、研磨面同士を清浄な雰囲気下で密着させ、所定の熱処理を加えることにより一体化する。
【００２９】
ｎ型の第２のシリコン基板（以下、ｎ型ドリフト層という）４の表面には、高不純物濃度のｐ型アノード層５およびｎ型カソード層６がそれぞれ選択的に拡散形成されている。
【００３０】
ｐ型アノード層５とｎ型カソード層６とで挟まれた領域の高抵抗半導体層の表面には、ｐ型リサーフ（Resurf）層７が選択的に拡散形成されている。ここで、ｎ型ドリフト層４の不純物濃度は１×１０15ｃｍ-3程度、ｐ型リサーフ層７の不純物ドーズ量は１×１０12ｃｍ-2程度である。
【００３１】
ｎ型ドリフト層４上には層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを介してアノード電極９、カソード電極１０がそれぞれｐ型アノード層５、ｎ型カソード層６にコンタクトしている。
【００３２】
また、ｐ型リサーフ７の表面にはＬＯＣＯＳ膜１１が選択的に形成されており、その分、カソード電極１０の引き出し電極部１０ａ下の絶縁膜が厚くなり、耐圧の改善が図られる。
【００３３】
本実施例によれば、ｎ型ドリフト層４の底部にＳＩＰＯＳ膜３が設けられているので、ｎ型ドリフト層４の印加電圧をＳｉＯ2 膜２に効果的に分担させることができ、ｎ型ドリフト層４にかかる電圧を低くできる。
【００３４】
ＳＩＰＯＳ膜３は、一種のシールド板として、シリコン基板１を通じての電界をシールドする効果もある。これにより半導体装置の耐圧が向上する効果もある。
したがって、従来と同程度の耐圧で良い場合には、ｎ型ドリフト層４の不純物濃度を増加できるので、オン抵抗を容易に小さくできる。また、ｎ型ドリフト層４を薄くできることから、素子間の分離が容易になる。一方、従来と同程度の厚さで良い場合には、耐圧の向上を図ることができる。さらには、ｎ型ドリフト層４を薄く、かつオン抵抗を小さくすることも可能となる。すなわち、本実施例によれば、耐圧の低下およびオン抵抗の増加を防止できる。
【００３５】
また、本実施例によれば、ｐ型アノード層５とｎ型カソード層６とで挟まれた領域のｎ型ドリフト層４の表面に設けられたｐ型リサーフ層７により、従来に比べて、ｐ型アノード層５とｎ型カソード層６との間の素子表面の横方向に形成される電位勾配が小さくなる。言い換えれば、横方向の電界が従来よりも一様になる。
【００３６】
したがって、素子表面の耐圧が従来と同程度で良い場合には、素子表面の横方向寸法を小さくできる。一方、従来と同程度の横方向寸法で良い場合に、素子表面の耐圧の向上を図ることができる。すなわち、本実施例によれば、素子表面の横方向寸法の増加および耐圧の低下を防止できる。
【００３７】
また、本実施例では、ｐ型アノード層５がカソードの引き出し電極１０ａの下には設けられていない。図１２に示した従来の構造では、カソード電極に高電圧が印加された場合、ｐ型アノード層５との交差部Ａで耐圧劣化を起こす可能性があるが、本実施例の構造では、ｐ型アノード層５がカソードの引き出し電極１０ａと交差しないため、耐圧劣化が生じない。したがって、カソード引き出し電極１０ａを高電圧回路に接続することが可能になり、高耐圧パワーＩＣを実現できるようになる。
（第２の実施形態）
図３は、本発明の第２の実施形態に係る横型高耐圧ダイオードを示す断面図である。なお、図２と対応する部分には図２と同一符号を付してあり、詳細な説明は省略する。
【００３８】
本実施形態が第１の実施形態と異なる点は、ｐ型リサーフ層が厚さ方向に段差を有することにある。
すなわち、カソード側のｐ型リサーフ層７K の不純物濃度は相対的に低く、アノード側のｐ型リサーフ層７A の不純物濃度は相対的に高くなっている。言い換えれば、ｐ型リサーフ層は、その不純物濃度が、全体としては、アノード側に向かって高くなるような濃度勾配を有している。これにより、素子表面の横方向の寸法が同じであれば、第１の実施形態よりも、素子表面の横方向の電位勾配が小さくなり、素子表面の耐圧がさらに向上する。また、同じ耐圧でよければ、さらに寸法を小さくできる。
【００３９】
図４に、本実施形態の横型高耐圧ダイオードの変形例を示す。図３ではｐ型リサーフ層の不純物濃度を、ｎ型カソード層６の中心に対して対称としたが、図４に示すように、ｐ型アノード層が存在する側だけに濃度勾配を設けても良い。この構造によっても、ｐ型アノード層５とｎ型カソード層６の間の電位勾配は充分に低減できる。
【００４０】
また、本実施形態ではｐ型リサーフ層の厚さ方向の段差を２段にしたが、ｐ型アノード層５に近い方を高くしてn 型カソード層６に向けて順次低くなる、３段以上の多段にしても良い。ｐ型リサーフ層の段差の段数が多いほど、ｐ型層アノード層５とｎ型カソード層６の間の電位勾配をなだらかにする効果はより高くなる。
（第３の実施形態）
図５は、本発明の第３の実施形態に係る横型高耐圧ＭＯＳＦＥＴの平面図である。また、図６は、図５のＹ−Ｙ線に沿った断面図である。なお、図５には、トレンチ溝２８で分離された高耐圧側回路形成領域２９も示してある。図２と対応する部分には図２と同一符号を付してある。
【００４１】
ｎ型ドリフト層４の表面には、ｐ型ベース層２１が選択的に形成され、このｐ型ベース層２１の表面には、高不純物濃度のｎ型ソース拡散層２２が選択的に形成されている。また、ｎ型ドリフト層４の表面にはｐ型ベース層２１と離れて高不純物濃度のｎ型ドレイン拡散層２３が選択的に形成されている。
【００４２】
ｐ型ベース層２１とｎ型ドレイン層２３とで挟まれた領域のｎ型ドリフト層４の表面には、ｐ型リサーフ層７が選択的に拡散形成されている。
ｎ型ソース層２２とｐ型ドリフト層４とで挟まれたｐ型ベース層２１上には、ゲート絶縁膜２４を介してゲート電極２５が配設されている。
【００４３】
ｎ型ドリフト層４上には層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを介してソース電極２６、ドレイン電極２７がそれぞれｎ型ソース層２２、ｎ型ドレイン層２３にコンタクトしている。２７ａは、ドレイン電極引き出し線であり、高耐圧回路形成領域２９の半導体素子に接続される。
【００４４】
本実施形態でも、第１の実施形態と同様の効果が得られる。すなわち、絶縁層２の上にＳＩＰＯＳ層３が設けられているので、ＭＯＳＦＥＴの耐圧を高くすることができる。また、ｐ型リサーフ層７を設けているので、ドレイン・ソース間の電位勾配を小さくすることができる。ｐ型リサーフ層７は、図７、８に示すように、第２の実施形態と同様な段差を設けても良い。また、ｎ型ソース層２２とドレイン電極２７の引き出し線２７ａが交差していないので、ドレイン電極２７に高電位を与えることができる。さらに、高耐圧ＭＯＳＦＥＴと高耐圧回路形成領域２９がトレンチ溝によって分離され、互いに電気的な影響を与えないため、高耐圧パワーＩＣが容易に実現できるようになる。
【００４５】
ここで、本実施形態の高耐圧ＭＯＳＦＥＴの応用例について、より詳細に説明する。図９は，負荷３６に対してスイッチング素子（ＩＧＢＴ）３１が高電位（ＶB ）側に接続される電力回路における、高電位側の駆動回路の概略的な回路図である。ＭＯＳＦＥＴ３３は、低電位部のロジック回路（不図示）からの入力信号（ＩＮ）を高電位部３４に伝達するレベルシフト用の高耐圧ＭＯＳＦＥＴで、本実施形態のＭＯＳＦＥＴが使用される。ＭＯＳＦＥＴ３３にロジック回路からローレベルの信号が入力した場合、高電位部３４内のインバータチェイン３７によって, ＩＧＢＴ３１のゲートとソース間を短絡するため、ＩＧＢＴ３１はオフしたままである。このとき、ＩＧＢＴ３１のソースは、グランドレベルにあるため、数Ｖのロジック電源ＶCCから、高耐圧ブートストラップダイオード３２を通して、ブートストラップキャパシタＣB に電荷が蓄積される。
【００４６】
一方、ロジック入力信号ＩＮがハイレベルの場合、バイポーラ素子からなる高電流ミラー回路３８により、ＩＧＢＴ３１のゲートに電流が流れてゲート電圧が上昇し、ＩＧＢＴ３１がオンする。このとき、ソースの電位は数百Ｖから数千Ｖの高電位となり、ブートストラップダイオード３２に逆バイアスがかかり、ブートストラップダイオード３２からキャパシタ３５に流れ込んでいた電流は、逆に抵抗３０を通じてレベルシフトＭＯＳＦＥＴ３３に流れ出す。従って、これらの高耐圧素子を１チップに集積してパワーＩＣを構成する場合は、他の回路に影響を及ぼさないように、それぞれの素子若しくは素子領域は、トレンチ溝で絶縁分離されねばならない。
【００４７】
図１０は，上記のパワーＩＣの構成例の１例を示す摸式的な平面図である。高耐圧ブートストラップダイオード３２、高耐圧レベルシフトＭＯＳＦＥＴ３３、高耐圧回路部３４が１チップ上に形成され、これらの素子はそれぞれトレンチ３９で絶縁分離されている。ブートストラップダイオード３２には、第１あるいは第２の実施形態の高耐圧ダイオードが使用でき、レベルシフトＭＯＳＦＥＴ３３には、第３の実施形態の高耐圧ＭＯＳＦＥＴが使用できる。このような構成をとることで、高耐圧ＩＣを容易に実現できる。
【００４８】
図１１は、第１の実施形態の高耐圧ダイオードにおいて、ＳｉＯ2 膜２の厚さＴoxを、図示の数値に変化させた場合の、ＳＩＰＯＳ膜有無によるブレークダウン電圧を比較した図である。ＣＡＳＥ １およびＣＡＳＥ ２におけるＳＩＰＯＳ膜の厚さは、いずれも０．８μｍである。ＳＩＰＯＳ膜を使用すれば、ＳｉＯ2 膜の厚さが０．８μｍであっても６００Ｖ程度の耐圧が得られ、ＳｉＯ2 膜の厚さを２μｍとすると、１３００Ｖ程度の耐圧が得られる。
【００４９】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、ＳＯＩ基板を用いた高耐圧半導体装置として、ダイオードとＭＯＳＦＥＴの場合について説明したが、本発明は他の高耐圧半導体装置、例えば、ＩＧＢＴ（ＩＥＧＴ）にも適用できる。
【００５０】
【発明の効果】
以上詳述したように本発明によれば、ＳＯＩ基板の半導体層の底部に高抵抗膜を設け、かつＳＯＩ基板の半導体層の表面にリサーフ層を設けることにより、耐圧の低下およびオン抵抗の増加を防止でき、かつ素子表面の横方向寸法の増加および耐圧の劣化を防止できる高耐圧半導体装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る横型高耐圧ダイオードの平面図。
【図２】図１のＸ−Ｘ線に沿った断面図。
【図３】本発明の第２の実施形態に係る横型高耐圧ダイオードの断面図。
【図４】図３の横型高耐圧ダイオードの変形例を示す断面図。
【図５】本発明の第３の実施例に係る横型高耐圧ＭＯＳＦＥＴの平面図。
【図６】図５のＹ−Ｙ線に沿った断面図。
【図７】図６の高耐圧ダイオードの変形例を示す断面図。
【図８】図７の高耐圧ダイオードのさらに他の変形例を示す断面図。
【図９】負荷に対してスイッチング素子が高電位側にあるパワーＩＣの、高電位側駆動回路の一例を示す回路図。
【図１０】図９のパワーＩＣの構成の一例を示す平面図。
【図１１】第１の実施形態の高耐圧ダイオードの高抵抗膜の効果を示す特性図。
【図１２】従来の横型高耐圧ダイオードの平面図。
【図１３】図１２のＺ−Ｚ線に沿った断面図。
【符号の説明】
１…シリコン基板
２…ＳｉＯ2 膜（絶縁膜）
３…ＳＩＰＯＳ膜（高抵抗膜）
４…ｎ型ドリフト層（第１導電型の高抵抗半導体層）
５…ｐ型アノード層（第２導電型の第２の半導体層）
６…ｎ型カソード層（第１導電型の第３の半導体層）
７，７A ，７K…ｐ型リサーフ層
８…層間絶縁膜
９…アノード電極
１０…カソード電極
１０ａ…カソード電極の引き出し電極
１１…ＬＯＣＯＳ酸化膜
２１…ｐ型ベース層（第２導電型の第２の半導体層）
２２…ｎ型ソース拡散層（第１導電型の第４の半導体層）
２３…ｎ型ドレイン拡散層（第１導電型の第３の半導体層）
２４…ゲート絶縁膜
２５…ゲート電極
２６…ソース電極
２７…ドレイン電極
２８…トレンチ溝
２９…高耐圧回路形成領域
【発明の属する技術分野】
本発明は、高耐圧半導体装置に係わり、特にＳＯＩ基板を用いた高耐圧半導体装置に関する。
【０００２】
【従来の技術】
高耐圧半導体素子と、その駆動回路や保護回路などの周辺回路とを１つの基板に集積形成したいわゆるパワーＩＣは、汎用インバータ、車載用ＩＣ、表示装置用ドライバなどのパワーエレクトロニクス分野での利用が期待されている。パワーＩＣの作製に用いる基板としては、素子間の絶縁分離が容易なＳＯＩ(Silicon On Insulator)基板が便利である。
【０００３】
図１２に、従来のＳＯＩ基板に形成した横形高耐圧ダイオードの平面図を示す。また、図１３に、図１２のＺ−Ｚ線に沿った断面図を示す。図１２、１３において、８１は第１のシリコン基板を示しており、この第１のシリコン基板８１上にはＳｉＯ2 膜８２を介してｎ型の第２のシリコン基板８３が設けられている。
【０００４】
これらのシリコン基板８１、ＳｉＯ2 膜８２およびシリコン基板８３は、ＳＯＩ基板を構成している。このＳＯＩ基板は、例えば、張り合わせ法やＳＩＭＯＸ（Separation by IMplanted OXygen）法などの方法を用いて形成される。
【０００５】
ｎ型の第２のシリコン基板（以下、ｎ型ドリフト層という）８３の表面には、高不純物濃度のｐ型アノード層８４およびｎ型カソード層８５がそれぞれ選択的に形成されている。
【０００６】
ｎ型ドリフト層８３上には層間絶縁膜８６が形成され、この層間絶縁膜８６に形成されたコンタクトホールを介してアノード電極８７、カソード電極８８がそれぞれｐ型アノード層８４、ｎ型カソード層８５にコンタクトしている。
【０００７】
また、ｐ型アノード層８４とｎ型カソード層８５との間のｎ型ドリフト層８３の表面にはＬＯＣＯＳ（LOCal Oxidation of Silicon）膜８９が選択的に形成されており、その分、カソード電極８８の引き出し電極部８８ａ下の絶縁膜が厚くなり、耐圧の改善が図られている。
【０００８】
しかしながら、この種の横型高耐圧ダイオードには、以下のような問題があった。
すなわち、必要な耐圧を確保するために、ｎ型ドリフト層８３を厚くする必要があり、しかもｎ型ドリフト層８３の不純物濃度は一般に低いので、オン抵抗が高くなる。
【０００９】
また、このような素子では、逆バイアス電圧の印加時に、ｐ型アノード層８４側の方がｎ型カソード層８５側よりも電位が低くなる電位勾配が、ｎ型ドリフト層８３の表面（素子表面）に形成される。このため、微細化のために横方向の寸法を小さくすると、上記電位勾配が大きくなり、素子表面での耐圧が低下する。
【００１０】
このため、耐圧の低下およびオン抵抗の増加を防止でき、かつ素子表面の横方向寸法の増加させることなく耐圧の劣化を防止できる高耐圧半導体装置の実現が望まれていた。
【００１１】
【発明が解決しようとする課題】
上述の如く、従来のＳＯＩ基板に形成した高耐圧ダイオード（横形高耐圧ダイオード）は、耐圧を確保するために高抵抗のｎ型ドリフト層を厚くする必要があり、オン抵抗が高いという問題があった。また、微細化のために横方向寸法を小さくすると、素子表面での耐圧が低下するという問題があった。
【００１２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、耐圧の低下およびオン抵抗の増加を防止でき、かつ素子表面の横方向寸法の増加および耐圧の劣化を防止できるＳＯＩ基板を用いた高耐圧半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る高耐圧半導体装置（請求項１）は、絶縁膜と、前記絶縁膜上に形成された半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された第２導電型の第２の半導体層と、前記第１の半導体層の表面に前記第２の半導体層と離れて形成され、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３の半導体層と、前記第２の半導体層と前記第３の半導体層とで挟まれた領域の前記第１の半導体層の表面に形成され、前記第２の半導体層より低い不純物濃度を有する第２導電型のリサーフ層とを具備することを特徴とする。
【００１４】
また、本発明に係る他の高耐圧半導体装置（請求項２）は、絶縁膜と、前記絶縁膜上に形成された半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された第２導電型の第２の半導体層と、前記第１の半導体層の表面に前記第２の半導体層と離れて形成され、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３の半導体層と、前記第２の半導体層と前記第３の半導体層とで挟まれた領域の前記第１の半導体層の表面に形成され、前記第２の半導体層より低い不純物濃度を有する第２導電型のリサーフ層と、前記第２の半導体層の表面に形成された、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第４の半導体層と、前記第４の半導体層と前記第１の半導体層とで挟まれた領域の前記第２の半導体層上に、ゲート絶縁膜を介して設けられたゲート電極とを具備することを特徴とする。
【００１５】
また、本発明に係る他の高耐圧半導体装置（請求項３）は、絶縁膜と、前記絶縁膜上に形成された半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された第２導電型の第２の半導体層と、前記第１の半導体層の表面に前記第２の半導体層と離れて形成され、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３の半導体層と、前記第２の半導体層と前記第３の半導体層とで挟まれた領域の前記第１の半導体層の表面に形成され、前記第２の半導体層より低い不純物濃度を有する第２導電型のリサーフ層と、前記第２の半導体層の表面に形成された、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第４の半導体層と、前記第４の半導体層と前記第１の半導体層とで挟まれた領域の前記第２の半導体層上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第１の半導体層の、前記第２および前記第３の半導体層が形成される領域以外の領域に、トレンチにより絶縁分離されて形成された、少なくとも１つの半導体素子が形成される半導体素子形成領域とを具備することを特徴とする。
【００１６】
上記の高耐圧半導体装置において、前記リサーフ層は、前記第２の半導体層側の前記不純物濃度が前記第３の半導体層側のそれよりも高い濃度勾配を有することを特徴とする（請求項４）。
【００１７】
また、前記リサーフ層が、前記第３の半導体層を取り囲むように形成されていることを特徴とする（請求項５）。
また、前記リサーフ層の不純物濃度が、前記第３の半導体層から前記第２の半導体層に向けて離れるに従って高くなることを特徴とする（請求項６）。
【００１８】
また、本発明の高耐圧装置は、前記第３の半導体層に接続され、前記第１の半導体層上の１方向に延在する引き出し電極を更に有し、前記第２の半導体層は、前記第３の半導体層を囲むようにＣ字型に形成され、前記Ｃ字型の開口部より、前記引き出し電極が前記第２の半導体層より遠い位置まで引き出されていることを特徴とする。
【００１９】
あるいは、前記第３の半導体層に接続され、前記第１の半導体層上の１方向に延在する引き出し電極を更に有し、前記第２の半導体層は、前記第３の半導体層を囲むようにＣ字型に形成され、前記Ｃ字型の開口部より、前記引き出し電極が前記第２の半導体層より遠い位置まで引き出され、前記半導体素子形成領域の前記半導体素子に接続されるようにしてもよい。
【００２０】
さらに、本発明の高耐圧半導体装置は、前記第１の半導体層上に形成された絶縁膜を更に有し、前記絶縁膜は前記引き出し電極の少なくとも一部の下が、その他の部分よりも厚く形成されていることを特徴とする（請求項９）。
【００２１】
本発明によれば、高抵抗の第１の半導体層の底部に半絶縁性の高抵抗膜が設けられているので、第１の半導体層に印加される電圧を、高抵抗膜に効果的に分担させることができ、第１の半導体層にかかる電圧を低くできる。
【００２２】
したがって、従来と同程度の耐圧で良い場合には、第１の半導体層の不純物濃度を増加できるので、オン抵抗を容易に小さくすることができる。一方、従来と同程度の厚さで良い場合には、耐圧の向上を図ることができる。さらには、第１の半導体層を薄くでき、かつオン抵抗を小さくすることも可能となる。すなわち、本発明によれば、耐圧の低下およびオン抵抗の増加を防止できる。
【００２３】
また、第２の半導体層と第３の半導体層との間にリサーフ層が設けられているので、従来に比べて、第２の半導体層と第３の半導体層との間の素子表面の横方向に形成される電位勾配を小さくできる。
【００２４】
したがって、素子表面の耐圧が従来と同程度で良い場合には、素子表面の横方向寸法を小さくできる。一方、従来と同程度の横方向寸法で良い場合に、素子表面の耐圧の向上を図ることができる。すなわち、本発明によれば、素子表面の横方向寸法の増加および耐圧の劣化を防止できる。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。なお、以下の実施の形態では、第１導電型をｎ型、第２導電型をｐ型としているが、逆の規定としてもよい。
（第1 の実施形態）
図１は、本発明の第１の実施形態に係る横型高耐圧ダイオードを示す摸式的な平面図である。このダイオードの周辺には、他の半導体素子が形成できる構造になっているが、他の素子の図示は省略されている。また、図２は、図１のＸ−Ｘ線に沿った断面図である。図１の各構成部は、絶縁膜８，１１を省略した形で表示されている。
【００２６】
図１、２において、１は第１のシリコン基板を示しており、この第１のシリコン基板１上にはＳｉＯ2 膜２、ＳＩＰＯＳ（Semi-Insulating POlycrystalline Silicon ）膜３を介してｎ型の第２のシリコン基板４が設けられている。
【００２７】
これらのシリコン基板１、ＳｉＯ2 膜２、ＳＩＰＯＳ膜３およびシリコン基板４は、ＳＯＩ基板を構成している。このＳＯＩ基板は、例えば、張り合わせ法やＳＩＭＯＸ法などの方法を用いて形成される。
【００２８】
張り合わせ法を用いて形成する場合であれば、例えば、接着面が鏡面研磨されたシリコン基板１およびシリコン基板４を用意し、かつこれらのシリコン基板１，４の一方の接着面側にはＳｉＯ2 膜２、ＳＩＰＯＳ膜３をあらかじめ形成しておき、研磨面同士を清浄な雰囲気下で密着させ、所定の熱処理を加えることにより一体化する。
【００２９】
ｎ型の第２のシリコン基板（以下、ｎ型ドリフト層という）４の表面には、高不純物濃度のｐ型アノード層５およびｎ型カソード層６がそれぞれ選択的に拡散形成されている。
【００３０】
ｐ型アノード層５とｎ型カソード層６とで挟まれた領域の高抵抗半導体層の表面には、ｐ型リサーフ（Resurf）層７が選択的に拡散形成されている。ここで、ｎ型ドリフト層４の不純物濃度は１×１０15ｃｍ-3程度、ｐ型リサーフ層７の不純物ドーズ量は１×１０12ｃｍ-2程度である。
【００３１】
ｎ型ドリフト層４上には層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを介してアノード電極９、カソード電極１０がそれぞれｐ型アノード層５、ｎ型カソード層６にコンタクトしている。
【００３２】
また、ｐ型リサーフ７の表面にはＬＯＣＯＳ膜１１が選択的に形成されており、その分、カソード電極１０の引き出し電極部１０ａ下の絶縁膜が厚くなり、耐圧の改善が図られる。
【００３３】
本実施例によれば、ｎ型ドリフト層４の底部にＳＩＰＯＳ膜３が設けられているので、ｎ型ドリフト層４の印加電圧をＳｉＯ2 膜２に効果的に分担させることができ、ｎ型ドリフト層４にかかる電圧を低くできる。
【００３４】
ＳＩＰＯＳ膜３は、一種のシールド板として、シリコン基板１を通じての電界をシールドする効果もある。これにより半導体装置の耐圧が向上する効果もある。
したがって、従来と同程度の耐圧で良い場合には、ｎ型ドリフト層４の不純物濃度を増加できるので、オン抵抗を容易に小さくできる。また、ｎ型ドリフト層４を薄くできることから、素子間の分離が容易になる。一方、従来と同程度の厚さで良い場合には、耐圧の向上を図ることができる。さらには、ｎ型ドリフト層４を薄く、かつオン抵抗を小さくすることも可能となる。すなわち、本実施例によれば、耐圧の低下およびオン抵抗の増加を防止できる。
【００３５】
また、本実施例によれば、ｐ型アノード層５とｎ型カソード層６とで挟まれた領域のｎ型ドリフト層４の表面に設けられたｐ型リサーフ層７により、従来に比べて、ｐ型アノード層５とｎ型カソード層６との間の素子表面の横方向に形成される電位勾配が小さくなる。言い換えれば、横方向の電界が従来よりも一様になる。
【００３６】
したがって、素子表面の耐圧が従来と同程度で良い場合には、素子表面の横方向寸法を小さくできる。一方、従来と同程度の横方向寸法で良い場合に、素子表面の耐圧の向上を図ることができる。すなわち、本実施例によれば、素子表面の横方向寸法の増加および耐圧の低下を防止できる。
【００３７】
また、本実施例では、ｐ型アノード層５がカソードの引き出し電極１０ａの下には設けられていない。図１２に示した従来の構造では、カソード電極に高電圧が印加された場合、ｐ型アノード層５との交差部Ａで耐圧劣化を起こす可能性があるが、本実施例の構造では、ｐ型アノード層５がカソードの引き出し電極１０ａと交差しないため、耐圧劣化が生じない。したがって、カソード引き出し電極１０ａを高電圧回路に接続することが可能になり、高耐圧パワーＩＣを実現できるようになる。
（第２の実施形態）
図３は、本発明の第２の実施形態に係る横型高耐圧ダイオードを示す断面図である。なお、図２と対応する部分には図２と同一符号を付してあり、詳細な説明は省略する。
【００３８】
本実施形態が第１の実施形態と異なる点は、ｐ型リサーフ層が厚さ方向に段差を有することにある。
すなわち、カソード側のｐ型リサーフ層７K の不純物濃度は相対的に低く、アノード側のｐ型リサーフ層７A の不純物濃度は相対的に高くなっている。言い換えれば、ｐ型リサーフ層は、その不純物濃度が、全体としては、アノード側に向かって高くなるような濃度勾配を有している。これにより、素子表面の横方向の寸法が同じであれば、第１の実施形態よりも、素子表面の横方向の電位勾配が小さくなり、素子表面の耐圧がさらに向上する。また、同じ耐圧でよければ、さらに寸法を小さくできる。
【００３９】
図４に、本実施形態の横型高耐圧ダイオードの変形例を示す。図３ではｐ型リサーフ層の不純物濃度を、ｎ型カソード層６の中心に対して対称としたが、図４に示すように、ｐ型アノード層が存在する側だけに濃度勾配を設けても良い。この構造によっても、ｐ型アノード層５とｎ型カソード層６の間の電位勾配は充分に低減できる。
【００４０】
また、本実施形態ではｐ型リサーフ層の厚さ方向の段差を２段にしたが、ｐ型アノード層５に近い方を高くしてn 型カソード層６に向けて順次低くなる、３段以上の多段にしても良い。ｐ型リサーフ層の段差の段数が多いほど、ｐ型層アノード層５とｎ型カソード層６の間の電位勾配をなだらかにする効果はより高くなる。
（第３の実施形態）
図５は、本発明の第３の実施形態に係る横型高耐圧ＭＯＳＦＥＴの平面図である。また、図６は、図５のＹ−Ｙ線に沿った断面図である。なお、図５には、トレンチ溝２８で分離された高耐圧側回路形成領域２９も示してある。図２と対応する部分には図２と同一符号を付してある。
【００４１】
ｎ型ドリフト層４の表面には、ｐ型ベース層２１が選択的に形成され、このｐ型ベース層２１の表面には、高不純物濃度のｎ型ソース拡散層２２が選択的に形成されている。また、ｎ型ドリフト層４の表面にはｐ型ベース層２１と離れて高不純物濃度のｎ型ドレイン拡散層２３が選択的に形成されている。
【００４２】
ｐ型ベース層２１とｎ型ドレイン層２３とで挟まれた領域のｎ型ドリフト層４の表面には、ｐ型リサーフ層７が選択的に拡散形成されている。
ｎ型ソース層２２とｐ型ドリフト層４とで挟まれたｐ型ベース層２１上には、ゲート絶縁膜２４を介してゲート電極２５が配設されている。
【００４３】
ｎ型ドリフト層４上には層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを介してソース電極２６、ドレイン電極２７がそれぞれｎ型ソース層２２、ｎ型ドレイン層２３にコンタクトしている。２７ａは、ドレイン電極引き出し線であり、高耐圧回路形成領域２９の半導体素子に接続される。
【００４４】
本実施形態でも、第１の実施形態と同様の効果が得られる。すなわち、絶縁層２の上にＳＩＰＯＳ層３が設けられているので、ＭＯＳＦＥＴの耐圧を高くすることができる。また、ｐ型リサーフ層７を設けているので、ドレイン・ソース間の電位勾配を小さくすることができる。ｐ型リサーフ層７は、図７、８に示すように、第２の実施形態と同様な段差を設けても良い。また、ｎ型ソース層２２とドレイン電極２７の引き出し線２７ａが交差していないので、ドレイン電極２７に高電位を与えることができる。さらに、高耐圧ＭＯＳＦＥＴと高耐圧回路形成領域２９がトレンチ溝によって分離され、互いに電気的な影響を与えないため、高耐圧パワーＩＣが容易に実現できるようになる。
【００４５】
ここで、本実施形態の高耐圧ＭＯＳＦＥＴの応用例について、より詳細に説明する。図９は，負荷３６に対してスイッチング素子（ＩＧＢＴ）３１が高電位（ＶB ）側に接続される電力回路における、高電位側の駆動回路の概略的な回路図である。ＭＯＳＦＥＴ３３は、低電位部のロジック回路（不図示）からの入力信号（ＩＮ）を高電位部３４に伝達するレベルシフト用の高耐圧ＭＯＳＦＥＴで、本実施形態のＭＯＳＦＥＴが使用される。ＭＯＳＦＥＴ３３にロジック回路からローレベルの信号が入力した場合、高電位部３４内のインバータチェイン３７によって, ＩＧＢＴ３１のゲートとソース間を短絡するため、ＩＧＢＴ３１はオフしたままである。このとき、ＩＧＢＴ３１のソースは、グランドレベルにあるため、数Ｖのロジック電源ＶCCから、高耐圧ブートストラップダイオード３２を通して、ブートストラップキャパシタＣB に電荷が蓄積される。
【００４６】
一方、ロジック入力信号ＩＮがハイレベルの場合、バイポーラ素子からなる高電流ミラー回路３８により、ＩＧＢＴ３１のゲートに電流が流れてゲート電圧が上昇し、ＩＧＢＴ３１がオンする。このとき、ソースの電位は数百Ｖから数千Ｖの高電位となり、ブートストラップダイオード３２に逆バイアスがかかり、ブートストラップダイオード３２からキャパシタ３５に流れ込んでいた電流は、逆に抵抗３０を通じてレベルシフトＭＯＳＦＥＴ３３に流れ出す。従って、これらの高耐圧素子を１チップに集積してパワーＩＣを構成する場合は、他の回路に影響を及ぼさないように、それぞれの素子若しくは素子領域は、トレンチ溝で絶縁分離されねばならない。
【００４７】
図１０は，上記のパワーＩＣの構成例の１例を示す摸式的な平面図である。高耐圧ブートストラップダイオード３２、高耐圧レベルシフトＭＯＳＦＥＴ３３、高耐圧回路部３４が１チップ上に形成され、これらの素子はそれぞれトレンチ３９で絶縁分離されている。ブートストラップダイオード３２には、第１あるいは第２の実施形態の高耐圧ダイオードが使用でき、レベルシフトＭＯＳＦＥＴ３３には、第３の実施形態の高耐圧ＭＯＳＦＥＴが使用できる。このような構成をとることで、高耐圧ＩＣを容易に実現できる。
【００４８】
図１１は、第１の実施形態の高耐圧ダイオードにおいて、ＳｉＯ2 膜２の厚さＴoxを、図示の数値に変化させた場合の、ＳＩＰＯＳ膜有無によるブレークダウン電圧を比較した図である。ＣＡＳＥ １およびＣＡＳＥ ２におけるＳＩＰＯＳ膜の厚さは、いずれも０．８μｍである。ＳＩＰＯＳ膜を使用すれば、ＳｉＯ2 膜の厚さが０．８μｍであっても６００Ｖ程度の耐圧が得られ、ＳｉＯ2 膜の厚さを２μｍとすると、１３００Ｖ程度の耐圧が得られる。
【００４９】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、ＳＯＩ基板を用いた高耐圧半導体装置として、ダイオードとＭＯＳＦＥＴの場合について説明したが、本発明は他の高耐圧半導体装置、例えば、ＩＧＢＴ（ＩＥＧＴ）にも適用できる。
【００５０】
【発明の効果】
以上詳述したように本発明によれば、ＳＯＩ基板の半導体層の底部に高抵抗膜を設け、かつＳＯＩ基板の半導体層の表面にリサーフ層を設けることにより、耐圧の低下およびオン抵抗の増加を防止でき、かつ素子表面の横方向寸法の増加および耐圧の劣化を防止できる高耐圧半導体装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る横型高耐圧ダイオードの平面図。
【図２】図１のＸ−Ｘ線に沿った断面図。
【図３】本発明の第２の実施形態に係る横型高耐圧ダイオードの断面図。
【図４】図３の横型高耐圧ダイオードの変形例を示す断面図。
【図５】本発明の第３の実施例に係る横型高耐圧ＭＯＳＦＥＴの平面図。
【図６】図５のＹ−Ｙ線に沿った断面図。
【図７】図６の高耐圧ダイオードの変形例を示す断面図。
【図８】図７の高耐圧ダイオードのさらに他の変形例を示す断面図。
【図９】負荷に対してスイッチング素子が高電位側にあるパワーＩＣの、高電位側駆動回路の一例を示す回路図。
【図１０】図９のパワーＩＣの構成の一例を示す平面図。
【図１１】第１の実施形態の高耐圧ダイオードの高抵抗膜の効果を示す特性図。
【図１２】従来の横型高耐圧ダイオードの平面図。
【図１３】図１２のＺ−Ｚ線に沿った断面図。
【符号の説明】
１…シリコン基板
２…ＳｉＯ2 膜（絶縁膜）
３…ＳＩＰＯＳ膜（高抵抗膜）
４…ｎ型ドリフト層（第１導電型の高抵抗半導体層）
５…ｐ型アノード層（第２導電型の第２の半導体層）
６…ｎ型カソード層（第１導電型の第３の半導体層）
７，７A ，７K…ｐ型リサーフ層
８…層間絶縁膜
９…アノード電極
１０…カソード電極
１０ａ…カソード電極の引き出し電極
１１…ＬＯＣＯＳ酸化膜
２１…ｐ型ベース層（第２導電型の第２の半導体層）
２２…ｎ型ソース拡散層（第１導電型の第４の半導体層）
２３…ｎ型ドレイン拡散層（第１導電型の第３の半導体層）
２４…ゲート絶縁膜
２５…ゲート電極
２６…ソース電極
２７…ドレイン電極
２８…トレンチ溝
２９…高耐圧回路形成領域
Claims (9)
- 絶縁膜と、
前記絶縁膜上に形成された半絶縁性の高抵抗膜と、
前記高抵抗膜上に形成された第１導電型の第１の半導体層と、
前記第１の半導体層の表面に形成された第２導電型の第２の半導体層と、
前記第１の半導体層の表面に前記第２の半導体層と離れて形成され、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３の半導体層と、
前記第２の半導体層と前記第３の半導体層とで挟まれた領域の前記第１の半導体層の表面に形成され、前記第２の半導体層より低い不純物濃度を有する第２導電型のリサーフ層と、
を具備することを特徴とする高耐圧半導体装置。 - 絶縁膜と、
前記絶縁膜上に形成された半絶縁性の高抵抗膜と、
前記高抵抗膜上に形成された第１導電型の第１の半導体層と、
前記第１の半導体層の表面に形成された第２導電型の第２の半導体層と、
前記第１の半導体層の表面に前記第２の半導体層と離れて形成され、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３の半導体層と、
前記第２の半導体層と前記第３の半導体層とで挟まれた領域の前記第１の半導体層の表面に形成され、前記第２の半導体層より低い不純物濃度を有する第２導電型のリサーフ層と、
前記第２の半導体層の表面に形成された、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第４の半導体層と、
前記第４の半導体層と前記第１の半導体層とで挟まれた領域の前記第２の半導体層上に、ゲート絶縁膜を介して設けられたゲート電極と、
を具備することを特徴とする高耐圧半導体装置。 - 絶縁膜と、
前記絶縁膜上に形成された半絶縁性の高抵抗膜と、
前記高抵抗膜上に形成された第１導電型の第１の半導体層と、
前記第１の半導体層の表面に形成された第２導電型の第２の半導体層と、
前記第１の半導体層の表面に前記第２の半導体層と離れて選択的に形成され、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３の半導体層と、
前記第２の半導体層と前記第３の半導体層とで挟まれた領域の前記第１の半導体層の表面に形成され、前記第２の半導体層より低い不純物濃度を有する第２導電型のリサーフ層と、
前記第２の半導体層の表面に形成された、前記第１の半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第４の半導体層と、
前記第４の半導体層と前記第１の半導体層とで挟まれた領域の前記第２の半導体層上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第１の半導体層の、前記第２および前記第３の半導体層が形成される領域以外の領域に、トレンチにより絶縁分離されて形成された、少なくとも１つの半導体素子が形成される半導体素子形成領域と、
を具備することを特徴とする高耐圧半導体装置。 - 前記リサーフ層は、前記第２の半導体層側の前記不純物濃度が前記第３の半導体層側のそれよりも高い濃度勾配を有することを特徴とする請求項１、２，３のいずれかに記載の高耐圧半導体装置。
- 前記リサーフ層が、前記第３の半導体層を取り囲むように形成されていることを特徴とする請求項１、２，３のいずれかに記載の高耐圧半導体装置。
- 前記リサーフ層の不純物濃度が、前記第３の半導体層から前記第２の半導体層に向けて離れるに従って高くなることを特徴とする請求項５に記載の高耐圧半導体装置。
- 前記第３の半導体層に接続され、前記第１の半導体層上の１方向に延在する引き出し電極を更に有し、
前記第２の半導体層は、前記第３の半導体層を囲むようにＣ字型に形成され、前記Ｃ字型の開口部より、前記引き出し電極が前記第２の半導体層より遠い位置まで引き出されていることを特徴とする請求項１、２，３のいずれかに記載の高耐圧半導体装置。 - 前記第３の半導体層に接続され、前記第１の半導体層上の１方向に延在する引き出し電極を更に有し、
前記第２の半導体層は、前記第３の半導体層を囲むようにＣ字型に形成され、前記Ｃ字型の開口部より、前記引き出し電極が前記第２の半導体層より遠い位置まで引き出され、前記半導体素子形成領域の前記半導体素子に接続されることを特徴とする請求項３に記載の高耐圧半導体装置。 - 前記第１の半導体層上に形成された絶縁膜を更に有し、前記絶縁膜は前記引き出し電極の少なくとも一部の下が、その他の部分よりも厚く形成されていることを特徴とする請求項１、２，３のいずれかに記載の高耐圧半導体装置。
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