JP5012978B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、ＳＯＩ（Silicon on insulator）基板を用いて半導体素子を形成した半導体装置およびその製造方法に関するものである。

従来より、支持基板と活性層とが埋込絶縁膜を介して貼り合わされたＳＯＩ基板を用いて半導体素子を形成した半導体装置がある。この半導体装置では、使用時に支持基板が所定電位（例えばＧＮＤ）に固定されるが、支持基板を所定電圧に固定した状態で活性層の所望部位に高電圧を印加した場合、活性層のうち埋込絶縁膜に隣接する部分に電荷が誘起されて反転層が形成され、電界集中が発生して耐圧を低下させるという問題が発生する。この問題について、図２２を参照して説明する。

図２２は、ＳＯＩ基板Ｊ１に対してラテラルのＰＮダイオードを形成した半導体装置の等電位分布を示した断面図である。ＰＮダイオードのカソード電極Ｊ２に対して高電圧を印加すると共にアノード電極Ｊ３をＧＮＤにした場合、活性層Ｊ４のうち埋込絶縁膜Ｊ５に隣接する部分に誘起された＋電荷によって反転層が構成される。この影響でｎ^＋型カソード領域Ｊ６と埋込絶縁膜Ｊ５との間において等電位線の間隔が狭くなる。このため、この部位において電界集中が発生し、耐圧を低下させるのである。

このような耐圧低下を防止するものとして、特許文献１に、埋込絶縁膜の表面を凹凸形状にした半導体装置が提案されている。図２３は、この半導体装置の断面構造を示した図である。この図に示されるように、埋込絶縁膜Ｊ５に凹部Ｊ５ａと凸部Ｊ５ｂを形成し、凹部Ｊ５ａに＋電荷を局在化させることで擬似的なフィールドプレートを形成している。このような擬似的なフィールドプレートを形成することで、凸部Ｊ５ｂ側に向けて等電位線が縦方向に分布した状態となる。このため、等電位線の間隔が補正され、耐圧を向上させることが可能となる。

特許第３９５９１２５号公報

しかしながら、凹凸形状の埋込絶縁膜を形成する場合には、凹凸形状部分を形成するために様々な工程が必要になり、製造プロセスとして難易度が高いという問題がある。具体的には、活性層を構成するシリコン基板を支持基板に貼り合わせる前に、シリコン基板の裏面にフォトエッチングを行って凹部を形成することでシリコン基板の裏面に凹凸形状を構成する凹凸形成工程と、凹凸を形成した表面に絶縁膜を成膜する絶縁膜形成工程と、絶縁膜の表面を平坦化する平坦化工程を行わなければならなくなる。そして、凹部に電荷を局在化させるためには、凹凸形成工程においてある程度の深さの凹部を形成しなければならないし、絶縁膜形成工程の際にもその凹部が埋め込まれる程度の厚みで絶縁膜を形成しなければならない。さらに、平坦化工程に関しても、厚く形成された絶縁膜を平坦化しなければならない。よって、半導体装置の製造プロセスが煩雑になり、難易度が高いものとなる。

本発明は上記点に鑑みて、深い凹部によって構成される凹凸を有して無くても、耐圧を向上させられる半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、活性層（３）のうち埋込絶縁膜（４）側に、半導体素子と対応するレイアウトとされ、かつ、表層部に形成された第１不純物層（５、７７、８８）から第２不純物層（６、７１、８１）に向けた方向に、交互に繰り返し形成された第２導電型領域（１０）および、活性層（３）よりも第１導電型不純物濃度の高い第１導電型領域（１１）が活性層（３）のうち素子分離構造によって囲まれた一つの素子分離領域に備えられていることを特徴としている。

このような半導体装置では、活性層（３）のうち半導体素子の下方における埋込絶縁膜（４）と隣接する位置に、第２導電型領域（１０）が第１導電型領域（１１）を挟むことで所定間隔離間して配置された構造となる。このため、第２導電型領域（１０）のうち埋込絶縁膜（４）に隣接する位置に電荷が誘起される。つまり、第１導電型領域（１１）のうち埋込絶縁膜（４）に隣接する位置には電荷が誘起されず、第２導電型領域（１０）の部分に反転層を局在化させられる。このため、擬似的なフィールドプレートを構成することが可能となり、活性層（３）の下方において第１導電型領域（１１）の間隔に応じて均等に電圧降下が生じるようにできる。

請求項２に記載の発明では、活性層（３）のうち埋込絶縁膜（４）に貼り合わされる側の表面に、半導体素子と対応する放射状のレイアウトとされ、かつ、交互に繰り返し形成された第２導電型領域（１０）および活性層（３）よりも第１導電型不純物濃度が高い第１導電型領域（１１）からなる擬似的なフィールドプレートを備えることを特徴としている。

このような半導体装置でも、活性層（３）のうち半導体素子の下方における埋込絶縁膜（４）と隣接する位置に、第２導電型領域（１０）が第１導電型領域（１１）を挟むことで所定間隔離間して配置された構造となる。このため、第２導電型領域（１０）のうち埋込絶縁膜（４）に隣接する位置に電荷が誘起される。つまり、第１導電型領域（１１）のうち埋込絶縁膜（４）に隣接する位置には電荷が誘起されず、第２導電型領域（１０）の部分に反転層を局在化させられる。このため、擬似的なフィールドプレートを構成することが可能となり、活性層（３）の下方において第１導電型領域（１１）の間隔に応じて均等に電圧降下が生じるようにできる。

これにより、等電位線が第１導電型領域（１１）に向けて縦方向に伸びるように分布した状態となり、等電位線の間隔が補正され、耐圧を向上させることが可能となる。したがって、深い凹部によって構成される凹凸を有して無くても、耐圧を向上させられる半導体装置とすることができる。

請求項３に記載の発明では、活性層（３）の表面から埋込絶縁膜（４）に達するトレンチ分離構造（２０）が備えられており、該トレンチ分離構造（２０）により、半導体素子と第２導電型領域（１０）および第１導電型領域（１１）からなる擬似的なフィールドプレートが囲まれていることを特徴としている。

このように、トレンチ分離構造（２０）によって半導体素子を囲むことで、活性層（３）の他の領域に形成される素子から素子分離することが可能となる。これにより、半導体素子をロジック回路等のような他の回路素子と１チップ上に集積させることが可能となる。

請求項４に記載の発明では、活性層（３）における半導体素子の上には、半導体素子と対応する螺旋形状の抵抗型フィールドプレート（３０）もしくは放射状の容量型フィールドプレート（４０）が備えられていることを特徴としている。

このように、活性層（３）の下方だけでなく、上方においても抵抗型フィールドプレート（３０）もしくは容量型フィールドプレート（４０）を備えることで、第１導電型領域（１１）に向けて縦方向に伸びるように分布した等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

請求項５に記載の発明では、活性層（３）と埋込絶縁膜（４）との間には、活性層（３）よりも高抵抗なＰｏｌｙ−Ｓｉにて構成されたＳＩＰＯＳ層（５０）が備えられていることを特徴としている。

このように、ＳＩＰＯＳ膜（５０）を備えると、ＳＩＰＯＳ膜（５０）が半絶縁層（高抵抗層）として機能するため、ＳＩＰＯＳ膜（５０）の内部抵抗により、活性層（３）の下方において、高電圧側と低電圧側との間で距離に応じて均等に電圧降下が生じるようにさせることができる。このため、第１導電型領域（１１）に向けて縦方向に伸びるように分布した等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

請求項６に記載の発明では、埋込絶縁膜（４）内には、第１導電型領域（１１）と対応するレイアウトとされた電荷蓄積層（６０）が備えられていることを特徴としている。

このような電荷蓄積層（６０）を備えることにより、電荷蓄積層（６０）によって蓄積されている電荷により、第１導電型領域（１１）の下方に電荷が誘起されるようにできる。このため、第１導電型領域（１１）に向けて縦方向に伸びるように分布した等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

例えば、請求項７に記載したように、第１導電型領域（１１）がｎ型領域とされる場合、電荷蓄積層（６０）に＋電荷が蓄積されるようにすれば良い。

請求項８に記載の発明では、埋込絶縁膜（４）のうち支持基板（２）側の表面には凹部（４ａ）および凸部（４ｂ）からなる凹凸形状が形成されていることを特徴としている。

このような構造の半導体装置では、埋込絶縁膜（４）のうち凸部（４ｂ）とされている部分において、埋込絶縁膜（４）の厚みが厚くなる。これにより、支持基板（２）のうち埋込絶縁膜（４）の凹部（４ａ）と対応する部位では、埋込絶縁膜（４）の厚みが薄くなっているため電荷が誘起され易くなるが、支持基板（２）のうち埋込絶縁膜（４）の凸部（４ｂ）と対応する部位では、埋込絶縁膜（４）の厚みが厚くなっているため電荷が誘起され難くなる。このため、第１導電型領域（１１）に向けて縦方向に伸びるように分布した等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

請求項９に記載の発明では、埋込絶縁膜（４）のうち活性層（３）側の表面には凹部（４ａ）および凸部（４ｂ）からなる凹凸形状が形成されており、第２導電型領域（１０）が凹部（４ａ）内に配置され、第１導電型領域（１１）が凸部（４ｂ）の上に配置されていることを特徴としている。

このような構造とすれば、埋込絶縁膜（４）の厚みに関して、支持基板（２）から第２導電型領域（１０）までの間の厚みよりも支持基板（２）から第１導電型領域（１１）までの間の厚みの方が厚くなる。このため、更に第１導電型領域（１１）のうち埋込絶縁膜（４）と隣接する部位に電荷が誘起され難くなる。これにより、第１導電型領域（１１）に向けて縦方向に伸びるように分布した等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

請求項１０に記載の発明では、第２導電型領域（１０）および第１導電型領域（１１）からなる擬似的なフィールドプレートは、半導体素子と対応する部位全域に形成されていることを特徴としている。

このように、第２導電型領域（１０）および第１導電型領域（１１）からなる擬似的なフィールドプレートが半導体素子と対応する部位全域に形成されているのが好ましいが、部分的に形成されていない状態であっても構わない。

以上のような構造の半導体装置に備えられる半導体素子としては、様々な構造のものを適用することができる。

例えば、請求項１１に記載したように、半導体素子として、活性層（３）の表層部に形成された第１不純物層に相当する第１導電型のカソード領域（５）および第２不純物層に相当する第２導電型のアノード領域（６）と、カソード領域（５）に電気的に接続されたカソード電極（８）と、アノード領域（６）に電気的に接続されたアノード電極（９）とを有し、アノード領域（６）にてカソード領域（５）を囲んだレイアウトとされたＰＮダイオードを適用することができる。この場合、第２導電型領域（１０）および第１導電型領域（１１）からなる擬似的なフィールドプレートも、カソード領域（５）と対応する位置を中央領域（１０ａ）として該中央領域（１０ａ）を囲んだレイアウトとすることができる。

また、請求項１２に記載したように、半導体素子として、活性層（３）の表層部に形成された第２導電型のチャネル層（７０）と、チャネル層（７０）内において該チャネル層（７０）の表層部に形成された第２不純物層に相当する第１導電型のソース領域（７１）と、活性層（３）の表層部においてチャネル層（７０）から離間して形成された第１不純物層に相当する第１導電型のドレイン領域（７７）と、チャネル層（７０）の表面のうち活性層（３）とソース領域（７１）との間に位置する部分をチャネル領域（７３）として該チャネル領域（７３）の上にゲート絶縁膜（７４）を介して備えられたゲート電極（７５）と、ソース領域（７１）およびチャネル層（７０）に電気的に接続されたソース電極（７６）と、ドレイン領域（７７）と電気的に接続されたドレイン電極（７８）とを有し、ソース領域（７１）およびチャネル領域（７０）にてドレイン領域（７７）を囲んだレイアウトとされたＬＤＭＯＳを適用することもできる。この場合、第２導電型領域（１０）および第１導電型領域（１１）からなる擬似的なフィールドプレートも、ドレイン領域（７７）と対応する位置を中央領域（１０ａ）として該中央領域（１０ａ）を囲んだレイアウトとすることができる。

また、請求項１３に記載したように、半導体素子として、活性層（３）の表層部に形成された第２導電型のベース領域（８０）と、ベース領域（８０）内において該ベース領域（８０）の表層部に形成された第２不純物層に相当する第１導電型のエミッタ領域（８１）と、活性層（３）の表層部においてベース領域（８０）から離間して形成された第１不純物層に相当する第２導電型のコレクタ領域（８８）と、ベース領域（８０）の表面のうち活性層（３）とエミッタ領域（８１）との間に位置する部分をチャネル領域（８３）として該チャネル領域（８３）の上にゲート絶縁膜（８４）を介して備えられたゲート電極（８５）と、エミッタ領域（８１）およびベース領域（８０）に電気的に接続されたエミッタ電極（８６）と、コレクタ領域（８８）と電気的に接続されたコレクタ電極（８９）とを有し、エミッタ領域（８１）およびベース領域（８０）にてコレクタ領域（８８）を囲んだレイアウトとされたＩＧＢＴを適用することもできる。この場合にも、第２導電型領域（１０）および第１導電型領域（１１）からなる擬似的なフィールドプレートも、コレクタ領域（８８）と対応する位置を中央領域（１０ａ）として該中央領域（１０ａ）を囲んだレイアウトとすることができる。

以上説明した請求項１ないし１５に記載した半導体装置に関しては、例えば請求項１６に記載したように、第１導電型のシリコン基板（１２）を用意する工程と、シリコン基板（１２）の表面に、所定箇所（１０ａ）を中心とした放射状のレイアウトとされ、かつ、交互に繰り返される第２導電型領域（１０）および第１導電型領域（１１）からなる擬似的なフィールドプレートを形成する工程と、擬似的なフィールドプレートが形成されたシリコン基板（１２）と支持基板（２）とを、シリコン基板（１２）における擬似的なフィールドプレートが形成された側の表面が支持基板（２）側に向けられるように、埋込絶縁膜（４）を介して貼り合せる工程と、支持基板（２）と貼り合わされたシリコン基板（１２）のうち擬似的なフィールドプレートが形成された表面と反対側の表面を除去して薄膜化することでシリコンからなり、第１導電型領域（１１）よりも第１導電型不純物濃度が低い活性層（３）を形成する工程と、活性層（３）のうち埋込絶縁膜（４）と反対側の表面に対して、上面レイアウトが擬似的なフィールドプレートと対応し、第１不純物層（５、７７、８８）と第２不純物層（６、７１、８１）とが第１不純物層（５、７７、８８）を中心とした周囲を第２不純物層（６、７１、８１）が放射状に囲んだ上面レイアウトとされた半導体素子を形成する工程と、を含む製造方法により、製造することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる半導体装置の断面図である。 図１に示す半導体装置の上面レイアウトと底面レイアウトを示した図である。 （ａ）は、図１に示す半導体装置の等電位分布を示した断面図であり、（ｂ）は、電荷が誘起された様子を模式的に示した拡大断面図である。 図１に示す半導体装置の製造工程を示した断面図である。 図１に示す半導体装置の配線引出し構造の一例を示したレイアウト図である。 本発明の第２実施形態にかかる半導体装置の断面図である。 図６に示す半導体装置の上面レイアウトと底面レイアウトを示した図である。 本発明の第３実施形態にかかる半導体装置の断面図である。 図８に示す半導体装置の上面レイアウトと底面レイアウトを示した図である。 本発明の第４実施形態にかかる半導体装置の断面図である。 図１０に示す半導体装置の上面レイアウトと底面レイアウトを示した図である。 本発明の第５実施形態にかかる半導体装置の断面図である。 本発明の第６実施形態にかかる半導体装置の断面図である。 本発明の第７実施形態にかかる半導体装置の断面図である。 本発明の第８実施形態にかかる半導体装置の断面図である。 本発明の他の実施形態で説明する半導体装置の断面図である。 本発明の他の実施形態で説明する半導体装置の断面図である。 本発明の他の実施形態で説明する半導体装置の断面図である。 本発明の他の実施形態で説明するＬＤＭＯＳを備えた半導体装置の断面図である。 本発明の他の実施形態で説明するＩＧＢＴを備えた半導体装置の断面図である。 本発明の他の実施形態で説明する半導体装置の断面図である。 ＳＯＩ基板Ｊ１に対してラテラルのＰＮダイオードを形成した半導体装置における等電位分布を示した断面図である。 埋込絶縁膜の表面を凹凸形状にした半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、半導体素子としてラテラルのＰＮダイオードを形成した半導体装置に対して本発明の一実施形態を適用したものである。図１は、本実施形態にかかる半導体装置の断面図である。また、図２は、図１の半導体装置の上面レイアウトと底面レイアウトを示した図である。これらの図を参照して、本実施形態の半導体装置について説明する。

図１に示されるように、半導体装置は、ＳＯＩ基板１を用いて構成されている。ＳＯＩ基板１は、例えばシリコン基板からなる支持基板２とｎ⁻型のシリコン基板を薄膜化して構成した活性層３とを酸化膜等で構成される埋込絶縁膜４を介して接合して構成されている。活性層３は、素子分離構造によって複数の素子分離領域に分けられており、その素子分離構造によって囲まれた一つの素子分離領域に本実施形態のＰＮダイオードを形成している。

活性層３の厚みは、例えば５〜２５μｍとされており、この活性層３の表層部に拡散層にて構成されたｎ^＋型カソード領域（第１不純物層）５とｐ^＋型アノード領域（第２不純物層）６とが形成されている。ｎ^＋型カソード領域５は、例えばｎ型不純物濃度が１×１０^１９〜１×１０^２１ｃｍ^−３、接合深さが０．１〜０．５μｍとされている。ｐ^＋型アノード領域６は、例えばｐ型不純物濃度が１×１０^１９〜１×１０^２１ｃｍ^−３、接合深さが０．１〜１．０μｍとされている。これらｎ^＋型カソード領域５とｐ^＋型アノード領域６は、図２の上面レイアウトに示されるように、円形状に形成されたｎ^＋型カソード領域５を中心として、ｎ^＋型カソード領域５から所定間隔離間した位置においてｐ^＋型アノード領域６が周囲を囲むように配置された構造とされている。

また、ｎ^＋型カソード領域５とｐ^＋型アノード領域６との間において、活性層３の表面にはＬＯＣＯＳ酸化膜７が形成されている。このＬＯＣＯＳ酸化膜７にて分離されて、ｎ^＋型カソード領域５の上にはｎ^＋型カソード領域５と電気的に接続されるカソード電極８が形成され、ｐ^＋型アノード領域６の上にはｐ^＋型アノード領域６と電気的に接続されるアノード電極９が形成されている。このように備えられた活性層３、ｎ^＋型カソード領域５、ｐ^＋型アノード領域６、カソード電極８およびアノード電極９によって、ラテラルのＰＮダイオードが構成されている。

そして、このように構成されたＰＮダイオードの下方、つまり活性層３のうち埋込絶縁膜４と隣接する部分に、複数のｐ型領域１０と複数のｎ型領域１１とによって構成されたＰＮ接合部が形成されている。これら複数のｐ型領域１０と複数のｎ型領域１１は、図２の底面レイアウトに示されるように、複数のｐ型領域１０の一つを円形状に形成した中心領域１０ａとして、中心領域１０ａを囲むようにリング状とされたｎ型領域１１とｐ型領域１０とが交互に同心円状に配置された構成とされている。これらｐ型領域１０およびｎ型領域１１は、本実施形態では埋込絶縁膜４からの接合深さが同じ１．０〜１０μｍとされており、ｐ型領域１０はｐ型不純物濃度が１×１０^１５〜１×１０^１９ｃｍ^−３、ｎ型領域１１はｎ型不純物濃度が１×１０^１５〜１×１０^１９ｃｍ^−３とされている。

以上のようにして、本実施形態の半導体装置が構成されている。このような半導体装置では、活性層３のうち半導体素子の下方における埋込絶縁膜４と隣接する位置に、円形状の中心領域１０ａを囲むようにリング状のｐ型領域１０およびｎ型領域１１が交互に繰り返し配置された構造となる。このため、以下の作用および効果を奏することができる。

カソード電極８に対して高電圧を印加すると共にアノード電極９および支持基板２をＧＮＤにした場合、ｐ型領域１０のうち埋込絶縁膜４に隣接する位置に＋電荷が誘起される。つまり、ｎ型領域１１が反転層とならない程度に不純物濃度が濃くなっていてｎ型領域１１のうち埋込絶縁膜４と隣接する位置には＋電荷が誘起されず、ｎ型領域１１以外の部分に反転層が局在化させられるようにできる。このため、擬似的なフィールドプレートを構成することが可能となり、活性層３の下方においてｎ^＋型カソード領域５からｐ^＋型アノード領域６に至るまでの間において、ｐ型領域１０の間隔に応じて均等に電圧降下が生じるようにできる。

また、単にｎ型領域１１のみを形成した場合には、ｎ型領域１１からの空乏層が十分に広がらず、リサーフ（Ｒｅｓｕｒｆ：REduced SUrface Field）効果を得ることができなくなり、期待した耐圧が得られなく可能性があるが、ｐ型領域１０を形成しているため、空乏層が十分に広がるようにできる。したがって、期待した耐圧を得ることが可能となる。

これらのことは、本実施形態の半導体装置の等電位分布からも確認できる。図３（ａ）は、本実施形態の半導体装置においてＰＮダイオードのカソード電極８に対して高電圧を印加すると共にアノード電極９および支持基板２をＧＮＤに固定した場合の等電位分布を示した断面図であり、図３（ｂ）は、電荷が誘起された様子を模式的に示した拡大断面図である。

図３（ｂ）に示されるように、ｐ型領域１０のうち埋込絶縁膜４に隣接する箇所に電荷が誘起されることから、ｐ型領域１０およびｎ型領域１１によって擬似的なフィールドプレートが構成される。このため、図３（ａ）に示されるように、等電位線がｎ型領域１１に向けて縦方向に伸びるように分布した状態となる。したがって、従来の埋込絶縁膜を凹凸形状にした場合と同様に、等電位線の間隔が補正され、耐圧を向上させることが可能となる。

このように、本実施形態の半導体装置では、活性層３のうち半導体素子の下方における埋込絶縁膜４と隣接する位置にｐ型領域１０とｎ型領域１１を備えるようにしている。これにより、耐圧を向上させられるため、深い凹部によって構成される凹凸を有して無くても、耐圧を向上させられる半導体装置とすることができる。

続いて、上記のように構成される本実施形態の半導体装置の製造方法について説明する。図４は、本実施形態の半導体装置の製造工程を示した断面図である。この図を参照して説明する。

〔図４（ａ）に示す工程〕
まず、活性層３を構成するためのｎ⁻型のシリコン基板１２を用意し、フォトエッチングにてシリコン基板１２の表面にｐ型領域１０の形成予定領域が開口するマスク（図示せず）を形成したのち、マスク上からｐ型不純物をイオン注入する。続いて、ｐ型不純物注入に用いたマスクを除去したのち、フォトエッチングにてシリコン基板１２の表面にｎ型領域１１の形成予定領域が開口するマスク（図示せず）を形成し、マスク上からｎ型不純物をイオン注入する。そして、マスクを除去した後、熱拡散によって注入されたｐ型不純物およびｎ型不純物を拡散させることで、ｐ型領域１０およびｎ型領域１１を形成する。

なお、ｐ型領域１０およびｎ型領域１１の高さ（埋込絶縁膜４からの最も離れた部位までの距離）については、熱拡散時の不純物の拡散量によって決まるが、ｐ型領域１０がｎ型領域１１よりも高くならないようにしている。これは、ｐ型領域１０がｎ型領域１１よりも高くなったときに、隣り合うｐ型領域１０同士がｎ型領域１１の上方で重なると、擬似的なフィールドプレートとしての役割が期待できなくなるためである。このような状態になることを確実に防止できるように、ｐ型領域１０とｎ型領域１１の高さを設定している。

〔図４（ｂ）に示す工程〕
ｐ型領域１０およびｎ型領域１１を形成したシリコン基板１２に対して、埋込絶縁膜４を介して例えばシリコン基板からなる支持基板２を貼り合わせる。これにより、ＳＯＩ基板１が構成される。

〔図４（ｃ）に示す工程〕
ＳＯＩ基板１のうちシリコン基板１２側の表面を研削等して除去することで薄膜化した後、その表面をＣＭＰ（Chemical Mechanical Polishing）にて研磨する。これにより、シリコン基板１２にて活性層３が構成される。

〔図４（ｄ）に示す工程〕
活性層３の表面をＬＯＣＯＳ酸化することで、ｎ^＋型カソード領域５およびｐ^＋型アノード領域６の形成予定領域が開口するＬＯＣＯＳ酸化膜７を形成する。そして、フォトエッチングにてｎ^＋型カソード領域５の形成予定領域が開口するマスク（図示せず）を形成したのち、マスク上からｎ型不純物をイオン注入する。続いて、ｎ型不純物注入に用いたマスクを除去したのち、フォトエッチングにてｐ^＋型アノード領域６の形成予定領域が開口するマスク（図示せず）を形成し、マスク上からｐ型不純物をイオン注入する。そして、マスクを除去したのち熱拡散によって注入されたｐ型不純物およびｎ型不純物を拡散させることで、ｎ^＋型カソード領域５およびｐ^＋型アノード領域６を形成する。

この後は、図示しないが、層間絶縁膜の形成工程やカソード電極８およびアソード電極９の形成工程、保護膜形成工程等、周知となっている工程を行うことにより、図１に示す本実施形態の半導体装置を製造することができる。

なお、このような構成の半導体装置の配線引出し構造として、様々なレイアウトが考えられるが、例えば図５に示すようなレイアウト構造にすると好ましい。
本実施形態では、ｎ^＋型カソード領域５の周囲がｐ^＋型アノード領域６によって囲まれた構造とされている。このような構造では、ｎ^＋型カソード領域５に電気的に接続されるカソード電極８と外部との電気的を行うためのパッドをｎ^＋型カソード領域５の上部にのみ形成することもできるが、パッド配置面積が小さくなってしまう。

このため、配線引出し構造を図５に示すレイアウトにすると好ましい。この図に示すように、アノード電極９に対してはｐ^＋型アノード領域６との接続部位をコの字形状とし、カソード電極８をアノード電極９のコの字の内側からｐ^＋型アノード領域６よりも外側まで引き出されるようにしている。つまり、円形とされたｐ^＋型アノード領域６の全域にアノード電極９を配置するのではなく、アノード電極９との電気的な接続箇所をｐ^＋型アノード領域６の上下に分割して設けるようにしている。そして、アノード電極９およびカソード電極８をＰＮダイオードが形成された領域の外側まで引き出し、それぞれ、アノードパッド９ａとカソードパッド８ａに接続している。

このような構造とすれば、カソードパッド８ａをｎ^＋型カソード領域５の上部にのみ形成される構造としなくても良くなり、カソードパッド８ａの配置面積が小さくならないようにすることができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して一部構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図６は、本実施形態にかかる半導体装置の断面図である。また、図７は、図６の半導体装置の上面レイアウトと底面レイアウトを示した図である。これらの図に示されるように、本実施形態の半導体装置では、ｐ^＋型アノード領域６の外周を囲むようにトレンチ分離構造２０が備えられている。トレンチ分離構造２０は、活性層３の表面から形成された埋込絶縁膜４まで達する溝２１と、この溝２１内を埋め込むように形成された絶縁膜２２とによって構成されている。例えば、フォトエッチングによって形成したマスクを用いて活性層３をエッチングすることで溝２１を形成したのち、熱酸化もしくはデポジション等による絶縁材料の埋込みによって溝２１内を絶縁膜２２で埋め込むことにより、トレンチ分離構造２０を形成することができる。

このように、トレンチ分離構造２０によってＰＮダイオードなどで構成される半導体素子を囲むことで、活性層３の他の領域に形成される素子から素子分離することが可能となる。これにより、第１実施形態の構造のＰＮダイオードをロジック回路等のような他の回路素子と１チップ上に集積させても、回路素子に対して高電圧による影響を与えないようにすることできるため、１チップ化を図ることが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して一部構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図８は、本実施形態にかかる半導体装置の断面図である。また、図９は、図８の半導体装置の上面レイアウトと底面レイアウトを示した図である。これらの図に示されるように、本実施形態の半導体装置では、ＰＮダイオードの上にＬＯＣＯＳ酸化膜７を介して抵抗型フィールドプレート３０を形成している。抵抗型フィールドプレート３０は、例えばノンドープＰｏｌｙ−Ｓｉなどによって形成される高抵抗層で構成され、ｎ^＋型カソード領域５を中心として螺旋状に広がることでｐ^＋型アノード領域６に達する。

このような抵抗型フィールドプレート３０では、高電位であるｎ^＋型カソード領域５からｐ^＋型アノード領域６に至るまでの間に、高抵抗層の内部抵抗によって高抵抗層の距離に応じた電圧降下が生じるようにできる。このため、ｎ^＋型カソード領域５を中心とした径方向において、ｎ^＋型カソード領域５からｐ^＋型アノード領域６に至るまでに距離に応じて均等に電圧が降下していくようにできる。

したがって、活性層３の下方だけでなく、上方においても抵抗型フィールドプレート３０を備えることで、ＰＮダイオードのカソード電極８に対して高電圧を印加すると共にアノード電極９および支持基板２をＧＮＤに固定した場合に、活性層３の表面からｎ型領域１１に向けて縦方向に伸びる等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

なお、このような構造の半導体装置の製造方法に関しては、第１実施形態とほぼ同様であり、抵抗型フィールドプレート３０の形成工程を追加するだけでよい。例えば、抵抗型フィールドプレート３０の形成工程として、ｎ^＋型カソード領域５およびｐ^＋型アノード領域６の形成工程を終えた後、ＬＯＣＯＳ酸化膜７の表面等に高抵抗層を成膜し、高抵抗層をパターニングして抵抗型フィールドプレート３０を形成するという工程を行う。その後は、層間絶縁膜形成工程や電極形成工程および保護膜形成工程等を行うことで、本実施形態にかかる半導体装置を製造することができる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対して一部構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１０は、本実施形態にかかる半導体装置の断面図である。また、図１１は、図１０の半導体装置の上面レイアウトと底面レイアウトを示した図である。これらの図に示されるように、本実施形態の半導体装置では、ＰＮダイオードの上にＬＯＣＯＳ酸化膜７を介して容量型フィールドプレート４０を形成している。容量型フィールドプレート４０は、例えばノンドープＰｏｌｙ−Ｓｉなどによって形成される高抵抗層で構成され、ｎ^＋型カソード領域５からｐ^＋型アノード領域６の間において、ｎ^＋型カソード領域５と対向する位置を中心として、複数個のリング状の高抵抗層が等間隔で同心円状に配置された構造とされている。

このような容量型フィールドプレート４０では、高電位であるｎ^＋型カソード領域５からｐ^＋型アノード領域６に至るまでの間において、各高抵抗層の間に構成される容量に応じた電圧降下が生じるようにできる。このため、ｎ^＋型カソード領域５を中心とした径方向において、ｎ^＋型カソード領域５からｐ^＋型アノード領域６に至るまでに距離に応じて均等に電圧が降下していくようにできる。

したがって、活性層３の下方だけでなく、上方においても容量型フィールドプレート４０を備えることで、ＰＮダイオードのカソード電極８に対して高電圧を印加すると共にアノード電極９および支持基板２をＧＮＤに固定した場合に、活性層３の表面からｎ型領域１１に向けて縦方向に伸びる等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

なお、このような構造の半導体装置の製造方法に関しても、第１実施形態とほぼ同様であり、容量型フィールドプレート４０の形成工程を追加するだけでよい。例えば、容量型フィールドプレート４０の形成工程として、ｎ^＋型カソード領域５およびｐ^＋型アノード領域６の形成工程を終えた後、ＬＯＣＯＳ酸化膜７の表面等に高抵抗層を成膜し、高抵抗層をパターニングして容量型フィールドプレート４０を形成するという工程を行う。その後は、層間絶縁膜形成工程や電極形成工程および保護膜形成工程等を行うことで、本実施形態にかかる半導体装置を製造することができる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対して一部構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１２は、本実施形態にかかる半導体装置の断面図である。この図に示されるように、ＳＯＩ基板１における埋込絶縁膜４と活性層３との間に、ＳＩＰＯＳ（Semi-Insulating Poly-crystalline Silicon）膜５０を備えた構造としている。ＳＩＰＯＳ膜５０は、半絶縁層（高抵抗層）として機能し、ＳＩＰＯＳ膜５０の内部抵抗により、活性層３の下方において、高電圧側となるｎ^＋型カソード領域５と低電圧側となるｐ^＋型アノード領域６との間で、距離に応じて均等に電圧降下を生じさせることができる。このため、ＰＮダイオードのカソード電極８に対して高電圧を印加すると共にアノード電極９および支持基板２をＧＮＤに固定した場合に、活性層３の表面からｎ型領域１１に向けて縦方向に伸びる等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

このようなＳＩＰＯＳ膜５０を備える場合、リーク電流が発生することが危惧される。しかしながら、このようなＳＩＰＯＳ膜５０を備えると、ｎ^＋型カソード領域５からＳＩＰＯＳ膜５０のうちｎ^＋型カソード領域５の直下の部位５０ａまでの電圧降下量がＳＩＰＯＳ膜５０を形成していない場合と比較して大きくなると共に、ＳＩＰＯＳ膜５０のうちｐ^＋型アノード領域６の直下の部位５０ｂからｐ^＋型アノード領域６までの電圧降下量がＳＩＰＯＳ膜５０を形成していない場合と比較して大きくなる。このため、ＳＩＰＯＳ膜５０のうちｎ^＋型カソード領域５の直下に位置する部位５０ａとｐ^＋型アノード領域６の直下に位置する部位５０ｂとの間の電位差が小さくなる。これにより、これらの間でのリーク電流の発生を抑制することが可能となるという効果も得ることができる。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対して一部構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１３は、本実施形態にかかる半導体装置の断面図である。この図に示すように、本実施形態では、埋込絶縁膜４内に電荷蓄積層６０を備えた構造としている。電荷蓄積層６０は、＋電荷が蓄積されたものであり、ｎ型領域１１の下方において、ｎ型領域１１と対向するように形成されている。つまり、電荷蓄積層６０は、ｎ型領域１１と同じように複数のリング状のものが同心円状に配置された構造とされている。

このような電荷蓄積層６０を備えることにより、電荷蓄積層６０によって蓄積されている＋電荷により、ｎ型領域１１の下方に−電荷が誘起されるようにできる。このため、ｎ型領域１１の下方において＋電荷が誘起されることをより確実に防止することが可能となり、よりｐ型領域１０のみに＋電荷が誘起されるような状態にすることができる。これにより、ＰＮダイオードのカソード電極８に対して高電圧を印加すると共にアノード電極９および支持基板２をＧＮＤに固定した場合に、活性層３の表面からｎ型領域１１に向けて縦方向に伸びる等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

なお、このような構造の半導体装置の製造方法は、第１実施形態に対して、埋込絶縁膜４および電荷蓄積層６０の形成工程と電荷蓄積層６０への電荷の蓄積工程が異なるが、その他に関しては同様である。埋込絶縁膜４および電荷蓄積層６０の形成工程では、ｐ型領域１０およびｎ型領域１１を形成したシリコン基板１２の表面に埋込絶縁膜４の一部を薄膜形成する工程と、その上にＰｏｌｙ−Ｓｉを成膜したのちパターニングすることで電荷蓄積層６０を形成する工程と、電荷蓄積層６０等の表面を覆うように埋込絶縁膜４の残部を形成する工程を行う。埋込絶縁膜４の残部を形成する工程では、必要に応じて平坦化工程を行う。そして、埋込絶縁膜４を介してシリコン基板１２を支持基板２に貼り合せたのち、シリコン基板１２を薄膜化し、ｎ^＋型カソード領域５やｐ^＋型アノード領域６などを形成してから電荷の蓄積工程を行う。電荷の蓄積工程では、ｎ^＋型カソード領域５に対して高電圧を掛けることで逆バイアスとすることでアバランシェブレークダウンを生じさせ、ｎ型領域１１で形成されるホットキャリアを薄膜形成した埋込絶縁膜４のうち電荷蓄積層６０と活性層３との間の部分を通じて電荷蓄積層６０に注入する。これにより、電荷蓄積層６０に＋電荷を蓄積することができる。このようにして、本実施形態にかかる半導体装置を製造できる。

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対して一部構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１４は、本実施形態にかかる半導体装置の断面図である。この図に示すように、本実施形態では、埋込絶縁膜４のうち支持基板２側の表面を凹凸形状にしている。具体的には、支持基板２に対してフォトエッチングにて凹部を形成し、この凹部内を埋め込むように埋込絶縁膜４を形成することで、支持基板２の凹部が形成されていない部分によって埋込絶縁膜４の凹部４ａを形成すると共に、支持基板２の凹部が形成されている部分によって埋込絶縁膜４の凸部４ｂを形成している。このとき、凹部４ａの位置はｐ型領域１０と対向する位置となり、凸部４ｂの位置はｎ型領域１１と対向する位置となるようにしている。そして、必要に応じて埋込絶縁膜４を平坦化したのち、ｐ型領域１０およびｎ型領域１１が形成されたシリコン基板１２を貼り付けることで、凹凸形状の埋込絶縁膜４が備えられたＳＯＩ基板１となるようにしている。

このような構造の半導体装置では、埋込絶縁膜４のうち凸部４ｂとされている部分において、埋込絶縁膜４の厚みが厚くなる。したがって、ＰＮダイオードのカソード電極８に対して高電圧を印加すると共にアノード電極９および支持基板２をＧＮＤに固定した場合に、支持基板２のうち埋込絶縁膜４の凹部４ａと対応する部位では、埋込絶縁膜４の厚みが薄くなっているため−電荷が誘起され易くなるが、支持基板２のうち埋込絶縁膜４の凸部４ｂと対応する部位では、埋込絶縁膜４の厚みが厚くなっているため−電荷が誘起され難くなる。すなわち、支持基板２のうち埋込絶縁膜４と隣接する箇所における−電荷を支持基板２のうち埋込絶縁膜４の凹部４ａと対応する部位に局在化させることが可能となる。

このため、埋込絶縁膜４の凸部４ｂと対向する位置にあるｎ型領域１１に＋電荷が誘起され難くなるようにでき、ＰＮダイオードのカソード電極８に対して高電圧を印加すると共にアノード電極９および支持基板２をＧＮＤに固定した場合に、活性層３の表面からｎ型領域１１に向けて縦方向に伸びる等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

なお、本実施形態のように、埋込絶縁膜４を凹凸形状とする場合、そのための工程が必要になるが、ｐ型領域１０とｎ型領域１１とによるＰＮ接合部を用いることを前提とした耐圧構造であるため、埋込絶縁膜４に形成する凹凸は従来のものと比較して小さなもので構わない。このため、埋込絶縁膜４を凹凸形状としても、製造プロセスが煩雑になって、難易度が高いものとなることを防止することができる。

（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対して一部構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１５は、本実施形態にかかる半導体装置の断面図である。この図に示すように、本実施形態では、埋込絶縁膜４のうち活性層３側の表面を凹凸形状にしている。具体的には、埋込絶縁膜４に対して活性層３の表面側に対して凹んでいる凹部４ａと活性層３の表面側に向かって突き出した凸部４ｂとを有した構成により、凹凸形状が構成されている。そして、凹部４ａ内にｐ型領域１０が配置されると共に、凸部４ｂの上にｎ型領域１１が配置された構造となるようにしている。

このような構造とすれば、埋込絶縁膜４の厚みに関して、支持基板２からｐ型領域１０までの間の厚みよりも支持基板２からｎ型領域１１までの間の厚みの方が厚くなる。このため、ＰＮダイオードのカソード電極８に対して高電圧を印加すると共にアノード電極９および支持基板２をＧＮＤに固定した場合に、更にｎ型領域１１のうち埋込絶縁膜４と隣接する部位に＋電荷が誘起され難くなる。これにより、ＰＮダイオードのカソード電極８に対して高電圧を印加すると共にアノード電極９および支持基板２をＧＮＤに固定した場合に、活性層３の表面からｎ型領域１１に向けて縦方向に伸びる等電位線の幅がより均一に分布した状態となる。したがって、等電位線の間隔がより補正され、さらに耐圧を向上させることが可能となる。

本実施形態の半導体装置の製造方法に関しては、埋込絶縁膜４に対して凹凸を形成する工程を行うことと、凸部４ｂの高さに対応させてｎ型領域１１の接合深さが深くなるように例えばイオン注入時のエネルギー調整を行うことなどが第１実施形態と異なるが、その他の工程に関しては第１実施形態と同様で良い。例えば、埋込絶縁膜４に対して凹凸を形成する工程については以下のように行われる。まず、活性層３を構成するシリコン基板１２に対してｐ型領域１０およびｎ型領域１１を形成する。続いて、その表面にフォトエッチングにて凹部を形成し、この凹部内を埋め込むように埋込絶縁膜４を形成する。このような工程により、シリコン基板１２の凹部が形成されていない部分によって埋込絶縁膜４の凹部４ａが形成され、シリコン基板１２の凹部が形成されている部分によって埋込絶縁膜４の凸部４ｂが形成されるようにすることができる。

なお、本実施形態でも、上述した第７実施形態と同様、埋込絶縁膜４を凹凸形状とするため、そのための工程が必要になるが、ｐ型領域１０とｎ型領域１１とによるＰＮ接合部を用いることを前提とした耐圧構造であるため、埋込絶縁膜４に形成する凹凸は従来のものと比較して小さなもので構わない。このため、埋込絶縁膜４を凹凸形状としても、製造プロセスが煩雑になって、難易度が高いものとなることを防止することができる。

（他の実施形態）
（１）上記各実施形態では、各ｐ型領域１０が同じ高さとされ、また、各ｎ型領域１１が同じ高さとされる場合を例に挙げて説明した。しかしながら、各ｐ型領域１０や各ｎ型領域１１は同じ高さである必要はない。例えば、図１６の半導体装置の断面図に示されるように、各ｐ型領域１０や各ｎ型領域１１の高さが不揃いであっても構わない。このような構造の半導体装置については、複数のマスクを用いて複数回イオン注入することによって製造することができる。

（２）同様に、上記各実施形態では、各ｐ型領域１０が同じ幅とされ、また、各ｎ型領域１１が同じ幅とされる場合を例に挙げて説明した。しかしながら、各ｐ型領域１０や各ｎ型領域１１は同じ幅である必要はない。例えば、図１７の半導体装置の断面図に示されるように、各ｐ型領域１０や各ｎ型領域１１の幅が不揃いであっても構わない。このような構造の半導体装置については、第１実施形態などで示した製造方法に対して、ｐ型領域１０を形成するときのマスクの開口部の幅やｎ型領域１１を形成するときのマスクの開口部の幅を不揃いにすることで製造することができる。

（３）また、上記各実施形態では、各ｐ型領域１０が同じ不純物濃度とされ、また、各ｎ型領域１１が同じ不純物濃度とされる場合を例に挙げて説明した。しかしながら、各ｐ型領域１０や各ｎ型領域１１は同じ不純物濃度である必要は無い。このような構造の半導体装置についても、複数のマスクを用いて複数回異なる濃度でイオン注入することによって製造することができる。

（４）また、上記各実施形態では、ｎ^＋型カソード領域５からｐ^＋型アノード領域６までの間の全域においてｐ型領域１０とｎ型領域１１が配置される場合について説明したが、必ずしも全域にｐ型領域１０とｎ型領域１１が配置されている必要は無い。例えば、図１８の半導体装置の断面図に示されるように、ｎ^＋型カソード領域５とｐ^＋型アノード領域６の間の一部において、ｐ型領域１０とｎ型領域１１が配置されていない領域があっても構わない。

（５）また、上記第１実施形態では、ｐ型領域１０とｎ型領域１１とを共に異なるマスクを用いたイオン注入によって形成する場合について説明したが、いずれか一方に関してはマスク無しで形成することも可能である。例えば、ｎ型領域１１に関してはマスク無しでシリコン基板１２の表面にイオン注入にて形成し、ｐ型領域１０に関してはマスクを用いてシリコン基板１２の表面に形成する。そして、熱拡散時に、ｐ型不純物が注入された箇所において導電型を反転させることでｐ型領域１０を形成すると共に、ｐ型領域１０が形成されなかった箇所にｎ型領域１１が形成されるようにすることができる。

これと同様に、シリコン基板１２として初めから不純物の濃度勾配が設けられていて、埋込絶縁膜４に貼り合せられる側のｎ型不純物濃度が他の部分よりも濃くなっているものを用いるようにすれば、ｎ型領域１０を形成するためのイオン注入工程自体を省略することも可能である。

（６）さらに、上記各実施形態では、半導体素子としてＰＮダイオードを形成した半導体装置について説明したが、他の半導体素子が形成される半導体装置についても本発明を適用することができる。すなわち、上面レイアウトが円形状にレイアウトされた半導体素子に対して、上記各実施形態で説明したような底面レイアウトが同心円状となるｐ型領域１０およびｎ型領域１１からなるＰＮ接合部が配置されるような構造とすることができる。

図１９は、半導体素子としてＬＤＭＯＳを備えた半導体装置の断面図である。この図に示されるように、活性層３の表層部に、ｐ⁻型チャネル層７０が形成されていると共に、このｐ⁻型チャネル層７０内において当該ｐ⁻型チャネル層７０の表層部にｎ^＋型ソース領域（第２不純物層）７１およびｐ^＋型コンタクト領域（第１不純物層）７２が形成されている。そして、ｐ⁻型チャネル層７０の表面のうちｎ^＋型ソース領域７１と活性層３との間に位置する部分をチャネル領域７３として、このチャネル領域７３の上にゲート絶縁膜７４を介してゲート電極７５が配置されている。また、ｎ^＋型ソース領域７１およびｐ^＋型コンタクト領域７２の上には、ソース電極７６が配置されており、ｎ^＋型ソース領域７１およびｐ^＋型コンタクト領域７２と電気的に接続されている。

一方、ＬＯＣＯＳ酸化膜７を介してｐ⁻型チャネル層７０から離間するように、活性層３の表層部には円形状にレイアウトされたｎ^＋型ドレイン領域７７が形成されている。このｎ^＋型ドレイン領域７７の上にはドレイン電極７８が形成されており、ｎ^＋型ドレイン領域７７と電気的に接続された構造とされている。これらｎ^＋型ドレイン領域７７およびドレイン電極７８を囲むように、ｐ⁻型チャネル層７０やｎ^＋型ソース領域７１およびｐ^＋型コンタクト領域７２等の各構成がリング状にレイアウトされている。そして、図示していないが、層間絶縁膜や保護膜が備えられることで、ＬＤＭＯＳが構成されている。

このようなＬＤＭＯＳが構成された半導体装置に関しても、上記各実施形態と同様に、活性層３における埋込絶縁膜４との隣接箇所に、ｎ^＋型ドレイン領域７７と対応する中央領域１０ａを囲むようにｐ型領域１０とｎ型領域１１からなるＰＮ接合部を構成することで、上記各実施形態と同様の効果を得ることができる。なお、図１９では、第１実施形態の構造をＬＤＭＯＳが備えられた半導体装置に適用した場合について例示してあるが、勿論、第２〜第８実施形態の構造に適用することもできる。

また、図２０は、半導体素子としてＩＧＢＴを備えた半導体装置の断面図である。この図に示されるように、活性層３の表層部に、ｐ⁻型ベース領域８０が形成されていると共に、このｐ⁻型ベース領域８０内において当該ｐ⁻型ベース領域８０の表層部にｎ^＋型エミッタ領域（第２不純物層）８１およびｐ^＋型コンタクト領域（第１不純物層）８２が形成されている。そして、ｐ⁻型ベース領域８０の表面のうちｎ^＋型エミッタ領域８１と活性層３との間に位置する部分をチャネル領域８３として、このチャネル領域８３の上にゲート絶縁膜８４を介してゲート電極８５が配置されている。また、ｎ^＋型エミッタ領域８１およびｐ^＋型コンタクト領域８２の上には、エミッタ電極８６が配置されており、ｎ^＋型エミッタ領域８１およびｐ^＋型コンタクト領域８２と電気的に接続されている。

一方、ＬＯＣＯＳ酸化膜７を介してｐ⁻型ベース領域８０から離間するように、活性層３の表層部には円形状にレイアウトされたｎ^＋型バッファ層８７が形成されていると共に、ｎ^＋型バッファ層８７内における当該ｎ^＋型バッファ層８７の表層部にｐ^＋型コレクタ領域８８が形成されている。このｐ^＋型コレクタ領域８８の上にはコレクタ電極８９が形成されており、ｐ^＋型コレクタ領域８８と電気的に接続された構造とされている。これらｎ^＋型バッファ層８７やｐ^＋型コレクタ領域８８およびコレクタ電極８９を囲むように、ｐ⁻型ベース領域８０やｎ^＋型エミッタ領域８１およびｐ^＋型コンタクト領域８２等の各構成がリング状にレイアウトされている。そして、図示していないが、層間絶縁膜や保護膜が備えられることで、ＩＧＢＴが構成されている。

このようなＩＧＢＴが構成された半導体装置に関しても、上記各実施形態と同様に、活性層３における埋込絶縁膜４との隣接箇所に、ｐ^＋型コレクタ領域８８と対応する中央領域１０ａを囲むようにｐ型領域１０とｎ型領域１１からなるＰＮ接合部を構成することにより、上記各実施形態と同様の効果を得ることができる。なお、図２０では、第１実施形態の構造をＩＧＢＴが備えられた半導体装置に適用した場合について例示してあるが、勿論、第２〜第８実施形態の構造に適用することもできる。

（７）上記各実施形態では、上面レイアウトが円形状にレイアウトされた半導体素子に対して、上記各実施形態で説明したような底面レイアウトが同心円状となるｐ型領域１０およびｎ型領域１１からなるＰＮ接合部が配置されるような構造とする場合について説明した。しかしながら、円形状や同心円状は単なる一例を示したに過ぎない。すなわち、第１不純物層に相当するｎ^＋型カソード領域５やｎ^＋型ドレイン領域７７またはｐ^＋型コレクタ領域８８を中心として、その周囲を囲む外側に放射状に第２不純物層に相当するｐ^＋型アノード領域６やｎ^＋型ソース領域７１またはｎ^＋型エミッタ領域８１が備えられる構造であれば良い。

例えば、中心となる第１不純物層が上述した円形状や同心円状となる他、正多角形（角部が丸められたものを含む）、例えば正六角形状もしくは楕円形や長方形状とされ、第２不純物層がそれを放射状に囲むようにレイアウトされた半導体素子に対して、上記各実施形態で説明したようなｐ型領域１０およびｎ型領域１１からなるＰＮ接合部を半導体素子と対応する放射状の底面レイアウトにした構造とすることもできる。すなわち、円形、正多角形、楕円、長方形等の中心からリング状、正多角形枠状、楕円枠状、長方枠状等にｐ型領域１０およびｎ型領域１１を複数個交互に繰り返し形成することで、上記各実施形態と同様の効果を得ることができる。

（８）上記各実施形態において、ＰＮダイオードの断面構成の一例を示したが、他の構成を含んでいても良い。例えば、図２１に示す半導体装置の断面図のように、ｎ^＋型カソード領域５の周囲をｎ型電界緩和層１３で囲み、ブレークダウン時にｎ^＋型カソード領域５にかかる高電界を緩和することも可能である。このようなｎ型電界緩和層１３は、例えば１〜１０μｍの深さで、表面濃度が１×１０^１６〜１×１０^１８ｃｍ^−３とされる。

（９）なお、上記各実施形態の相互間において、適宜組み合わせが可能である。例えば、第２実施形態に示したトレンチ分離構造２０を第３〜第８実施形態および他の実施形態に示した各種構成に適用することも可能である。また、第３、第４実施形態で示した抵抗型フィールドプレート３０または容量型フィールドプレート４０を第５〜第８実施形態および他の実施形態に示した各種構成に適用することもできる。また、第５実施形態で示したＳＩＰＯＳ膜５０を第７、第８実施形態および他の実施形態に示した各種構成に適用することもできる。また、第１導電型をｎ型とし、第２導電型をｐ型とする半導体素子を例に挙げて説明したが、各導電型を反転させた構造、つまり第１導電型をｐ型とし、第２導電型をｎ型とする半導体素子に対して本発明を適用することもできる。

（１０）また、例えば、貼り合わせる工程の前に、シリコン基板１２における擬似的なフィールドプレートが形成された側とは反対の表面に位置合わせ用のマークを形成し、そのマークを用いて位置合わせを行い、交互に繰り返されるｐ型領域１０およびｎ型領域１１からなる擬似的なフィールドプレートを形成することができる。このようにすれば、第１不純物層（ｎ^＋型カソード領域５、ｎ^＋型ドレイン領域７７、ｐ^＋型コレクタ領域８８）と第２不純物層（ｐ^＋型アノード領域６、ｎ^＋型ソース領域、ｎ^＋型エミッタ領域８１）とが第１不純物層を中心とした周囲を第２不純物層が放射状に囲んだ上面レイアウトとされた半導体素子を形成する工程の際に、上面レイアウトと擬似的なフィールドプレートの位置合わせを行うことは十分可能である。

（１１）また、図５に示す引出し配線のレイアウト構造を上記第１実施形態に対して適用する場合について説明したが、第１実施形態に限らず、上述した各実施形態に対して適用することが可能である。

（１２）上記各実施形態では、シリコンを例として挙げて説明したが、シリコンの場合のみではなく、その他の半導体、例えばＳｉＣにおいても本発明を適応することが可能である。

１ ＳＯＩ基板
２ 支持基板
３ 活性層
４ 埋込絶縁膜
４ａ 凹部
４ｂ 凸部
５ ｎ^＋型カソード領域
６ ｐ^＋型アノード領域
７ ＬＯＣＯＳ酸化膜
８ カソード電極
９ アノード電極
１０ ｐ型領域
１０ａ 中心領域
１１ ｎ型領域
１２ シリコン基板
２０ トレンチ分離構造
２１ 溝
２２ 絶縁膜
３０ 抵抗型フィールドプレート
４０ 容量型フィールドプレート
５０ ＳＩＰＯＳ膜
６０ 電荷蓄積層

Claims (16)

1. 支持基板（２）と第１導電型のシリコンからなる活性層（３）とが埋込絶縁膜（４）の両側に形成されたＳＯＩ基板（１）に形成され、前記活性層（３）の表面側において該活性層（３）の表層部に形成された第１不純物層（５、７７、８８）の周辺に第２不純物層（６、７１、８１）が形成された上面レイアウトとなる半導体素子が備えられた半導体装置において、
   前記活性層（３）のうち前記埋込絶縁膜（４）側に、前記半導体素子と対応するレイアウトとされ、かつ、表層部に形成された第１不純物層（５、７７、８８）から第２不純物層（６、７１、８１）に向けた方向に、交互に繰り返し形成された第２導電型領域（１０）および、前記活性層（３）よりも第１導電型不純物濃度の高い第１導電型領域（１１）が前記活性層（３）のうち素子分離構造によって囲まれた一つの素子分離領域に備えられていることを特徴とする半導体装置。
2. 支持基板（２）と第１導電型のシリコンからなる活性層（３）とが埋込絶縁膜（４）の両側に形成されたＳＯＩ基板（１）に形成され、前記活性層（３）の表面側において該活性層（３）の表層部に形成された第１不純物層（５、７７、８８）を中心として第２不純物層（６、７１、８１）が該第１不純物層（５、７７、８８）の周囲を放射状に囲んだ上面レイアウトとなる半導体素子が備えられた半導体装置において、
   前記活性層（３）のうち前記埋込絶縁膜（４）に貼り合わされる側の表面に、前記半導体素子と対応する前記放射状のレイアウトとされ、かつ、交互に繰り返し形成された第２導電型領域（１０）および前記活性層（３）よりも第１導電型不純物濃度が高い第１導電型領域（１１）が備えられていることを特徴とする半導体装置。
3. 前記活性層（３）の表面から前記埋込絶縁膜（４）に達するトレンチ分離構造（２０）が備えられており、該トレンチ分離構造（２０）により、前記半導体素子と前記第２導電型領域（１０）および前記第１導電型領域（１１）が囲まれていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記活性層（３）における前記半導体素子の上には、前記半導体素子と対応する螺旋形状の抵抗型フィールドプレート（３０）もしくは周辺にある容量型フィールドプレート（４ ０）が備えられていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記活性層（３）と前記埋込絶縁膜（４）との間には、前記活性層（３）よりも高抵抗なＰｏｌｙ−Ｓｉにて構成されたＳＩＰＯＳ層（５０）が備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記埋込絶縁膜（４）内には、前記第１導電型領域（１１）と対応するレイアウトとされた電荷蓄積層（６０）が備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
7. 前記第１導電型領域（１１）はｎ型領域であり、前記電荷蓄積層（６０）は＋電荷が蓄積されていることを特徴とする請求項６に記載の半導体装置。
8. 前記埋込絶縁膜（４）のうち前記支持基板（２）側の表面には凹部（４ａ）および凸部（４ｂ）からなる凹凸形状が形成されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
9. 前記埋込絶縁膜（４）のうち前記活性層（３）側の表面には凹部（４ａ）および凸部（４ｂ）からなる凹凸形状が形成されており、前記第２導電型領域（１０）が前記凹部（４ａ）内に配置され、前記第１導電型領域（１１）が前記凸部（４ｂ）の上に配置されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
10. 前記第２導電型領域（１０）および前記第１導電型領域（１１）は、前記半導体素子と対応する部位全域に形成されていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
11. 前記半導体素子は、
    前記活性層（３）の表層部に形成された前記第１不純物層に相当する第１導電型のカソード領域（５）および前記第２不純物層に相当する第２導電型のアノード領域（６）と、
    前記カソード領域（５）に電気的に接続されたカソード電極（８）と、
    前記アノード領域（６）に電気的に接続されたアノード電極（９）とを有し、前記アノード領域（６）にて前記カソード領域（５）を囲んだレイアウトとされたＰＮダイオードであり、
    前記第２導電型領域（１０）および前記第１導電型領域（１１）も、前記カソード領域（５）と対応する位置を中央領域（１０ａ）として該中央領域（１０ａ）を囲んだレイアウトとされていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
12. 前記半導体素子は、
    前記活性層（３）の表層部に形成された第２導電型のチャネル層（７０）と、
    前記チャネル層（７０）内において該チャネル層（７０）の表層部に形成された前記第２不純物層に相当する第１導電型のソース領域（７１）と、
    前記活性層（３）の表層部において前記チャネル層（７０）から離間して形成された前記第１不純物層に相当する第１導電型のドレイン領域（７７）と、
    前記チャネル層（７０）の表面のうち前記活性層（３）と前記ソース領域（７１）との間に位置する部分をチャネル領域（７３）として該チャネル領域（７３）の上にゲート絶縁膜（７４）を介して備えられたゲート電極（７５）と、
    前記ソース領域（７１）および前記チャネル層（７０）に電気的に接続されたソース電極（７６）と、
    前記ドレイン領域（７７）と電気的に接続されたドレイン電極（７８）とを有し、前記ソース領域（７１）および前記チャネル領域（７０）にて前記ドレイン領域（７７）を囲んだレイアウトとされたＬＤＭＯＳであり、
    前記第２導電型領域（１０）および前記第１導電型領域（１１）も、前記ドレイン領域（７７）と対応する位置を中央領域（１０ａ）として該中央領域（１０ａ）を囲んだレイアウトとされていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
13. 前記半導体素子は、
    前記活性層（３）の表層部に形成された第２導電型のベース領域（８０）と、
    前記ベース領域（８０）内において該ベース領域（８０）の表層部に形成された前記第２不純物層に相当する第１導電型のエミッタ領域（８１）と、
    前記活性層（３）の表層部において前記ベース領域（８０）から離間して形成された前記第１不純物層に相当する第２導電型のコレクタ領域（８８）と、
    前記ベース領域（８０）の表面のうち前記活性層（３）と前記エミッタ領域（８１）との間に位置する部分をチャネル領域（８３）として該チャネル領域（８３）の上にゲート絶縁膜（８４）を介して備えられたゲート電極（８５）と、
    前記エミッタ領域（８１）および前記ベース領域（８０）に電気的に接続されたエミッタ電極（８６）と、
    前記コレクタ領域（８８）と電気的に接続されたコレクタ電極（８９）とを有し、前記エミッタ領域（８１）および前記ベース領域（８０）にて前記コレクタ領域（８８）を囲んだレイアウトとされたＩＧＢＴであり、
    前記第２導電型領域（１０）および前記第１導電型領域（１１）も、前記コレクタ領域（８８）と対応する位置を中央領域（１０ａ）として該中央領域（１０ａ）を囲んだレイアウトとされていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
14. 第１導電型のシリコンからなる活性層（３）が絶縁膜（４）の一面側に形成されたＳＯＩ基板（１）に形成され、前記活性層（３）の表面側において該活性層（３）の表層部に形成された第１不純物層（５、７７、８８）の周辺に第２不純物層（６、７１、８１）が形成された上面レイアウトとなる半導体素子が備えられた半導体装置において、
    前記活性層（３）のうち前記絶縁膜（４）側に、前記半導体素子と対応するレイアウトとされ、かつ、表層部に形成された第１不純物層（５、７７、８８）から第２不純物層（６、７１、８１）に向けた方向に、交互に繰り返し形成された第２導電型領域（１０）および、前記活性層（３）よりも第１導電型不純物濃度の高い第１導電型領域（１１）が前記活性層（３）のうち素子分離構造によって囲まれた一つの素子分離領域に備えられていることを特徴とする半導体装置。
15. 第１導電型のシリコンからなる活性層（３）が絶縁膜（４）の一面側に形成されたＳＯＩ基板（１）に形成され、前記活性層（３）の表面側において該活性層（３）の表層部に形成された第１不純物層（５、７７、８８）を中心として第２不純物層（６、７１、８１）が該第１不純物層（５、７７、８８）の周囲を放射状に囲んだ上面レイアウトとなる半導体素子が備えられた半導体装置において、
    前記活性層（３）のうち前記絶縁膜（４）に貼り合わされる側の表面に、前記半導体素子と対応する前記放射状のレイアウトとされ、かつ、交互に繰り返し形成された第２導電型領域（１０）および前記活性層（３）よりも第１導電型不純物濃度が高い第１導電型領域（１１）が備えられていることを特徴とする半導体装置。
16. 第１導電型のシリコン基板（１２）を用意する工程と、
    前記シリコン基板（１２）の表面に、所定箇所（１０ａ）を中心とした放射状のレイアウトとされ、かつ、交互に繰り返される第２導電型領域（１０）および第１導電型領域（１１）を形成する工程と、
    前記の交互に繰り返される第２導電型領域（１０）および第１導電型領域（１１）が形成された前記シリコン基板（１２）と支持基板（２）とを、前記シリコン基板（１２）における前記の交互に繰り返される第２導電型領域（１０）および第１導電型領域（１１）が形成された側の表面が前記支持基板（２）側に向けられるように、埋込絶縁膜（４）を介して貼り合せる工程と、
    前記支持基板（２）と貼り合わされた前記シリコン基板（１２）のうち前記の交互に繰り返される第２導電型領域（１０）および第１導電型領域（１１）が形成された表面と反対側の表面を除去して薄膜化することでシリコンからなり、前記第１導電型領域（１１）よりも第１導電型不純物濃度が低い活性層（３）を形成する工程と、
    前記活性層（３）のうち前記埋込絶縁膜（４）と反対側の表面に対して、上面レイアウトが前記の交互に繰り返される第２導電型領域（１０）および第１導電型領域（１１）と対応し、第１不純物層（５、７７、８８）と第２不純物層（６、７１、８１）とが前記第１不純物層（５、７７、８８）を中心とした周囲を前記第２不純物層（６、７１、８１）が放射状に囲んだ上面レイアウトとされた半導体素子を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。

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