DE102010041547A1 - Halbleitervorrichtung mit einem SOI-Substrat und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung mit einem SOI-Substrat und Verfahren zur Herstellung derselben Download PDF

Info

Publication number
DE102010041547A1
DE102010041547A1 DE102010041547A DE102010041547A DE102010041547A1 DE 102010041547 A1 DE102010041547 A1 DE 102010041547A1 DE 102010041547 A DE102010041547 A DE 102010041547A DE 102010041547 A DE102010041547 A DE 102010041547A DE 102010041547 A1 DE102010041547 A1 DE 102010041547A1
Authority
DE
Germany
Prior art keywords
region
layer
conductivity type
insulating film
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102010041547A
Other languages
English (en)
Other versions
DE102010041547A8 (de
Inventor
Youichi Kariya-city Ashida
Norihito Kariya-city Tokura
Shigeki Kariya-city Takahashi
Yoshiaki Kariya-city Nakayama
Satoshi Kariya-city Shiraki
Kouji Kariya-city Senda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2009232421A external-priority patent/JP4935880B2/ja
Priority claimed from JP2010177427A external-priority patent/JP5012978B2/ja
Application filed by Denso Corp filed Critical Denso Corp
Publication of DE102010041547A1 publication Critical patent/DE102010041547A1/de
Publication of DE102010041547A8 publication Critical patent/DE102010041547A8/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66128—Planar diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Abstract

Eine Halbleitervorrichtung enthält: ein SOI-Substrat (1); ein Halbleiterelement (5, 6, 71, 77, 81, 88) mit ersten und zweiten Verunreinigungsschichten (5, 6, 71, 77, 81, 88), die in einer aktiven Schicht (3) des SOI-Substrats (1) angeordnet sind, wobei die zweite Verunreinigungsschicht (6, 71, 81) die erste Verunreinigungsschicht (5, 77, 88) umgibt; und mehrere Bereiche vom ersten und zweiten Leitungstyp (10, 11), die in einem Teil der aktiven Schicht (3) benachbart zu einem eingebetteten Isolierfilm (4) des SOI-Substrats (1) angeordnet sind. Die Bereiche vom ersten und zweiten Leitungstyp (10, 11) sind abwechselnd angeordnet. Die Bereiche vom ersten und zweiten Leitungstyp (10, 11) weisen ein Layout auf, das dem Halbleiterelement (5, 6, 71, 77, 81, 88) entspricht.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem SOI-Substrat (Silizium auf Isolator bzw. Isolierung) und ein Verfahren zur Herstellung derselben. Die Halbleitervorrichtung weist eine ausreichende Durchschlagspannung auf.
  • Herkömmlich weist eine Halbleitervorrichtung ein Halbleiterelement auf, das in einem SOI-Substrat ausgebildet ist. Das SOI-Substrat wird derart vorbereitet, dass ein Trägersubstrat und eine aktive Schicht über einen eingebetteten Isolierfilm aneinander gebondet werden. In der Halbleitervorrichtung ist ein Potenzial des Trägersubstrats auf ein vorbestimmtes Potenzial wie beispielsweise ein GND-Potenzial (Massepotenzial) festgelegt, wenn die Vorrichtung betrieben wird. Bei einer derartigen Bedingung, bei der das Potenzial des Trägersubstrats auf das vorbestimmte Potenzial festgelegt ist, wird, wenn eine hohe Spannung auf einen vorbestimmten Teil der aktiven Schicht ausgeübt bzw. angelegt wird, eine elektrische Ladung in einem Teil der aktiven Schicht, der benachbart zu dem Isolierfilm ist, induziert, so dass eine Inversionsschicht ausgebildet wird. Dementsprechend wird die Durchschlagspannung verringert. Diese Verringerung wird mit Bezug auf 22 erläutert.
  • 22 zeigt eine äquivalente elektrische Potenzialverteilung in der Halbleitervorrichtung, die eine Lateral-PN-Diode aufweist, in Bezug auf ein SPI-Substrat J1. Wenn eine hohe Spannung an eine Kathodenelektrode J2 der PN-Diode angelegt wird und eine Anodenelektrode J3 geerdet ist, wird eine positive Ladung in einem Teil der aktiven Schicht J4 benachbart zu dem eingebetteten Isolierfilm J5 induziert, so dass eine Inversionsschicht in dem Teil der aktiven Schicht J4 ausgebildet wird. Somit wird ein Abstand benachbarter äquivalenter elektrischer Potenziallinien zwischen dem N+-Kathodenbereich J6 und dem Isolierfilm J5 geschmälert. Dementsprechend wird das elektrische Feld zwischen dem N+-Kathodenbereich J6 und dem Isolierfilm J5 groß. Somit wird die Durchschlagspannung der Vorrichtung verringert.
  • Um eine Verringerung der Durchschlagspannung zu verhindern, wird eine Halbleitervorrichtung, die einen Isolierfilm aufweist, dessen Oberfläche konkav und konvex ausgebildet ist, in der JP-B2-3959125 , die der US-P-6 049 109 entspricht, beschrieben. 23 zeigt eine Querschnittsansicht der Vorrichtung. Eine Konkavität J5a und eine Konvexität J5b sind auf dem eingebetteten Isolierfilm J5 ausgebildet, so dass eine positive Ladung an der Konkavität J5a angeordnet ist. Somit wird eine Pseudofeldplatte erzeugt. Wenn die Pseudofeldplatte ausgebildet ist, sind die äquivalenten elektrischen Potenziallinien in einer vertikalen Richtung in Richtung der Konvexität J5b angeordnet. Dementsprechend wird der Abstand zwischen benachbarten äquivalenten elektrischen Potenziallinien modifiziert, so dass die Durchschlagspannung verbessert ist.
  • Es sind jedoch verschiedene Schritte zum Ausbilden der Konkavität und der Konvexität auf dem eingebetteten Isolierfilm notwendig. Somit ist der Herstellungsprozess komplizierter. Insbesondere wird, bevor ein Siliziumsubstrat als die aktive Schicht auf das Trägersubstrat gebondet wird, eine Konkavität auf der Rückseite des Siliziumsubstrats durch ein Fotoätzverfahren ausgebildet. Somit werden die Konkavität und die Konvexität auf dem Siliziumsubstrat in einem Konkavitäts- und Konvexitätsausbildungsschritt ausgebildet. Dann wird in einem Isolierungsausbildungsschritt ein Isolierfilm auf der Rückseite des Siliziumsubstrats abgeschieden, auf der die Konkavität und die Konvexität ausgebildet sind. In einem Abflachungsschritt wird die Oberfläche des Isolierfilms abgeflacht. Außerdem ist es, um die Ladung an der Konkavität anzuordnen, notwendig, die Konkavität mit einer ausreichenden Tiefe in dem Konkavitäts- und Konvexitätsausbildungsschritt auszubilden. In dem Isolierungsausbildungsschritt wird der Isolierfilm derart ausgebildet, dass er eine ausreichende Dicke aufweist, so dass die Konkavität in den Isolierfilm eingebettet wird. Außerdem wird der Isolierfilm in dem Abflachungsschritt abgeflacht. Somit ist der Herstellungsprozess der Vorrichtung kompliziert.
  • Außerdem wird herkömmlich eine Halbleitervorrichtung mit einer hohen Durchschlagspannung aus einem SOI-Substrat vorbereitet, das ein Trägersubstrat, eine aktive Schicht und einen eingebetteten Isolierfilm enthält. In dieser Vorrichtung kann eine Verringerung der Durchschlagspannung in einer Umgebung der Vorrichtung ansteigen.
  • In der JP-B2-4204895 , die der US 2004/03227188 entspricht, sind Spannungsteilerdioden auf einer Seite der Vorrichtung mit hoher Durchschlagspannung über einem Isolierfilm angeordnet, wobei die Vorrichtung eine rechteckige Gestalt aufweist. Die Dioden sind über eine Verdrahtung miteinander gekoppelt. In diesem Fall unterteilt die Spannungsteilerdiode entsprechend einem Abstand die Spannung zwischen einem Ende der Vorrichtung auf der Hochspannungsseite bis zu dem anderen Ende der Vorrichtung auf der Niederspannungsseite in mehreren Stufen. Somit wird eine Steuerung eines elektrischen Potenzials durch die Seite der Vorrichtung durchgeführt, und daher wird das elektrische Feld verringert. Die Verringerung der Durchschlagspannung wird eingeschränkt.
  • In der obigen Vorrichtung ist die Spannungsteilerdiode jedoch, um das elektrische Potenzial der Seite der Vorrichtung zu steuern, als eine Steuervorrichtung zusätzlich in der Vorrichtung ausgebildet. Somit vergrößern sich die Abmessungen der Vorrichtung.
  • Im Hinblick auf die oben beschriebenen Probleme ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit einem SOI-Substrat und ein Verfahren zum Herstellen derselben zu schaffen, wobei eine Durchschlagspannung der Vorrichtung verbessert ist.
  • Die Aufgabe wird mit den Merkmalen der unabhängigen Ansprüche gelöst. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen der Erfindung gerichtet.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung ein SPI-Substrat mit einem Trägersubstrat, einem eingebetteten Isolierfilm und einer aktiven Schicht, die in dieser Reihenfolge geschichtet sind, wobei die aktive Schicht aus Silizium besteht, das einen ersten Leitungstyp aufweist; ein Halbleiterelement mit einer ersten Verunreinigungsschicht und einer zweiten Verunreinigungsschicht, die in einem Oberflächenabschnitt der aktiven Schicht angeordnet sind, wobei die zweite Verunreinigungsschicht die erste Verunreinigungsschicht umgibt, so dass die erste Verunreinigungsschicht und die zweite Verunreinigungsschicht ein erstes Layout aufweisen; einen Elementtrennbereich, der in der aktiven Schicht angeordnet und von einer Elementtrennstruktur umgeben ist; und mehrere Bereiche vom ersten Leitungstyp und mehrere Bereiche vom zweiten Leitungstyp, die in dem Elementtrennbereich angeordnet sind. Die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp sind in einem Teil der aktiven Schicht, der benachbart zu dem eingebetteten Isolierfilm ist, und abwechselnd zwischen der ersten Verunreinigungsschicht und der zweiten Verunreinigungsschicht angeordnet. Die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp weisen ein zweites Layout auf, das dem Halbleiterelement entspricht. Die Bereiche vom ersten Leitungstyp weisen eine Verunreinigungskonzentration auf, die größer als diejenige der aktiven Schicht ist.
  • In der obigen Vorrichtung ist der Bereich vom ersten Leitungstyp zwischen den Bereichen vom zweiten Leitungstyp angeordnet, so dass die Bereiche vom zweiten Leitungstyp mit einem vorbestimmten Abstand zueinander beabstandet sind. Die Bereiche vom ersten und zweiten Leitungstyp sind in dem Teil der aktiven Schicht, der benachbart zu dem eingebetteten Isolierfilm ist, und unterhalb des Halbleiterelements angeordnet. Dementsprechend wird eine Ladung in einem Teil der Bereiche vom zweiten Leitungstyp, der benachbart zu dem Isolierfilm ist, induziert. Insbesondere wird keine Ladung in einem Teil der Bereiche vom ersten Leitungstyp, der benachbart zu dem Isolierfilm ist, induziert. Somit ist eine Inversionsschicht in dem Teil der Bereiche vom zweiten Leitungstyp angeordnet. Dementsprechend wird eine Pseudofeldplatte ausgebildet. Somit wird ein Spannungsabfall entsprechend einem Abstand des Bereichs vom ersten Leitungstyp in einem unteren Abschnitt der aktiven Schicht, der benachbart zu dem Isolierfilm ist, erzeugt. Die Durchschlagspannung wird ohne Ausbilden einer Konkavität und Konvexität mit einer großen Tiefe verbessert.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung ein SPI-Substrat mit einem Trägersubstrat, einem eingebetteten Isolierfilm und einer aktiven Schicht, die in dieser Reihenfolge geschichtet sind, wobei die aktive Schicht aus Silizium besteht, das einen ersten Leitungstyp aufweist; ein Halbleiterelement, das eine erste Verunreinigungsschicht und eine zweite Verunreinigungsschicht aufweist, die in einem Oberflächenabschnitt der aktiven Schicht angeordnet sind, wobei die zweite Verunreinigungsschicht die erste Verunreinigungsschicht umgibt, so dass die erste Verunreinigungsschicht und die zweite Verunreinigungsschicht ein erstes Layout aufweisen; und mehrere Bereiche vom ersten Leitungstyp und mehrere Bereiche vom zweiten Leitungstyp, die in einem Teil der aktiven Schicht, der benachbart zu dem eingebetteten Isolierfilm ist, angeordnet sind. Die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp sind abwechselnd angeordnet. Die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp weisen ein zweites Layout auf, das dem Halbleiterelement entspricht.
  • In der obigen Vorrichtung ist der Bereich vom ersten Leitungstyp zwischen den Bereichen vom zweiten Leitungstyp angeordnet, so dass die Bereiche vom zweiten Leitungstyp mit einem vorbestimmten Abstand zueinander beabstandet sind. Die Bereiche vom ersten und zweiten Leitungstyp sind in dem Teil der aktiven Schicht, der benachbart zu dem eingebetteten Isolierfilm ist, und unterhalb des Halbleiterelements angeordnet. Dementsprechend wird eine Ladung in einem Teil der Bereiche vom zweiten Leitungstyp, der benachbart zu dem Isolierfilm ist, induziert. Insbesondere wird keine Ladung in einem Teil der Bereiche vom ersten Leitungstyp, der benachbart zu dem Isolierfilm ist, induziert. Somit ist eine Inversionsschicht in dem Teil der Bereiche vom zweiten Leitungstyp angeordnet. Dementsprechend wird eine Pseudofeldplatte ausgebildet. Somit wird ein Spannungsabfall entsprechend einem Abstand des Bereichs vom ersten Leitungstyp in einem unteren Abschnitt der aktiven Schicht, der benachbart zu dem Isolierfilm ist, erzeugt. Somit erstrecken sich die äquivalenten elektrischen Potenziallinien in der vertikalen Richtung in Richtung des Bereichs vom ersten Leitungstyp, und daher wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien kompensiert bzw. ausgeglichen. Somit wird die Durchschlagspannung verbessert. Ohne eine Konkavität und Konvexität mit einer großen Tiefe auszubilden, wird die Durchschlagspannung der Vorrichtung verbessert.
  • Gemäß einem dritten Aspekt der vorliegenden Erfindung enthält ein Verfahren zum Herstellen einer Halbleitervorrichtung: Vorbereiten eines Siliziumsubstrats, das einen ersten Leitungstyp aufweist; Ausbilden mehrerer Bereiche vom ersten Leitungstyp und mehrerer Bereiche vom zweiten Leitungstyp in einem ersten Oberflächenabschnitt des Siliziumsubstrats derart, dass die Bereiche vom zweiten Leitungstyp einen Mittelbereich enthalten und die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp abwechselnd angeordnet sind, so dass sie ein zweites Layout um den Mittelbereich aufweisen; Bonden des Siliziumsubstrats an ein Trägersubstrat über einen eingebetteten Isolierfilm derart, dass der erste Oberflächenabschnitt des Siliziumsubstrats dem Trägersubstrat durch den eingebetteten Isolierfilm gegenüberliegt; Entfernen eines Teils eines zweiten Oberflächenabschnitts des Siliziumsubstrats, so dass das Siliziumsubstrat verdünnt wird und das Siliziumsubstrat eine aktive Schicht bereitstellt, wobei der zweite Oberflächenabschnitt gegenüber dem ersten Oberflächenabschnitt angeordnet ist; Ausbilden eines Halbleiterelements in dem zweiten Oberflächenabschnitt des Siliziumsubstrats. Das Halbleiterelement enthält eine erste Verunreinigungsschicht und eine zweite Verunreinigungsschicht. Die zweite Verunreinigungsschicht umgibt die erste Verunreinigungsschicht, und die erste Verunreinigungsschicht und die zweite Verunreinigungsschicht weisen ein erstes Layout auf, das dem zweiten Layout entspricht.
  • In dem obigen Verfahren ist der Bereich vom ersten Leitungstyp zwischen den Bereichen vom zweiten Leitungstyp angeordnet, so dass die Bereiche vom zweiten Leitungstyp mit einem vorbestimmten Abstand zueinander beabstandet sind. Die Bereiche vom ersten und zweiten Leitungstyp sind in dem Teil der aktiven Schicht, der benachbart zu dem eingebetteten Isolierfilm ist, und unterhalb des Halbleiterelements angeordnet. Dementsprechend wird eine Ladung in einem Teil der Bereiche vom zweiten Leitungstyp, der benachbart zu dem Isolierfilm ist, induziert. Insbesondere wird keine Ladung in einem Teil der Bereiche vom ersten Leitungstyp, der benachbart zu dem Isolierfilm ist, induziert. Somit ist eine Inversionsschicht in dem Teil der Bereiche vom zweiten Leitungstyp angeordnet. Dementsprechend wird eine Pseudofeldplatte ausgebildet. Somit wird ein Spannungsabfall entsprechend einem Abstand des Bereichs vom ersten Leitungstyp in einem unteren Abschnitt der aktiven Schicht, der benachbart zu dem isolierfilm ist, erzeugt. Somit erstrecken sich die äquivalenten elektrischen Potenziallinien in der vertikalen Richtung in Richtung des Bereichs vom ersten Leitungstyp, und daher wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien kompensiert bzw. ausgeglichen. Somit wird die Durchschlagspannung verbessert. Ohne eine Konkavität und Konvexität mit einer großen Tiefe auszubilden, wird die Durchschlagspannung der Vorrichtung verbessert.
  • Gemäß einem vierten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung ein SPI-Substrat mit einem Trägersubstrat, einem eingebetteten Isolierfilm und einer aktiven Schicht, die in dieser Reihenfolge geschichtet sind, wobei die aktive Schicht einen ersten Leitungstyp aufweist; einen ersten Bereich mit einem ersten Halbleiterelementbereich und einer ersten Grabentrennstruktur, der in dem SPI-Substrat angeordnet ist; einen zweiten Bereich mit einem zweiten Halbleiterelementbereich und einer zweiten Grabentrennstruktur, der in dem SPI-Substrat angeordnet ist. Der erste Bereich ist von dem zweiten Bereich getrennt. Die erste Grabentrennstruktur umgibt einen äußeren Umfang des ersten Bereichs, und die zweite Grabentrennstruktur umgibt einen äußeren Umfang des zweiten Bereichs. Der erste Halbleiterelementbereich enthält ein erstes Halbleiterelement. Das erste Halbleiterelement enthält eine erste Verunreinigungsschicht, eine zweite Verunreinigungsschicht, eine erste Elektrode und eine zweite Elektrode. Die erste Verunreinigungsschicht und die zweite Verunreinigungsschicht sind in einem Oberflächenabschnitt der aktiven Schicht angeordnet. Sowohl die erste Verunreinigungsschicht als auch die zweite Verunreinigungsschicht weisen ein Streifenmuster mit einer Richtung entlang einer Längsrichtung auf. Eine erste Spannung ist an die erste Verunreinigungsschicht über die erste Elektrode anlegbar, und eine zweite Spannung ist an die zweite Verunreinigungsschicht über die zweite Elektrode anlegbar. Die erste Spannung ist höher als die zweite Spannung. Der erste Bereich enthält außerdem mehrere elektrische Potenzialsteuerbereiche, die an beiden Seiten des Halbleiterelementbereichs entlang der Längsrichtung angeordnet sind. Die elektrischen Potenzialsteuerbereiche sind zwischen der ersten Verunreinigungsschicht und der zweiten Verunreinigungsschicht entlang jeder Seite des Halbleiterelementbereichs angeordnet. Der erste Bereich enthält außerdem ein Elektrodenmuster, das auf dem Halbleiterelementbereich und den elektrischen Potenzialsteuerbereichen angeordnet ist. Das Elektrodenmuster erstreckt sich von der ersten Verunreinigungsschicht zu der zweiten Verunreinigungsschicht. Das Elektrodenmuster ist mit jedem elektrischen Potenzialsteuerbereich elektrisch gekoppelt.
  • In der obigen Vorrichtung wird das elektrische Potenzial des Oberflächenabschnitts des Halbleiterelementbereichs graduell von der ersten Verunreinigungsschicht als einer Hochpotenzialseite zu der zweiten Verunreinigungsschicht als einer Niederpotenzialseite verringert, da der Spannungsabfall durch den Innenwiderstand des Elektroden musters erzeugt wird. Außerdem wird das elektrische Potenzial jedes elektrischen Potenzialsteuerbereichs auf der Seite des Halbleiterelementbereichs stufenweise von der ersten Verunreinigungsschicht als einer Hochpotenzialseite zu der zweiten Verunreinigungsschicht als einer Niederpotenzialseite verringert, da ein Spannungsabfall durch den Innenwiderstand des Elektrodenmusters erzeugt wird. Dementsprechend werden das elektrische Potenzial jedes elektrischen Potenzialsteuerbereichs, der auf der Seite des Halbleiterelementbereichs angeordnet ist, und das elektrische Potenzial des Oberflächenabschnitts des Halbleiterelementbereichs verringert, da das elektrische Potenzial des Halbleiterelementbereichs von der ersten Verunreinigungsschicht zu der zweiten Verunreinigungsschicht verringert wird. Dementsprechend wird eine Konzentrierung des elektrischen Felds an beiden Enden sowohl der ersten als auch der zweiten Verunreinigungsschicht entlang der Längsrichtung eingeschränkt. Somit wird eine Verringerung der Durchschlagspannung verhindert. Außerdem können die elektrischen Potenziale der jeweiligen elektrischen Potenzialsteuerbereiche, die auf der Seite der Halbleiterelementbereichs angeordnet ist, unter Verwendung des Elektrodenmusters unterschiedlich voneinander gesteuert werden. Dementsprechend ist es nicht notwendig, eine Steuervorrichtung wie beispielsweise eine herkömmliche Teilerdiode um den Halbleiterelementbereich auszubilden. Dementsprechend werden die Abmessungen der Vorrichtung verringert, und die Konzentrierung des elektrischen Felds an dem Umfang der Vorrichtung mit hoher Durchschlagspannung wird eingeschränkt. Somit weist die Vorrichtung eine hohe Durchschlagspannung auf.
  • Die obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung mit Bezug auf die zugehörigen Zeichnungen deutlich. Es zeigen:
  • 1 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform zeigt;
  • 2A ein Diagramm, das ein Layout einer oberen Fläche der Vorrichtung der 1 zeigt, und 2B ein Diagramm, das ein Layout einer Rückseitenfläche der Vorrichtung der 1 zeigt;
  • 3A ein Diagramm, das eine äquivalente elektrische Potenzialverteilung in der Vorrichtung der 1 zeigt, und 3B ein Diagramm, das einen Zustand zeigt, bei dem eine Ladung induziert ist;
  • 4A bis 4D Diagramme, die einen Herstellungsprozess der Vorrichtung der 1 zeigen;
  • 5 ein Diagramm, das ein Layout einer Drahtherausführungsstruktur der Vorrichtung der 1 zeigt;
  • 6 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform zeigt;
  • 7A ein Diagramm, das ein Layout einer oberen Fläche der Vorrichtung der 6 zeigt, und 7B ein Diagramm, das ein Layout einer Rückseitenfläche der Vorrichtung der 6 zeigt;
  • 8 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform zeigt;
  • 9A ein Diagramm, das ein Layout einer oberen Fläche der Vorrichtung der 8 zeigt; und 9B ein Diagramm, das ein Layout einer Rückseitenfläche der Vorrichtung der 8 zeigt;
  • 10 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform zeigt;
  • 11A ein Diagramm, das ein Layout einer oberen Fläche der Vorrichtung der 10 zeigt, und 11B ein Diagramm, das ein Layout einer Rückseitenfläche der Vorrichtung der 10 zeigt;
  • 12 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform zeigt;
  • 13 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform zeigt;
  • 14 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer siebten Ausführungsform zeigt;
  • 15 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer achten Ausführungsform zeigt;
  • 16 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß weiteren Ausführungsformen zeigt;
  • 17 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß weiteren Ausführungsformen zeigt;
  • 18 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß weiteren Ausführungsformen zeigt;
  • 19 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung mit einem LDMOS-Element gemäß weiteren Ausführungsformen zeigt;
  • 20 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung mit einem IGBT gemäß weiteren Ausführungsformen zeigt;
  • 21 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß weiteren Ausführungsformen zeigt;
  • 22 ein Diagramm, das eine äquivalente elektrische Potenzialverteilung in einer Halbleitervorrichtung mit einer Lateral-PN-Diode, die in einem SPI-Substrat ausgebildet ist, zeigt;
  • 23 ein Diagramm, das eine Halbleitervorrichtung mit einem Isolierfilm, auf dem Konkavitäten und Konvexitäten ausgebildet sind, zeigt;
  • 24 ein Diagramm, das ein oberes Layout einer Halbleitervorrichtung gemäß einer neunten Ausführungsform zeigt;
  • 25 ein Diagramm, das eine Querschnittsansicht der Vorrichtung entlang der Linie XXV-XXV der 24 zeigt;
  • 26 ein Diagramm, das eine Querschnittsansicht der Vorrichtung entlang der Linie XXVI-XXVI der 24 zeigt;
  • 27 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer zehnten Ausführungsform zeigt;
  • 28 ein Diagramm, das eine Querschnittsansicht der Vorrichtung entlang der Linie XXVIII-XXVIII der 27 zeigt;
  • 29A ein Diagramm, das ein oberes Layout einer anderen Halbleitervorrichtung mit einer anderen Grabentrennstruktur zeigt, und 29B ein Diagramm, das eine Querschnittsansicht der Vorrichtung entlang der Linie XXIXB-XXIXB der 28A zeigt;
  • 30 ein Diagramm, das ein oberes Layout einer PN-Diode, die einen Bereich in einer Halbleitervorrichtung ausbildet, gemäß einer elften Ausführungsform zeigt;
  • 31 ein Diagramm, das ein unteres Layout der PN-Diode, die einen Bereich in der Vorrichtung der 30 ausbildet, zeigt;
  • 32 ein Diagramm, das eine Querschnittsansicht der Vorrichtung entlang der Linie XXXII-XXXII der 30 zeigt;
  • 33 ein Diagramm, das eine Querschnittsansicht der Vorrichtung entlang der Linie XXXIII-XXXIII der 30 zeigt;
  • 34 ein Diagramm, das ein oberes Layout einer Grabentrennstruktur in einer Halbleitervorrichtung gemäß einer zwölften Ausführungsform zeigt;
  • 35 ein Diagramm, das ein oberes Layout einer Grabentrennstruktur in einer Halbleitervorrichtung gemäß einer dreizehnten Ausführungsform zeigt;
  • 36 ein Diagramm, das ein oberes Layout einer Grabentrennstruktur in einer Halbleitervorrichtung gemäß einer vierzehnten Ausführungsform zeigt;
  • 37 ein Diagramm, das ein oberes Layout einer Grabentrennstruktur in einer Halbleitervorrichtung gemäß einer fünfzehnten Ausführungsform zeigt;
  • 38A ein Diagramm, das ein oberes Layout einer Grabentrennstruktur in einer Halbleitervorrichtung gemäß einer sechzehnten Ausführungsform zeigt, 38B ein Diagramm, das eine Querschnittsansicht der Vorrichtung entlang der Linie XXXVIIIB-XXXVIIIB der 38A zeigt, und 38C ein Diagramm, das eine Querschnittsansicht der Vorrichtung entlang der Linie XXXVIIIC-XXXVIIIC der 38A zeigt;
  • 39A ein Diagramm, das ein oberes Layout einer Grabentrennstruktur in einer Halbleitervorrichtung gemäß einer siebzehnten Ausführungsform zeigt, 39B ein Diagramm, das eine Querschnittsansicht der Vorrichtung entlang der Linie XXXIXB-XXXIXB der 39A zeigt, und 39C ein Diagramm, das eine Querschnittsansicht der Vorrichtung entlang der Linie XXXIXC-XXXIXC der 39A zeigt;
  • 40 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung mit einem LDMOS-Element gemäß weiteren Ausführungsformen zeigt; und
  • 41 ein Diagramm, das eine Querschnittsansicht einer Halbleitervorrichtung mit einem IGBT gemäß weiteren Ausführungsformen zeigt.
  • (Erste Ausführungsform)
  • Im Folgenden wird eine erste Ausführungsform erläutert. In der ersten Ausführungsform weist eine Halbleitervorrichtung eine Lateral-PN-Diode als ein Halbleiterelement auf. 1 zeigt eine Querschnittsansicht der Halbleitervorrichtung. Die 2A und 2B zeigen ein Layout einer oberen Fläche und ein Layout einer Rückseitenfläche der Vorrichtung.
  • Wie es in 1 gezeigt ist, ist die Vorrichtung aus einem SPI-Substrat 1 ausgebildet. Das Substrat 1 wird derart vorbereitet, dass ein Trägersubstrat aus einem Siliziumsubstrat und eine aktive Schicht 3 über einen eingebetteten Isolierfilm 4 aneinander gebondet werden. Der eingebettete Isolierfilm 4 besteht aus einem Oxidfilm oder Ähnlichem. Die aktive Schicht 3 wird derart vorbereitet, dass ein Siliziumsubstrat vom N–-Typ verdünnt wird. Die aktive Schicht 3 wird durch eine Elementtrennstruktur in mehrere Elementtrennbereiche unterteilt. Die PN-Diode wird in einem Elementtrennbereich, der von der Elementtrennstruktur umgeben ist, ausgebildet.
  • Die Dicke der aktiven Schicht 3 beträgt beispielsweise 5 bis 25 Mikrometer. Ein Kathodenbereich vom N+-Typ 5 als eine erste Verunreinigungsschicht aus einer Diffusionsschicht und ein Anodenbereich vom P+-Typ 6 als eine zweite Verunreinigungsschicht aus einer Diffusionsschicht sind in einem Oberflächenabschnitt der aktiven Schicht 3 ausgebildet. Der Kathodenbereich 5 weist eine N-Verunreinigungskonzentration in einem Bereich zwischen 1 × 1019 cm–3 und 1 × 1021 cm–3 und eine Übergangstiefe in einem Bereich zwischen 0,1 Mikrometern und 0,5 Mikrometern auf. Der Anodenbereich 6 weist eine N-Verunreinigungskonzentration in einem Bereich zwischen 1 × 1019 cm–3 und 1 × 1021 cm–3 und eine Übergangstiefe in einem Bereich zwischen 0,1 Mikrometern und 1,0 Mikrometern auf. Wie es in 2A gezeigt ist, weisen der Kathodenbereich 5 und der Anodenbereich 6 ein oberes Layout derart auf, dass der Anodenbereich 6 den Kathodenbereich 5 als einer Mitte umgibt, der Kathodenbereich 5 eine kreisförmige Gestalt aufweist und der Kathodenbereich 5 von dem Anodenbereich 6 mit einem vorbestimmten Abstand beabstandet ist.
  • Ein LOCOS-Oxidfilm 7 ist in einem Oberflächenabschnitt der aktiven Schicht 3 zwischen dem Kathodenbereich 5 und dem Anodenbereich 6 ausgebildet. Eine Kathodenelektrode 8 ist von dem LOCOS-Oxidfilm 7 getrennt und auf dem Kathodenbereich 5 ausgebildet. Die Kathodenelektrode 8 ist mit dem Kathodenbereich 5 elektrisch gekoppelt. Eine Anodenelektrode 9 ist von dem LOCOS-Oxidfilm 7 getrennt und auf dem Anodenbereich 6 ausgebildet. Die Anodenelektrode 9 ist mit dem Anodenbereich 6 elektrisch gekoppelt. Somit stellen die aktive Schicht 3, der Kathodenbereich 5, der Anodenbereich 6, die Kathodenelektrode 8 und die Anodenelektrode 9 eine Lateral-PN-Diode bereit.
  • Wie es in 26 gezeigt ist, weisen die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11 ein Rückseitenlayout derart auf, dass einer der Bereiche vom P-Typ 10 eine kreisförmige Gestalt aufweist und einen Mittelbereich 10a bereitstellt, wobei die Bereiche vom N-Typ 11 und die Bereiche vom P-Typ 10 den Mittelbereich 10a abwechselnd und konzentrisch umgeben. Die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11 weisen dieselbe Übergangstiefe zu dem Isolierfilm 4 auf. Die Übergangstiefe liegt in einem Bereich zwischen 1,0 Mikrometern und 10 Mikrometern. Der Bereich vom P-Typ 10 weist eine P-Verunreinigungskonzentration in einem Bereich zwischen 1 × 1015 cm–3 und 1 × 1019 cm–3 auf. Der Bereich vom N-Typ 11 weist eine N-Verunreinigungskonzentration in einem Bereich zwischen 1 × 1015 cm–3 und 1 × 1019 cm–3 auf.
  • Somit ist die Halbleitervorrichtung vorbereitet bzw. hergestellt. In der Vorrichtung sind die Bereiche vom P-Typ 10, die eine Ringgestalt aufweisen, und die Bereiche vom N-Typ 11, die eine Ringgestalt aufweisen, abwechselnd derart angeordnet, dass sie den Mittelbereich 10a, der die kreisförmige Gestalt aufweist, umgeben. Die Bereiche vom P Typ 10 und die Bereiche vom N-Typ 11 sind in der aktiven Schicht 3 unterhalb des Halbleiterelements, d. h. der PN-Diode, angeordnet. Somit werden die folgenden Wirkungen und Funktionen erzielt.
  • Wenn eine hohe Spannung an die Kathodenelektrode 8 angelegt wird und die Anodenelektrode 9 und das Trägersubstrat 2 geerdet sind, wird eine positive Ladung in einem Teil der Bereiche vom P-Typ 10 benachbart zu dem Isolierfilm 4 induziert. Die positive Ladung wird nicht in einem Teil der Bereiche vom N-Typ 11 benachbart zu dem Isolierfilm 4 induziert, da die Verunreinigungskonzentration der Bereiche vom N-Typ 11 ausreichend groß ist, so dass die Bereiche vom N-Typ 11 keine Inversionsschicht bereitstellen. Somit ist die Inversionsschicht in dem Teil der Bereiche vom P-Typ 10 und nicht in dem Teil der Bereiche vom N-Typ 11 angeordnet. Somit wird eine Pseudofeldplatte ausgebildet, so dass ein homogener Spannungsabfall, der dem Abstand zwischen den Bereichen vom P-Typ 10 entspricht, zwischen dem Kathodenbereich 5 und dem Anodenbereich 6 in einem unteren Abschnitt der aktiven Schicht 3 bewirkt wird.
  • Wenn nur die Bereiche vom N-Typ 11 ausgebildet sind, erstreckt sich eine Verarmungsschicht von den Bereichen vom N-Typ 11 nicht ausreichend, so dass kein RESURF(verringertes Oberflächenfeld)-Effekt erzielt wird, und somit kann die Durchschlagspannung nicht verbessert werden. In dieser Ausführungsform erstreckt sich die Verarmungsschicht ausreichend, da die Bereiche vom P-Typ 10 zusätzlich zu den Bereichen vom N-Typ 11 ausgebildet sind, und somit wird die Durchschlagspannung verbessert.
  • Die obigen Merkmale werden ebenfalls durch eine äquivalente elektrische Potenzialverteilung in der Halbleitervorrichtung bestätigt. 3A zeigt die äquivalente elektrische Potenzialverteilung der Vorrichtung, wenn eine hohe Spannung an die Kathodenelektrode 8 der PN-Diode angelegt wird und die Anodenelektrode 9 und das Trägersubstrat 2 geerdet sind. 3B ist eine teilweise vergrößerte Querschnittsansicht der Vorrichtung, wenn eine Ladung induziert ist.
  • Wie es in 3B gezeigt ist, wird die Ladung in einem Teil des Bereichs vom P-Typ 10 benachbart zu dem Isolierfilm 4 induziert. Dementsprechend stellen der Bereich vom P-Typ 10 und der Bereich vom N-Typ 11 eine Pseudofeldplatte bereit. Somit erstreckt sich, wie es in 3A gezeigt ist, die äquivalente elektrische Potenziallinie in Richtung des Bereichs vom N-Typ 11 entlang der Vertikalrichtung. Somit wird ähnlich wie in dem Stand der Technik, der den eingebetteten Isolierfilm, der eine Konkavität und Konvexität aufweist, schafft, der Abstand zwischen benachbarten äquivalenten elektrischen Potenziallinien verbessert, so dass die Durchschlagspannung verbessert wird.
  • In der Vorrichtung gemäß der vorliegenden Ausführungsform sind der Bereich vom P-Typ 10 und der Bereich vom N-Typ 11 in der aktiven Schicht 3 in der Nähe des Isolierfilms 4 unterhalb des Halbleiterelements angeordnet. Somit wird die Durchschlagspannung verbessert, und daher weist die Vorrichtung sogar dann eine ausreichende Durchschlagspannung auf, wenn die Vorrichtung keine Konvexitäts- und Konkavitätsstruktur mit einer tiefen Konkavität aufweist.
  • Das Herstellungsverfahren der Vorrichtung gemäß der vorliegenden Ausführungsform wird im Folgenden erläutert. Die 4A bis 4D zeigen den Herstellungsprozess der Vorrichtung.
  • <Schritt der Fig. 4A>
  • Zunächst wird ein Siliziumsubstrat 12, das einen N–-Leitungstyp aufweist, zum Ausbilden der aktiven Schicht vorbereitet. Eine Maske (nicht gezeigt) wird auf der Oberfläche des Siliziumsubstrats 12 durch ein Fotoätzverfahren ausgebildet. Die Maske weist eine Öffnung auf, die einem Bereich entspricht, in dem ein Bereich vom P-Typ auszubilden ist. Dann wird eine Verunreinigung vom P-Leitungstyp durch die Maske auf das Substrat 12 implantiert. Danach wird die Maske entfernt, und es wird eine andere Maske (nicht gezeigt) auf der Oberfläche des Siliziumsubstrats 12 durch das Fotoätzverfahren ausgebildet. Die andere Maske weist eine Öffnung auf, die einem Bereich entspricht, in dem der Bereich vom N-Typ auszubilden ist. Dann wird eine Verunreinigung vom N-Leitungstyp auf das Substrat durch die andere Maske implantiert. Nachdem die andere Maske entfernt ist, werden die implantierte Verunreinigung vom P-Leitungstyp und die implantierte Verunreinigung vom N-Leitungstyp durch ein thermisches Diffusionsverfahren diffundiert. Somit sind die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11 ausgebildet.
  • Die Höhe jedes der Bereiche vom P-Typ 10 und der Bereiche vom N-Typ 11, d. h. der Abstand zwischen dem Isolierfilm 4 und einem oberen Ende der Bereiche vom P-Typ 10 und der Bereiche vom N-Typ 11, wird durch eine Diffusionsmenge der Verunreinigungen in dem thermischen Diffusionsprozess bestimmt. In dem thermischen Diffusionsprozess ist die Höhe des Bereichs vom P-Typ 10 gleich oder kleiner als die Höhe des Bereichs vom N-Typ 11. Wenn die Höhe des Bereichs vom P-Typ 10 größer als die Höhe des Bereichs vom N-Typ 11 ist, überdecken sich die benachbarten Bereiche vom P-Typ 10 über dem dazwischen liegenden Bereich vom N-Typ 11, so dass die Pseudofeldplatte nicht funktionieren kann. Die Höhe des Bereichs vom P-Typ 10 und die Höhe des Bereichs vom N-Typ 11 werden bestimmt, um dieses zu verhindern.
  • <Schritt der Fig. 4B>
  • Nachdem die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11 in dem Substrat 12 ausgebildet sind, wird das Trägersubstrat 2, das aus einem Siliziumsubstrat besteht, über den Isolierfilm 4 an das Substrat 12 gebondet. Somit ist das SOI-Substrat 1 ausgebildet.
  • <Schritt der Fig. 4C>
  • Die Oberfläche des Siliziumsubstrats 12 in dem SPI-Substrat 1 wird durch ein Po Tierverfahren oder Ähnliches teilweise entfernt, so dass das SPI-Substrat 1 verdünnt wird. Dann wird die Oberfläche des SOI-Substrats 1 durch ein CMP-Verfahren (chemisch-mechanisches Polieren) oder Ähnliches poliert. Somit wird die aktive Schicht 3 von dem Siliziumsubstrat 12 in dem SPI-Substrat 1 ausgebildet.
  • <Schritt der Fig. 4D>
  • Die Oberfläche der aktiven Schicht 3 wird durch ein LOCOS-Oxidationsverfahren oder Ähnliches oxidiert, so dass der LOCOS-Oxidfilm 7 ausgebildet wird. Der LOCOS-Oxidfilm 7 weist eine Öffnung auf, die einem Bereich, in dem ein Kathodenbereich auszubilden ist, und einem Bereich, in dem ein Anodenbereich auszubilden ist, entspricht. Dann wird eine Maske (nicht gezeigt) auf der Oberfläche des SOI-Substrats 1 durch ein Fotoätzverfahren ausgebildet. Die Maske weist eine Öffnung auf, die einem Bereich, in dem der Kathodenbereich auszubilden ist, entspricht. Die Verunreinigung vom N-Leitungstyp wird auf das Substrat 1 durch die Maske implantiert. Nachdem die Maske entfernt ist, wird eine andere Maske (nicht gezeigt) auf der Oberfläche des SOI-Substrats 1 ausgebildet. Die andere Maske weist eine Öffnung auf, die einem Bereich, in dem der Anodenbereich auszubilden ist, entspricht. Dann wird die Verunreinigung vom P-Leitungstyp auf die Oberfläche des SOI-Substrats 1 durch die andere Maske implantiert. Nachdem die andere Maske entfernt ist, werden die implantierte Verunreinigung vom P-Leitungstyp und die implantierte Verunreinigung vom N-Leitungstyp durch ein thermisches Diffusionsverfahren diffundiert. Somit sind der Kathodenbereich 5 und der Anodenbereich 6 ausgebildet.
  • Dann werden ein Schritt zum Ausbilden eines Zwischenschichtisolierfilms, ein Schritt zum Ausbilden der Kathodenelektrode 8 und der Anodenelektrode 9, ein Schritt zum Ausbilden eines Schutzfilms und Ähnlichem (die in den Zeichnungen nicht gezeigt sind) durchgeführt, so dass die Halbleitervorrichtung, die in 1 gezeigt ist, fertig gestellt wird.
  • Eine Drahtherausführungsstruktur für die Halbleitervorrichtung kann eine beliebige Struktur sein. Es ist vorteilhaft, wenn die Drahtherausführungsstruktur eine Layoutstruktur ist, die in 5 gezeigt ist.
  • In der vorliegenden Ausführungsform ist der Kathodenbereich 5 von dem Anodenbereich 6 umgeben. Bei einer derartigen Struktur kann eine Anschlussfläche zum elektrischen Verbinden der Kathodenelektrode 8 mit einer externen Schaltung nur auf dem Kathodenbereich 5 ausgebildet sein. In diesem Fall ist der Bereich der Anschlussfläche klein. Hier ist die Kathodenelektrode 8 mit dem Kathodenbereich 5 elektrisch verbunden.
  • Dementsprechend ist es vorteilhaft, wenn die Drahtherausführungsstruktur die Layoutstruktur ist, die in 5 gezeigt ist. Ein Kontaktabschnitt zwischen der Anodenelektrode 9 und dem Anodenbereich 6 weist eine C-Gestalt auf. Die Kathodenelektrode 8 wird von der Innenseite der C-Gestalt der Anodenelektrode 9 zu der Außenseite der C-Gestalt geholt bzw. geführt. Insbesondere ist die Anodenelektrode 9 nicht auf dem gesamten Anodenbereich 6 ausgebildet. Stattdessen ist der Kontaktabschnitt der Anodenelektrode 9 in einen oberen Abschnitt und einen unteren Abschnitt des Anodenbereichs 6 unterteilt. Die Anodenelektrode 9 und die Kathodenelektrode 8 werden zu der Außenseite des Diodenausbildungsbereichs geholt bzw. geführt. Somit sind die Anodenelektrode 9 und die Kathodenelektrode 8 mit einer Anodenanschlussfläche 9a bzw. einer Kathodenanschlussfläche 8a verbunden.
  • Bei der obigen Struktur ist die Kathodenanschlussfläche 8a nicht nur auf dem Kathodenbereich 5 ausgebildet. Somit ist der Bereich der Kathodenanschlussfläche 8a ausreichend groß.
  • (Zweite Ausführungsform)
  • Im Folgenden wird eine zweite Ausführungsform erläutert.
  • 6 zeigt eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. Die 7A und 7B zeigen eine Ansicht eines oberen Layouts und eine Ansicht eines unteren Layouts der Vorrichtung. In der Vorrichtung ist eine Grabentrennstruktur 20, die den äußeren Umfangs des Anodenbereichs 6 umgibt, ausgebildet. Die Grabentrennstruktur 20 enthält eine Rille bzw. Nut 21 und einen Isolierfilm 22. Die Nut 21 ist von der Oberfläche der aktiven Schicht 3 aus ausgebildet und erreicht den eingebetteten Isolierfilm 4. Der Isolierfilm 22 ist in die Nut 21 eingefüllt. Es wird beispielsweise eine Maske, die durch ein Fotoätzverfahren ausgebildet wird, zum Ätzen der aktiven Schicht 3 verwendet, so dass die Nut 21 ausgebildet wird. Dann wird der Isolierfilm 22 in die Nut 21 eingefüllt, wobei ein thermischer Oxidationsprozess durchgeführt wird, oder es wird ein Isoliermaterial in der Nut 21 abgeschieden. Somit ist das Isoliermaterial in die Nut 21 eingefüllt. Somit ist die Grabentrennstruktur 20 ausgebildet.
  • Die Grabentrennstruktur 20 umgibt das Halbleiterelement wie beispielsweise die PN-Diode. Das Halbleiterelement ist von anderen Elementen, die in anderen Bereichen der aktiven Schicht 3 ausgebildet sind, getrennt. Somit wird sogar dann, wenn die PN-Diode mit einem anderen Element wie z. B. einem Schaltungselement, beispielsweise einer logischen Schaltung in einem Chip integriert ist, der Einfluss der hohen Spannung nicht auf das Schaltungselement ausgeübt. Somit ist es einfach, eine Ein-Chip-Vorrichtung, die die PN-Diode und das Schaltungselement aufweist, auszubilden.
  • (Dritte Ausführungsform)
  • Im Folgenden wird eine dritte Ausführungsform erläutert.
  • 8 zeigt eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. Die 9A und 9B zeigen eine Ansicht eines oberen Layouts und eine Ansicht eines unteren Layouts der Halbleitervorrichtung. In der Halbleitervorrichtung wird eine Widerstandsfeldplatte 30 über einen LOCOS-Oxidfilm 7 auf der PN-Diode ausgebildet. Die Widerstandsfeldplatte 30 besteht beispielsweise aus einer Hochwiderstandsschicht wie nicht dotiertem Polysilizium. Die Widerstandsfeldplatte 30 erstreckt sich auf Spiralweise um den Kathodenbereich 5 als einer Mitte und erreicht den Anodenbereich 6.
  • In der Widerstandsfeldplatte 30 wird ein Spannungsabfall entsprechend dem Abstand der Hochwiderstandsschicht zwischen dem Kathodenbereich 5, der das hohe elektrische Potenzial aufweist, und dem Anodenbereich 6 erzeugt. Der Spannungsabfall wird durch einen Innenwiderstand der Hochwiderstandsschicht bewirkt. Dementsprechend fällt die Spannung proportional mit der Radialrichtung um den Kathodenbereich 5 als der Mitte entsprechend dem Abstand zu dem Kathodenbereich 5 ab.
  • Somit enthält die Vorrichtung die PN-Übergangsstruktur in einem unteren Abschnitt der aktiven Schicht 3 und außerdem die Widerstandsfeldplatte 30 auf der aktiven Schicht 3, so dass die Breite der äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom N-Typ von der Oberfläche der aktiven Schicht 3 erstrecken, wesentlich vereinheitlicht ist, wenn eine hohe Spannung an die Kathodenelektrode 8 in der PN-Diode angelegt wird und die Anodenelektrode 9 und das Trägersubstrat 2 geerdet sind. Dementsprechend wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert bzw. ausgeglichen, so dass die Durchschlagspannung verbessert wird.
  • Das Herstellungsverfahren der Halbleitervorrichtung, die die obige Struktur aufweist, ähnelt im Wesentlichen demjenigen der Vorrichtung der 1 und enthält außerdem einen Schritt zum Ausbilden der Widerstandsfeldplatte 30. Es wird beispielsweise, nachdem der Kathodenbereich 5 und der Anodenbereich 6 ausgebildet sind, die Hochwiderstandsschicht auf der Oberfläche des LOCOS-Oxidfilms 7 in dem Schritt zum Ausbilden der Widerstandsfeldplatte 30 abgeschieden. Außerdem wird die Hochwiderstandsschicht derart bemustert, dass die Widerstandsfeldplatte 30 ausgebildet wird.
  • Danach werden der Schritt zum Ausbilden des Zwischenschichtisolierfilms, der Schritt zum Ausbilden der Elektrode und der Schritt zum Ausbilden des Schutzfilms durchgeführt. Somit ist die Halbleitervorrichtung hergestellt.
  • (Vierte Ausführungsform)
  • Im Folgenden wird eine vierte Ausführungsform erläutert.
  • 10 zeigt eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. Die 11A und 11B zeigen eine Ansicht eines oberen Layouts und eine Ansicht eines unteren Layouts der Halbleitervorrichtung der 10. In der Halbleitervorrichtung wird eine kapazitive Feldplatte 40 über den LOCOS-Oxidfilm 7 auf der PN-Diode ausgebildet. Die kapazitive Feldplatte 40 besteht aus einer Hochwiderstandsschicht wie beispielsweise nicht dotiertem Polysilizium. Die kapazitive Feldplatte 40 enthält mehrere ringförmige Hochwiderstandsschichten, die konzentrisch in gleichen Abständen zwischen dem Kathodenbereich 5 und dem Anodenbereich 6 um den Kathodenbereich 5 angeordnet sind.
  • In der kapazitiven Feldplatte 40 wird ein Spannungsabfall entsprechend einer Kapazität zwischen den Hochwiderstandsschichten zwischen dem Kathodenbereich 5, der eine hohe Spannung aufweist, und dem Anodenbereich 6 erzeugt. Somit fällt die Spannung proportional entlang der Radialrichtung um den Kathodenbereich 5 als der Mitte entsprechend dem Abstand zu dem Kathodenbereich 5 ab.
  • Somit enthält die Vorrichtung die PN-Übergangsstruktur in einem unteren Ab schnitt der aktiven Schicht 3 und außerdem die kapazitive Feldplatte 40 auf der aktiven Schicht 3, so dass die Breite der äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom N-Typ von der Oberfläche der aktiven Schicht 3 erstrecken, wesentlich vereinheitlicht wird, wenn eine hohe Spannung an die Kathodenelektrode 8 in der PN-Diode angelegt wird und die Anodenelektrode 9 und das Trägersubstrat 2 geerdet sind. Dementsprechend wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert bzw. ausgeglichen, so dass die Durchschlagspannung verbessert wird.
  • Das Herstellungsverfahren der Halbleitervorrichtung, die die obige Struktur aufweist, ähnelt im Wesentlichen demjenigen der Vorrichtung in 1 und enthält außerdem einen Schritt zum Ausbilden der kapazitiven Feldplatte 40. In dem Schritt zum Ausbilden der kapazitiven Feldplatte 40, nachdem der Kathodenbereich 5 und der Anodenbereich 6 ausgebildet sind, wird beispielsweise die Hochwiderstandsschicht auf der Oberfläche des LOCOS-Oxidfilms 7 abgeschieden. Außerdem wird die Hochwiderstandsschicht derart bemustert, dass die kapazitive Feldplatte 40 ausgebildet wird. Danach werden der Schritt zum Ausbilden des Zwischenschichtisolierfilms, der Schritt zum Ausbilden der Elektrode und der Schritt zum Ausbilden des Schutzfilms durchgeführt. Somit ist die Halbleitervorrichtung hergestellt.
  • (Fünfte Ausführungsform)
  • Im Folgenden wird eine fünfte Ausführungsform erläutert.
  • 12 zeigt eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. In 12 ist ein SIPOS-Film (halbisolierendes polykristallines Silizium) 50 zwischen dem eingebetteten Isolierfilm 4 und der aktiven Schicht 3 in dem SPI-Substrat 1 ausgebildet. Der SIPOS-Film 50 dient als eine halbisolierende Schicht, d. h. als eine Hochwiderstandsschicht. Es wird ein Spannungsabfall proportional zu dem Abstand in einem unteren Abschnitt der aktiven Schicht 3 zwischen dem Kathodenbereich 5, der eine hohe Spannung aufweist, und dem Anodenbereich 6, der eine niedrige Spannung aufweist, erzeugt. Der Spannungsabfall wird durch den Innenwiderstand des SIPOS-Films 50 bewirkt. Dementsprechend wird die Breite der äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom N-Typ von der Oberfläche der aktiven Schicht 3 erstrecken, wesentlich vereinheitlicht, wenn eine hohe Spannung an die Kathodenelektrode 8 in der PN-Diode angelegt wird und die Anodenelektrode 9 und das Trägersubstrat 2 geerdet sind. Dementsprechend wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert bzw. ausgeglichen, so dass die Durchschlagspannung verbessert wird.
  • Wenn die Vorrichtung den SIPOS-Film 50 enthält, kann ein Stromkriechen auftreten. Wenn die Vorrichtung den SIPOS-Film 50 enthält, ist jedoch die Größe eines Spannungsabfalls zwischen dem Kathodenbereich 5 und einem Abschnitt 50a des SIPOS-Films 50 unmittelbar unterhalb des Kathodenbereichs 5 größer als die Größe eines Spannungsabfalls zwischen dem Kathodenbereich 5 und einem Abschnitt des Mittelbereichs 10a in dem Fall, in dem die Vorrichtung den SIPOS-Film 50 nicht enthält. Außerdem ist die Größe eines Spannungsabfalls zwischen dem Anodenbereich 6 und einem Abschnitt 50b des SIPOS-Films 50 unmittelbar unterhalb des Anodenbereichs 6 größer als die Größe eines Spannungsabfalls zwischen dem Kathodenbereich 5 und einem Abschnitt des Bereichs vom N-Typ 11 unmittelbar unterhalb des Anodenbereichs 6 in dem Fall, in dem die Vorrichtung den SIPOS-Film 50 nicht enthält. Dementsprechend ist eine Potenzialdifferenz zwischen dem Abschnitt 50a des SIPOS-Films 50 unmittelbar unter dem Kathodenbereich 5 und dem Abschnitt 50b des SIPOS-Films 50 unmittelbar unter dem Anodenbereich 6 gering. Somit wird das Auftreten eines Kriechstroms zwischen dem Abschnitt 50a des SIPOS-Films 50 unmittelbar unter dem Kathodenbereich 5 und dem Abschnitt 50b des SIPOS-Films 50 unmittelbar unter dem Anodenbereich 6 verhindert.
  • (Sechste Ausführungsform)
  • Im Folgenden wird eine sechste Ausführungsform erläutert.
  • 13 zeigt eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. In der vorliegenden Ausführungsform enthält die Vorrichtung eine Ladungsakkumulationsschicht 60 in dem Isolierfilm 4. Die Ladungsakkumulationsschicht 60 akkumuliert eine positive Ladung. Die Ladungsakkumulationsschicht 60 ist unterhalb des Bereichs vom N-Typ 11 angeordnet, so dass sie dem Bereich vom N-Typ 11 durch den Isolierfilm 4 gegenüberliegt. Insbesondere ist die Ladungsakkumulationsschicht 60 konzentrisch derart angeordnet, dass sie mehrere Ringe aufweist, die dem Bereich vom N-Typ 11 entsprechen.
  • Wenn die Vorrichtung die Ladungsakkumulationsschicht 60 enthält, wird eine negative Ladung in einem unteren Abschnitt des Bereichs vom N-Typ 11 induziert. Die negative Ladung wird durch die positive Ladung, die sich in der Ladungsakkumulationsschicht 60 ansammelt bzw. akkumuliert, bewirkt. Somit wird verhindert, dass die positive Ladung in dem unteren Abschnitt des Bereichs vom N-Typ 11 induziert wird. Somit wird die positive Ladung nur in dem Bereich vom P-Typ 10 induziert. Somit wird die Breite der äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom N-Typ von der Oberfläche der aktiven Schicht 3 erstrecken, wesentlich vereinheitlicht, wenn eine hohe Spannung an die Kathodenelektrode 8 in der PN-Diode angelegt wird und die Anodenelektrode 9 und das Trägersubstrat 2 geerdet sind. Dementsprechend wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert bzw. ausgeglichen, so dass die Durchschlagspannung verbessert wird.
  • Ein Unterschied zwischen einem Herstellungsverfahren der Halbleitervorrichtung, die die obige Struktur aufweist, und demjenigen der Vorrichtung der 1 besteht in einem Schritt zum Ausbilden des eingebetteten Isolierfilms 4 und der Ladungsakkumulationsschicht 60 und einem Schritt zum Akkumulieren der Ladung in der Ladungsakkumulationsschicht 60. Die anderen Schritte sind dieselben. Der Schritt zum Ausbilden des eingebetteten Isolierfilms 4 und der Ladungsakkumulationsschicht 60 enthält einen Schritt zum Verdünnen eines Teils des Isolierfilms 4 auf der Oberfläche des Siliziumsubstrats 12, in dem der Bereich vom P-Typ 10 und der Bereich vom N-Typ 11 ausgebildet sind; einen Schritt zum Ausbilden der Ladungsakkumulationsschicht 60 durch Bemustern eines Polysiliziumfilms, der auf dem Isolierfilm 4 ausgebildet ist; und einen Schritt zum Ausbilden eines oberen Abschnitts des Isolierfilms 4, um die Oberfläche der Ladungsakkumulationsschicht 60 zu bedecken. Der Schritt zum Ausbilden des oberen Abschnitts des Isolierfilms 4 kann nach Bedarf einen Abflachungsschritt enthalten. Dann, nachdem das Siliziumsubstrat 12 über den Isolierfilm 4 an das Trägersubstrat 2 gebondet ist, wird das Siliziumsubstrat 12 verdünnt. Dann werden der Kathodenbereich 5 und der Anodenbereich 6 ausgebildet. Danach wird der Schritt zum Akkumulieren der Ladung durchgeführt. In dem Schritt zum Akkumulieren der Ladung tritt, wenn eine hohe Spannung an den Kathodenbereich 5 angelegt wird, so dass eine Sperrspannung bereitgestellt wird, ein Avalanche-Durchbruch auf. Somit wird ein Heißträger, der in dem Bereich vom N-Typ 11 erzeugt wird, in die Ladungsakkumulationsschicht 60 über den Isolierfilm 4 zwischen der Ladungsakkumulationsschicht 60 und der aktiven Schicht 3 injiziert. Somit wird die positive Ladung in der Ladungsakkumulationsschicht 60 akkumuliert. Somit ist die Halbleitervorrichtung, die die obige Struktur aufweist, vollendet.
  • (Siebte Ausführungsform)
  • Im Folgenden wird eine siebte Ausführungsform erläutert.
  • 14 zeigt eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. In 14 werden eine Konkavität und eine Konvexität auf der Oberfläche des Isolierfilms 4 auf der Trägersubstratseite ausgebildet. Insbesondere wird die Konkavität auf der Oberfläche des Trägersubstrats 2 durch ein Fotoätzverfahren ausgebildet. Der Isolierfilm 4 ist zum Füllen der Konkavität derart ausgebildet, dass die Konkavität 4a des Isolierfilms 4 auf der Konvexität des Trägersubstrats 2 und die Konvexität 4b des Isolierfilms 4 auf der Konkavität des Trägersubstrats 2 ausgebildet wird. In diesem Fall liegt die Konkavität 4a des Isolierfilms 4 dem Bereich vom P-Typ 10 gegenüber, und die Konvexität 4b des Isolierfilms 4 liegt dem Bereich vom N-Typ 11 gegenüber. Dann wird der Isolierfilm 4 nach Bedarf abgeflacht. Das Siliziumsubstrat 12, in dem der Bereich vom P-Typ 10 und der Bereich vom N-Typ 11 ausgebildet sind, wird über den Isolierfilm 4 an das Trägersubstrat 2 gebondet. Somit enthält das SOI-Substrat 1 den Isolierfilm 4, der die Konkavität und die Konvexität aufweist.
  • In der Halbleitervorrichtung, die die obige Struktur aufweist, ist die Dicke des Isolierfilms 4 entsprechend der Konvexität 4b groß. Wenn dementsprechend eine hohe Spannung an die Kathodenelektrode 8 in der PN-Diode angelegt wird und die Anodenelektrode 9 und das Trägersubstrat 2 geerdet sind, wird die negative Ladung leicht in dem Teil des Trägersubstrats, der der Konkavität 4a des Isolierfilms 4 entspricht, induziert, da die Dicke des Isolierfilms 4 gering ist. Es ist jedoch schwierig, die negative Ladung in dem Teil des Trägersubstrats, der der Konvexität 4b des Isolierfilms 4 entspricht, zu induzieren, da die Dicke des Isolierfilms 4 groß ist. Dementsprechend ist die negative Ladung in dem Teil des Trägersubstrats 2, der der Konkavität 4a des Isolierfilms 4 entspricht, angeordnet, wobei dieser Teil des Trägersubstrats 2 benachbart zu dem Isolierfilm 4 ist.
  • Somit ist es schwierig, die positive Ladung in dem Bereich vom N-Typ 11, der der Konvexität 4b des Isolierfilms 4 gegenüberliegt, zu induzieren. Die Breite der äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom N-Typ von der Oberfläche der aktiven Schicht 3 erstrecken, wird wesentlich vereinheitlicht, wenn eine hohe Spannung an die Kathodenelektrode 8 in der PN-Diode angelegt wird und die Anodenelektrode 9 und das Trägersubstrat 2 geerdet sind. Dementsprechend wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert bzw. ausgeglichen, so dass die Durchschlagspannung verbessert wird.
  • Es wird ein Schritt zum Ausbilden der Konkavität und der Konvexität auf dem Isolierfilm 4 benötigt. Da jedoch die Durchschlagverbesserungsstruktur durch die PN-Übergangsstruktur, die den Bereich vom P-Typ 10 und den Bereich vom N-Typ 11 aufweist, bereitgestellt wird, können die Konkavität und die Konvexität auf dem Isolierfilm 4 kleiner als eine herkömmliche Konkavität und Konvexität sein. Somit wird der Herstellungsprozess sogar dann, wenn die Konkavität und die Konvexität auf dem Isolierfilm 4 ausgebildet werden, nicht kompliziert.
  • (Achte Ausführungsform)
  • Im Folgenden wird eine achte Ausführungsform erläutert.
  • 15 zeigt eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. In 15 weist die Oberfläche des Isolierfilms 4 auf der Seite der aktiven Schicht eine Konvexität und Konkavität auf. Insbesondere ist die Konkavität 4a des Isolierfilms 4 konkav in Bezug auf die Oberfläche der aktiven Schicht 3. Die Konvexität 4b des Isolierfilms 4 steht in Richtung der Oberfläche der aktiven Schicht 3 vor. Der Bereich vom P-Typ 10 ist in der Konkavität 4a angeordnet, und der Bereich vom N-Typ 11 ist auf der Konvexität 4b angeordnet.
  • In der obigen Struktur ist die Dicke zwischen dem Bereich vom N-Typ 11 und dem Trägersubstrat 2 größer als die Dicke zwischen dem Bereich vom P-Typ 10 und dem Trägersubstrat 2. Wenn dementsprechend eine hohe Spannung an die Kathodenelektrode 8 in der PN-Diode angelegt wird und die Anodenelektrode 9 und das Trägersubstrat 2 geerdet sind, ist es schwierig, die positive Ladung in den Teil des Bereichs vom N-Typ 11 benachbart zu dem Isolierfilm 4 zu induzieren. Somit wird die Breite der äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom N-Typ von der Oberfläche der aktiven Schicht 3 erstrecken, wesentlich vereinheitlicht, wenn eine hohe Spannung an die Kathodenelektrode 8 in der PN-Diode angelegt wird und die Anodenelektrode 9 und das Trägersubstrat 2 geerdet sind. Dementsprechend wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert bzw. ausgeglichen, so dass die Durchschlagspannung verbessert wird.
  • Ein Unterschied zwischen dem Herstellungsverfahren der Vorrichtung gemäß der vorliegenden Ausführungsform und dem Verfahren der Vorrichtung der 1 besteht in einem Schritt zum Ausbilden der Konkavität und Konvexität auf dem Isolierfilm 4 und einem Schritt zum Einstellen bzw. Anpassen einer Ionenimplantationsenergie, um die Übergangstiefe des Bereichs vom N-Typ 11 entsprechend der Höhe der Konvexität 4b zu vergrößern. Die anderen Schritte sind ähnlich denjenigen der ersten Ausführungsform. Der Schritt zum Ausbilden der Konkavität und Konvexität auf dem Isolierfilm 4 wird beispielsweise wie folgt durchgeführt. Zunächst werden der Bereich vom P-Typ 10 und der Bereich vom N-Typ 11 in der aktiven Schicht 3 des Siliziumsubstrats 12 ausgebildet. Dann wird die Konkavität auf der Oberfläche des Substrats 12 durch ein Fotoätzverfahren ausgebildet. Der Isolierfilm 4 wird zum Füllen der Konkavität ausgebildet. Somit wird die Konkavität 4a des Isolierfilms 4 derart ausgebildet, dass sie der Konvexität des Substrats 12 entspricht, und die Konvexität 4b des Isolierfilms 4 wird derart ausgebildet, dass sie der Konkavität des Substrats 12 entspricht.
  • Es wird ein Schritt zum Ausbilden der Konkavität und Konvexität auf dem Isolierfilm 4 benötigt. Da jedoch die Durchschlagverbesserungsstruktur durch die PN-Übergangsstruktur, die den Bereich vom P-Typ 10 und den Bereich vom N-Typ 11 auf weist, bereitgestellt wird, können die Konkavität und die Konvexität auf dem Isolierfilm 4 kleiner als eine herkömmliche Konkavität und Konvexität sein. Somit wird der Herstellungsprozess sogar dann nicht kompliziert, wenn die Konkavität und Konvexität auf dem Isolierfilm 4 ausgebildet werden.
  • (Weitere Ausführungsformen)
  • In den obigen Ausführungsformen sind die Höhen der Bereiche vom P-Typ 10 dieselben, und die Höhen der Bereiche vom N-Typ 11 sind dieselben. Die Höhen der Bereiche vom P-Typ 10 und die Höhen der Bereiche vom N-Typ 11 können jedoch auch unterschiedlich sein. Beispielsweise unterscheiden sich, wie es in 16 gezeigt ist, die Höhen der Bereiche vom P-Typ 10 und der Bereiche vom N-Typ 11 voneinander, d. h. sind nicht gleich. Diese Halbleitervorrichtung wird unter Verwendung mehrerer Masken durch mehrfaches Implantieren von Ionen ausgebildet.
  • In den obigen Ausführungsformen sind die Breiten der Bereiche vom P-Typ 10 dieselben, und die Breiten der Bereiche vom N-Typ 11 sind dieselben. Die Breiten der Bereiche vom P-Typ 10 und die Breiten der Bereiche vom N-Typ 11 können jedoch auch unterschiedlich sein. Die Breiten der Bereiche vom P-Typ 10 und der Bereiche vom N-Typ 11 unterscheiden sich beispielsweise voneinander, wie es in 17 gezeigt ist, d. h. sind nicht gleich. Diese Halbleitervorrichtung wird unter Verwendung einer Maske, die ungleiche Öffnungen in dem Fall des Ausbildens der Bereiche vom P-Typ 10 aufweist, und einer Maske, die ungleiche Öffnungen in dem Fall des Ausbildens der Bereiche vom N-Typ 11 aufweist, ausgebildet.
  • In den obigen Ausführungsformen sind die Verunreinigungskonzentrationen der Bereiche vom P-Typ 10 dieselben, und die Verunreinigungskonzentrationen der Bereiche vom N-Typ 11 sind dieselben. Die Verunreinigungskonzentrationen der Bereiche vom P-Typ 10 und der Bereiche vom N-Typ 11 können jedoch auch unterschiedlich sein. Diese Halbleitervorrichtung wird unter Verwendung mehrerer Masken durch mehrfaches Implantieren von Ionen mit unterschiedlichen Konzentrationen ausgebildet.
  • In den obigen Ausführungsformen sind die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11 in dem gesamten Bereich von dem Kathodenbereich 5 bis zu dem Anodenbereich 6 angeordnet. Die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11 können jedoch auch nur in einem Teil des Bereichs von dem Kathodenbereich 5 bis zu dem Anodenbereich 6 angeordnet sein. Wie es in 18 gezeigt ist, gibt es beispielsweise keinen Bereich vom P-Typ 10 und keinen Bereich vom N-Typ 11 in einem Teil des Bereichs von dem Kathodenbereich 5 bis zu dem Anodenbereich 6.
  • In der ersten Ausführungsform unterscheidet sich die Maske zum Ausbilden der Bereiche vom P-Typ 10 von der Maske zum Ausbilden der Bereiche vom N-Typ 11. Die Bereiche vom P-Typ oder die Bereiche vom N-Typ können ohne eine Maske ausgebildet werden. Die Ionen werden beispielsweise auf der Oberfläche des Siliziumsubstrats 12 ohne eine Maske implantiert, um die Bereiche vom N-Typ 11 auszubilden, und die Ionen werden auf der Oberfläche des Substrats unter Verwendung der Maske implantiert, um die Bereiche vom P-Typ 10 auszubilden. In dem Schritt des Diffundierens von Ionen ist der Leitungstyp eines Teils des Substrats 1, bei dem die Ionen vom P-Leitungstyp implantiert werden, umgekehrt, so dass die Bereiche vom P-Typ 10 ausgebildet werden. Außerdem werden die Bereiche vom N-Typ 11 an einem anderen Teil des Substrats 1 ausgebildet, bei dem keine Ionen vom P-Leitungstyp implantiert werden.
  • Auf ähnliche Weise kann das Siliziumsubstrat 12 derart vorbereitet werden, dass die Verunreinigungskonzentration in dem Substrat 12 einen Gradienten aufweist und die Verunreinigungskonzentration vom N-Leitungstyp in dem Teil des Substrats 12 auf der Seite des Isolierfilms größer als diejenige in den anderen Teilen des Substrats 12 ist. In diesem Fall wird der Schritt zum Implantieren von Ionen, um die Bereiche vom N-Typ 10 auszubilden, nicht benötigt.
  • In den obigen Ausführungsformen enthält die Halbleitervorrichtung die PN-Diode als das Halbleiterelement. Die Halbleitervorrichtung kann andere Halbleiterelemente enthalten. Insbesondere kann das Halbleiterelement das obere Layout mit der Kreisgestalt aufweisen, und die PN-Übergangsstruktur mit den Bereichen vom P-Typ 10 und den Bereichen vom N-Typ 11 ist derart konzentrisch angeordnet, dass sie das untere Layout aufweist.
  • 19 zeigt eine Halbleitervorrichtung, die ein LDMOS-Element als das Halbleiterelement aufweist. Eine Kanalschicht vom P–-Typ 70 ist in einem Oberflächenabschnitt der aktiven Schicht 3 ausgebildet. Außerdem ist ein Sourcebereich vom N+-Typ 71 als die zweite Verunreinigungsschicht und ein Kontaktbereich vom P+-Typ 72 als die erste Verunreinigungsschicht in einem Oberflächenabschnitt der Kanalschicht 70 ausgebildet. Ein Kanalbereich 73 ist durch einen Teil der Kanalschicht 70 zwischen dem Sourcebereich 71 und der aktiven Schicht 3 ausgebildet. Eine Gateelektrode 75 ist auf dem Kanalbereich 73 über einem Gateisolierfilm 74 angeordnet. Eine Sourceelektrode 76 ist auf dem Sourcebereich 71 und dem Kontaktbereich 72 ausgebildet. Die Sourceelektrode 76 ist mit dem Sourcebereich 71 und dem Kontaktbereich 72 elektrisch gekoppelt.
  • Ein Drainbereich vom N+-Typ 77 ist in einem Oberflächenabschnitt der aktiven Schicht 3 derart ausgebildet, dass der Drainbereich 77 ein Layout mit einer Kreisgestalt aufweist, und ist über den LOCOS-Oxidfilm 7 von der Kanalschicht vom P–-Typ 70 getrennt. Die Drainelektrode 78 ist auf dem Drainbereich 77 derart ausgebildet, dass die Drainelektrode 78 mit dem Drainbereich 77 elektrisch gekoppelt ist. Die Kanalschicht vom P–-Typ 70, der Sourcebereich vom N+-71 und der Kontaktbereich vom P+-Typ 72 sind derart angeordnet, dass sie eine Ringgestalt aufweisen, so dass sie den Drainbereich 77 und die Drainelektrode 78 umgeben. Ein Zwischenschichtisolierfilm (nicht gezeigt) und ein Schutzfilm (nicht gezeigt) sind in dem Substrat 12 ausgebildet. Somit ist das LDMOS-Element ausgebildet.
  • In der Halbleitervorrichtung, die das LDMOS-Element aufweist, ist die PN-Übergangsstruktur, die die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11 aufweist, in einem Teil der aktiven Schicht 3, der benachbart zu dem Isolierfilm 4 ist, ausgebildet. Die PN-Übergangsstruktur umgibt den Mittelbereich 10a, der dem Drainbereich 77 entspricht. In diesem Fall werden ähnliche Wirkungen wie bei den obigen Ausführungsformen erzielt. Hier zeigt 19 die Halbleitervorrichtung, die das LDMOS-Element aufweist und die der Vorrichtung der 1 ähnelt. Alternativ können die Halbleitervorrichtungen gemäß den zweiten bis achten Ausführungsformen das LDMOS-Element enthalten.
  • 20 zeigt eine Halbleitervorrichtung, die einen IGBT als das Halbleiterelement aufweist. Ein Basisbereich vom P–-Typ 80 ist in einem Oberflächenabschnitt der aktiven Schicht 3 ausgebildet. Ein Emitterbereich vom N+-Typ 81 als die zweite Verunreinigungsschicht und ein Kontaktbereich vom P+-Typ 82 als die erste Verunreinigungsschicht sind in einem Oberflächenabschnitt des Basisbereichs 80 ausgebildet. Ein Kanalbereich 83 ist durch einen Teil des Basisbereichs 80, der zwischen dem Emitterbereich vom N+-Typ 81 und der aktiven Schicht 3 angeordnet ist, vorgesehen. Eine Gateelektrode 85 ist auf dem Kanalbereich 83 über einem Gateisolierfilm 84 ausgebildet. Eine Emitterelektrode 86 ist auf dem Emitterbereich vom N+-Typ 81 und dem Kontaktbereich vom P+-Typ 82 angeordnet. Die Emitterelektrode 86 ist mit dem Emitterbereich 81 und dem Kontaktbereich 82 elektrisch gekoppelt.
  • Eine Pufferschicht vom N+-Typ 87 ist in einem Oberflächenabschnitt der aktiven Schicht 3 derart ausgebildet, dass die Pufferschicht 87 von dem Basisbereich 80 durch den LOCOS-Oxidfilm 7 getrennt ist, und die Pufferschicht 87 weist ein kreisförmiges Layout auf. Ein Kollektorbereich vom P+-Typ 88 ist in einem Oberflächenabschnitt der Pufferschicht 87 ausgebildet. Eine Kollektorelektrode 89 ist auf dem Kollektorbereich 88 ausgebildet, so dass die Kollektorelektrode 78 mit dem Kollektorbereich 88 elektrisch gekoppelt ist. Der Basisbereich 80, der Emitterbereich 81, der Kontaktbereich 82 und Ähnliches weisen ein ringförmiges Layout auf, so dass sie die Pufferschicht 87, den Kollektorbereich 88 und die Kollektorelektrode 89 umgeben. Ein Zwischenschichtisolierfilm (nicht gezeigt) und ein Schutzfilm (nicht gezeigt) sind in dem Substrat 12 ausgebildet. Somit ist der IGBT ausgebildet.
  • In der Halbleitervorrichtung, die den IGBT aufweist, ist die PN-Übergangsstruktur, die die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11 aufweist, in einem Teil der aktiven Schicht 3, die benachbart zu dem Isolierfilm 4 ist, ausgebildet. Die PN-Übergangsstruktur umgibt den Mittelbereich 10a, der dem Kollektorbereich 88 entspricht. In diesem Fall werden ähnliche Wirkungen wie bei den obigen Ausführungsformen erzielt. Hier zeigt 20 die Halbleitervorrichtung, die den IGBT aufweist und die ähnlich der Vorrichtung der 1 ist. Alternativ können die Halbleitervorrichtungen gemäß den zweiten bis achten Ausführungsformen den IGBT enthalten.
  • In den obigen Ausführungsformen weist das Halbleiterelement das obere Layout mit der Kreisform auf, und die PN-Übergangsstruktur weist das untere Layout mit den konzentrisch angeordneten Bereichen vom P-Typ 10 und Bereichen vom N-Typ 11 auf. Die Gestalt des oberen Layouts des Halbleiterelements und die Gestalt des unteren Layouts der PN-Übergangsstruktur können sich von der Kreisform und der konzentrisch angeordneten Struktur unterscheiden. Insbesondere werden, solange die zweite Verunreinigungsschicht, wie beispielsweise der Anodenbereich 6, der Sourcebereich 71 und der Emitterbereich 81, die erste Verunreinigungsschicht, wie beispielsweise den Kathodenbereich 5, den Drainbereich 77 und den Kollektorbereich 88, als die Mitte umgibt, dieselben Wirkungen wie bei den obigen Ausführungsformen erzielt. Die zweite Verunreinigungsschicht umgibt die erste Verunreinigungsschicht auf radiale Weise.
  • Die erste Verunreinigungsschicht als die Mitte kann beispielsweise eine regelmäßige Polygonalgestalt mit einer spitzen Ecke und eine regelmäßige Polygonalgestalt mit einer abgerundeten Ecke aufweisen. Die erste Verunreinigungsschicht kann beispielsweise eine regelmäßige Hexagonalgestalt aufweisen. Alternativ kann die erste Verunreinigungsschicht eine ellipsoide Gestalt oder eine rechteckige Gestalt aufweisen. Die zweite Verunreinigungsschicht umgibt die erste Verunreinigungsschicht. Die PN-Übergangsstruktur, die die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11 aufweist, kann ein unteres Layout auf radiale Weise entsprechend dem Halbleiterelement aufweisen. Insbesondere kann der PN-Übergang eine Ringgestalt, eine regelmäßige polygonale Gestalt, eine ellipsoide Gestalt, eine rechteckige Gestalt oder Ähnliches mit einer Mitte, die eine Kreisgestalt, eine regelmäßige polygonale Gestalt, eine ellipsoide Gestalt, eine rechteckige Gestalt oder Ähnliches aufweist, aufweisen, so dass die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11 abwechselnd angeordnet sind. Somit werden dieselben Wirkungen wie bei den obigen Ausführungsformen erzielt.
  • In den obigen Ausführungsformen enthält die Vorrichtung die PN-Diode. Alternativ kann die Vorrichtung eine andere Struktur enthalten. Wie es beispielsweise in der 21 gezeigt ist, umgibt eine elektrische Feldrelaxationsschicht vom N-Typ 13 den Kathodenbereich 5, so dass ein hohes elektrisches Feld, das an den Kathodenbereich 5 angelegt wird, in dem Fall eines Durchschlags bzw. Durchbruchs verringert wird. Die elektrische Feldrelaxationsschicht 13 weist eine Tiefe in einem Bereich zwischen 1 Mikrometer und 10 Mikrometern und eine Oberflächenkonzentration in einem Bereich zwischen 1 × 1016 cm–3 und 1 × 1018 cm–3 auf.
  • Die obigen Ausführungsformen können kombiniert werden. Die Grabentrennstruktur 20 gemäß der zweiten Ausführungsform kann beispielsweise in der Vorrichtung gemäß den dritten bis achten Ausführungsformen und weiteren Ausführungsformen enthalten sein. Die Widerstandsfeldplatte 30 oder die kapazitive Feldplatte 40 gemäß den dritten und vierten Ausführungsformen können in der Vorrichtung gemäß den fünften bis achten Ausführungsformen und weiteren Ausführungsformen enthalten sein. Der SIPOS-Film 50 gemäß der fünften Ausführungsform kann in der Vorrichtung gemäß den siebten bis achten Ausführungsformen und weiteren Ausführungsformen enthalten sein. In den obigen Ausführungsformen ist der erste Leitungstyp der N-Leitungstyp, und der zweite Leitungstyp ist der P-Leitungstyp. Alternativ kann der erste Leitungstyp der P-Leitungstyp sein, und der zweite Leitungstyp kann der N-Leitungstyp sein.
  • Außerdem wird beispielsweise, bevor das Substrat 12 an das Trägersubstrat 2 gebondet wird, eine Markierung zum Positionieren auf einer Oberfläche des Substrats 12, die der Pseudofeldplatte gegenüberliegt, ausgebildet. Das Positionieren wird unter Verwendung der Markierung durchgeführt. Somit wird die Pseudofeldplatte, die durch die Bereiche vom P-Typ 10 und die Bereiche vom N-Typ 11, die abwechselnd angeordnet sind, bereitgestellt wird, ausgebildet. Wenn in diesem Fall das Halbleiterelement hergestellt wird und das Halbleiterelement eine derartige Struktur aufweist, dass die erste Verunreinigungsschicht, wie beispielsweise der Kathodenbereich 5, der Drainbereich 77 und der Kollektorbereich 88, und die zweite Verunreinigungsschicht wie beispielsweise der Anodenbereich 6, der Sourcebereich 71 und der Emitterbereich 81, das obere Layout auf radiale Weise aufweisen, so dass die zweite Verunreinigungsschicht die erste Verunreinigungsschicht umgibt, kann das Positionieren zwischen dem oberen Layout und der Pseudofeldplatte auf einfache Weise unter Verwendung der Markierung durchgeführt werden.
  • Die Vorrichtung gemäß der ersten Ausführungsform weist eine Layoutstruktur auf, die die Drahtherausführungsstruktur, die in 5 gezeigt ist, aufweist. Alternativ können die Vorrichtungen gemäß den zweiten bis achten Ausführungsformen und weiteren Ausführungsformen die Drahtherausführungsstruktur der 5 aufweisen.
  • In den obigen Ausführungsformen besteht das Substrat aus Silizium. Alternativ kann das Substrat aus SiC bestehen.
  • (Neunte Ausführungsform)
  • Im Folgenden wird eine neunte Ausführungsform erläutert. Die Halbleitervorrichtung gemäß der neunten Ausführungsform enthält eine Lateral-PN-Diode. Die 24-26 zeigen die Vorrichtung. Obwohl die 24 keine Querschnittsansicht ist, ist aus Bequemlichkeitsgründen eine Querstrichelung gezeichnet.
  • Ein Elementausbildungsbereich wie beispielsweise ein PN-Diodenausbildungsbereich R1 und ein anderer Elementausbildungsbereich R2 sind auf einem Chip integriert. Insbesondere enthält die Halbleitervorrichtung ein SPI-Substrat 101, wie es in 25 gezeigt ist. Das SOI-Substrat 101 wird derart vorbereitet, dass ein Trägersubstrat 102 aus einem Siliziumsubstrat über einen eingebetteten Isolierfilm 104 an eine aktive Schicht 103 gebondet wird. Die aktive Schicht 103 wird durch Verdünnen eines Siliziumsubstrats vom N-Typ ausgebildet. Der Isolierfilm 104 besteht aus einem Oxidfilm.
  • Das Halbleiterelement ist in der aktiven Schicht 103 ausgebildet. Die Dicke der aktiven Schicht 103 liegt beispielsweise in einem Bereich zwischen 102 Mikrometern und 25 Mikrometern. Die Grabentrennstruktur 105, die in der aktiven Schicht 103 ausgebildet ist, trennt den PN-Diodenausbildungsbereich R1 von dem anderen Elementausbildungsbereich R2. Die Grabentrennstruktur 105 enthält eine Rille bzw. Nut 105a und einen Isolierfilm 105b. Die Nut 105a ist von der Oberfläche der aktiven Schicht 103 aus ausgebildet und erreicht den Isolierfilm 104. Der Isolierfilm 105a ist in die Nut 105a eingebettet. Die Grabentrennstruktur 105 umgibt mindestens einen Außenumfang des PN-Diodenausbildungsbereichs R1, und außerdem umgibt die Grabentrennstruktur 105 mindestens einen Außenumfang des anderen Elementausbildungsbereichs R2. Die aktive Schicht 103 in einem Außenbereich der Grabentrennstruktur 105 ist an einem Bereich mit niedriger Impedanz fixiert. Die aktive Schicht 103 ausgenommen des PN-Diodenausbildungsbereichs R1 und des anderen Elementausbildungsbereichs R2 ist beispielsweise geerdet. Somit wird eine Spannungsinterferenz zwischen dem PN-Diodenausbildungsbereich R1 und dem anderen Elementausbildungsbereich R2 beschränkt.
  • Ein Kathodenbereich vom N+-Typ 106 als eine erste Verunreinigungsschicht und ein Anodenbereich vom P+-Typ 107 als eine zweite Verunreinigungsschicht sind in eifern Oberflächenabschnitt der aktiven Schicht 103 ausgebildet. Der Kathodenbereich 106 und der Anodenbereich 107 bestehen aus einer Diffusionsschicht. Der Kathodenbereich 106 weist beispielsweise eine Verunreinigungskonzentration vom N-Typ in einem Bereich zwischen 1 × 1018 cm–3 und 1 × 1020 cm–3 und eine Übergangstiefe in eifern Bereich zwischen 0,1 Mikrometern und 1,0 Mikrometern auf. Der Anodenbereich 107 weist eine Verunreinigungskonzentration vom P-Typ in einem Bereich zwischen 1 × 1018 cm–3 und 1 × 1020 cm–3 und eine Übergangstiefe in einem Bereich zwischen 0,2 Mikrometern und 2,0 Mikrometern auf.
  • Der Kathodenbereich 106 und der Anodenbereich 107 weisen eine Reetgestalt, d. h. eine rechteckige Gestalt, auf. Wie es in 24 gezeigt ist, stellt ein Kathodenbereich 106 eine Mitte bereit, und es sind zwei Anodenbereiche 107 auf jeder Seite der Mitte angeordnet. Einer der Anodenbereiche 107 ist zu dem Kathodenbereich 106 mit einem vorbestimmten Abstand beabstandet. Somit schaffen der Kathodenbereich 106 und die Anodenbereiche 107 eine Streifengestalt. Die aktive Schicht 103, die den Kathodenbereich 106 und den Anodenbereich 107 umgibt, weist ein rechteckiges Layout auf. Diese aktive Schicht 103 stellt einen Halbleiterelementbereich 108 bereit, bei dem die PN-Diode angeordnet ist. Die Grabentrennstruktur 105 umgibt den Halbleiterelementbereich 108.
  • Die Grabentrennstruktur 105 weist eine innere Seitenwand auf, die auf einer langen Seite der rechteckigen Gestalt des Halbleiterelementbereichs 108 angeordnet ist. Die Struktur 105 enthält außerdem mehrere Abschnitte, die sich von der inneren Seitenwand in einer vertikalen Richtung erstrecken. Außerdem enthält die Struktur 105 zwei äußere Seitenwände, die den Halbleiterelementbereich 108 und die Abschnitte zwischen sich anordnen. Die äußere Seitenwand liegt der der inneren Seitenwand gegenüber, und die Abschnitte sind zwischen den äußeren und inneren Seitenwänden angeordnet. Somit sind mehrere Bereiche, die jeweils von der Grabentrennstruktur 105 umgeben sind, benachbart zu der langen Seite des Halbleiterelementbereichs 108 angeordnet. Die Bereiche schaffen elektrische Potenzialsteuerbereiche 109. Die elektrischen Potenzialsteuerbereiche 109 sind derart angeordnet, dass sie eine Liniensymmetrie in Bezug auf eine Mittellinie, die durch eine Mitte des PN-Diodenausbildungsbereichs R1 entlang einer Rechts-links-Richtung der Zeichnung (d. h. der Mittellinie, die durch den Kathodenbereich 106 läuft) läuft, und eine andere Mittellinie entlang einer Oben-Unten-Richtung der Zeichnung aufweisen.
  • Ein Zwischenschichtisolierfilm 110 ist auf der Oberfläche der aktiven Schicht 103 ausgebildet. Ein Elektrodenmuster 111 zum Steuern elektrischer Potenziale ist in den Zwischenschichtisolierfilm 110 eingebettet. Das Elektrodenmuster 111 ist derart angeordnet, dass es eine Liniensymmetrie in Bezug auf die Mittellinie, die durch den Diodenausbildungsbereich R1 entlang der Rechts-links-Richtung der Zeichnung läuft, aufweist. Das Elektrodenmuster 111 weist eine Liniengestalt von dem Kathodenbereich 106 auf der Hochspannungsseite bis zu dem Anodenbereich 107 auf der Niederspannungsseite auf. Außerdem ist das Elektrodenmuster 111 derart angeordnet, dass es eine Meandergestalt aufweist, so dass es eine ausreichende Länge zwischen dem Kathodenbereich 106 und dem Anodenbereich 107 aufweist und außerdem mehrere elektrische Potenzialsteuerbereiche 109, die an beiden Seiten der PN-Diode angeordnet sind, passiert. Insbesondere enthält das Elektrodenmuster 111 einen parallelen Abschnitt und einen vertikalen Abschnitt. Der parallele Abschnitt erstreckt sich parallel zu der Rechts-links-Richtung der Zeichnung, d. h. der Längsrichtung des Kathodenbereichs 106 und des Anodenbereichs 107. Der vertikale Abschnitt ist senkrecht zu dem parallelen Abschnitt. Der parallele Abschnitt erstreckt sich derart, dass er die elektrischen Potenzialsteuerbereiche 109 auf beiden Seiten des Halbleiterelementbereichs 108 erreicht. Der vertikale Abschnitt verbindet zwei benachbarte parallele Abschnitte, die auf oberen und unteren Seiten des vertikalen Abschnitts an Enden des parallelen Abschnitts angeordnet sind.
  • Wie es in den 25 und 26 gezeigt ist, ist ein Teil des Zwischenschichtisolierfilms 110 zwischen dem Elektrodenmuster 111 und der aktiven Schicht 103 angeordnet. Ein Kontaktloch 110a ist teilweise in dem Zwischenschichtisolierfilm 110 ausgebildet. Ein vorbestimmter Teil des Elektrodenmusters 111 ist über das Kontaktloch 110a elektrisch mit einem vorbestimmten Teil der aktiven Schicht 103 gekoppelt. Andere Teile des Elektrodenmusters 111 sind von anderen. Teilen der aktiven Schicht 103 elektrisch getrennt. Insbesondere ist der vorbestimmte Teil des Elektrodenmusters 111, der auf der Seite des elektrischen Potenzialsteuerbereichs angeordnet ist, über das Kontaktloch 110a elektrisch mit dem vorbestimmten Teil der aktiven Schicht 103 gekoppelt. Außerdem sind die elektrischen Potenzialsteuerbereiche 109 über das Elektrodenmuster 111 elektrisch miteinander gekoppelt, und die Potenzialdifferenz zwischen den elektrischen Potenzialsteuerbereichen 109 wird durch den Innenwiderstand des Elektrodenmusters 111 erzeugt. Dementsprechend sind die vertikalen Abschnitte des Elektrodenmusters 111 zwischen dem Kathodenbereich 106 und dem Anodenbereich 107 nur mit den elektrischen Potenzialsteuerbereichen 109, die auf einer Seite des Halbleiterelementbereichs 108 angeordnet sind, verbunden. Somit sind die vertikalen Abschnitte des Elektrodenmusters 111 nicht mit beiden elektrischen Potenzialsteuerbereichen 109, die an beiden Seiten des Halbleiterelementbereichs 108 angeordnet sind, verbunden. Somit ist eine Länge eines Teils des Elektrodenmusters 111, der die hohe Potenzialdifferenz erzeugt, ausreichend lang. Das Elektrodenmuster 111 ist mit einem anderen Teil des Zwischenschichtisolierfilms 110 bedeckt.
  • Außerdem sind Kontaktlöcher 110b, 110c in dem Zwischenschichtisolierfilm 110 an Positionen ausgebildet, die dem Kathodenbereich 106 und dem Anodenbereich 107 entsprechen. Die Kathodenelektrode 112 als die erste Elektrode ist mit dem Kathodenbereich 106 über das Kontaktloch 110b gekoppelt, und die Anodenelektrode 113 als die zweite Elektrode ist mit dem Anodenbereich 107 über das Kontaktloch 110c gekoppelt.
  • Die Halbleitervorrichtung, die die PN-Diode aufweist, weist die obige Struktur auf Inder Halbleitervorrichtung ist der Kathodenbereich 106 an einer Mitte angeordnet, und die Anodenbereiche 107 sind an beiden Seiten des Kathodenbereichs 106 angeordnet. Das Elektrodenmuster 111 ist auf dem Halbleiterelementbereich 108 ausgebildet, und das Elektrodenmuster 111 ist mit dem elektrischen Potenzialsteuerbereich 109, der auf der Seite des Halbleiterelementbereichs 108 angeordnet ist, gekoppelt.
  • Dementsprechend wird unter Verwendung des Spannungsabfalls, der durch den Innenwiderstand des Elektrodenmusters 111 bewirkt wird, das elektrische Potenzial des Oberflächenabschnitts des Halbleiterelementbereichs 108 graduell entlang der Richtung von dem Kathodenbereich 106 bis zu dem Anodenbereich 107 verringert. Außerdem wird unter Verwendung des Spannungsabfalls, der durch den Innenwiderstand des Elektrodenmusters 111 bewirkt wird, das elektrische Potenzial des Seitenabschnitts des Halbleiterelementbereichs 108 graduell entlang der Richtung von dem Kathodenbereich 106 bis zu dem Anodenbereich 107 verringert. Dementsprechend werden das elektrische Potenzial des Oberflächenabschnitts des Halbleiterelementbereichs 108 und das elektrische Potenzial des Seitenabschnitts des Halbleiterelementbereichs 108 entsprechend dem Spannungsabfall in dem Halbleiterelementbereich 108 von dem Kathodenbereich 106 bis zu dem Anodenbereich 107 verringert.
  • Somit wird die elektrische Feldkonzentration an jedem Ende des Kathodenbereichs 106 und der Anodenbereiche 107 eingeschränkt, so dass die Durchschlagspannungsverringerung verbessert wird. Das elektrische Potenzial jedes elektrischen Potenzialsteuerbereichs 109, der auf der Seite des Halbleiterelementbereichs 108 ausgebildet ist, wird derart gesteuert, dass es sich von demjenigen des Elektrodenmusters 111, das auf überlappende Weise über dem Halbleiterelementbereich 108 angeordnet ist, unterscheidet. Somit wird der elektrische Potenzialsteuerbereich 109 durch einen Teil der aktiven Schicht 103 bereitgestellt. Dementsprechend ist es nicht notwendig, einen zusätzlichen Steuervorrichtungsausbildungsbereich, in dem eine Steuervorrichtung wie beispielsweise eine Spannungsteilerdiode ausgebildet ist, um den Halbleiterelementbereich 108 herum anzuordnen. Stattdessen wird ein Teil der aktiven Schicht 3 teilweise für den elektrischen Potenzialsteuerbereich 109 verwendet. Somit wird der Elementausbildungsbereich minimiert, und die elektrische Feldkonzentration an einer Umgebung der Vorrichtung mit hoher Durchschlagspannung wird wirksam eingeschränkt. Die Verringerung der Durchschlagspannung wird verbessert.
  • Ein Herstellungsverfahren der Halbleitervorrichtung ähnelt dem Herstellungsverfahren einer herkömmlichen Halbleitervorrichtung, die eine PN-Diode aufweist. Ein Muster einer Maske zum Ausbilden der Grabentrennstruktur 105 wird derart geändert, dass es den elektrischen Potenzialsteuerbereich 109 bereitstellt, und es wird zusätzlich ein Schritt zum Ausbilden des Elektrodenmusters 111 durchgeführt. Insbesondere wird das Maskenmuster zum Ausbilden der Grabentrennstruktur 105 derart geändert, dass das Maskenmuster zum Ausbilden des Grabens 105a dem Muster zum Ausbilden der Grabentrennstruktur 105 entspricht. In dem Schritt zum Ausbilden des Elektrodenmusters 111 enthält ein Schritt zum Ausbilden des Zwischenschichtisolierfilms 110 einen Schritt zum Ausbilden des Elektrodenmusters 111. Es wird beispielsweise ein Teil des Zwischenschichtisolierfilms 110 durch einen thermischen Oxidationsprozess oder Ähnliches, ausgebildet. Danach wird das Kontaktloch 110a an einer vorbestimmten Position durch ein Fotoätzverfahren ausgebildet. Dann wird ein nicht dotierter Polysiliziumfilm oder ein Polysiliziumfilm, der eine mit niedriger Konzentration dotierte Verunreinigung aufweist, auf dem Zwischenschichtisolierfilm 110 ausgebildet, und der Polysiliziumfilm wird derart bemustert, dass das Elektrodenmuster 111 ausgebildet wird. Außerdem wird der andere Teil des Zwischenschichtisolierfilms 110 durch ein Verfahren zur Abscheidung eines Isolierfilms ausgebildet. Dann werden die Kontaktlöcher 110b, 110c ausgebildet, und es werden die Kathodenelektrode 12 und die Anodenelektrode 13 ausgebildet. Somit ist die Halbleitervorrichtung hergestellt.
  • (Zehnte Ausführungsform)
  • Im Folgenden wird eine zehnte Ausführungsform erläutert.
  • 27 zeigt eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 28 zeigt eine Querschnittsansicht der Vorrichtung aus der Sicht der Linie XXVIII-XXVIII der 27. Somit zeigt 28 ein Bodenlayout der aktiven Schicht 103 aus der Sicht der Seite des eingebetteten Isolierfilms. Hier entspricht 27 einer Querschnittsansicht der Vorrichtung entlang der Linie XXVII-XXVII der 28.
  • In der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird eine Struktur zum Verbessern einer Durchschlagspannung unter dem PN-Übergang ausgebildet. Ein oberes Layout der Halbleitervorrichtung ähnelt demjenigen der 24. Wie es in den 27 und 28 gezeigt ist, wird eine PN-Übergangsstruktur, die durch mehrere Bereiche vom P-Typ 120 und mehrere Bereiche vom N-Typ 121 bereitgestellt wird, an einer Grenze zwischen der aktiven Schicht 103 und dem Isolierfilm 104 ausgebildet. Die PN-Übergangsstruktur ist unterhalb der PN-Diode angeordnet. Mehrere Bereiche vom P-Typ 120 und mehrere Bereiche vom N-Typ 121 weisen ein Streifenmuster auf, so dass die Bereiche vom P-Typ 120 und die Bereiche vom N-Typ 121 abwechselnd angeordnet sind. Das Streifenmuster weist denselben Abstand zwischen dem Bereich vom P-Typ 120 und dem Bereich vom N-Typ 121 auf. Das Streifenmuster der Bereiche vom P-Typ 120 und der Bereiche vom N-Typ 121 weisen eine Längsrichtung des Streifenmusters auf, die parallel zu der Längsrichtung des Anodenbereichs 107 und des Kathodenbereichs 106 ist. Die Bereiche vom P-Typ 120 und die Bereiche vom N-Typ 121 weisen dieselbe Übergangstiefe von dem eingebetteten Isolierfilm 104 in einem Bereich zwischen 1 Mikrometer und 10 Mikrometern auf. Die Bereiche vom P-Typ 120 weisen eine Verunreinigungskonzentration vom P-Leitungstyp in einem Bereich zwischen 1 × 1015 cm–3 und 1 × 1019 cm–3 auf. Die Bereiche vom N-Typ 121 weisen eine Verunreinigungskonzentration vom N-Leitungstyp in einem Bereich zwischen 1 × 1015 cm–3 und 1 × 1o19 cm–3 auf.
  • Die Halbleitervorrichtung weist die obigen Merkmale auf. In der Vorrichtung sind die Bereiche vom P-Typ 120 und die Bereiche vom N-Typ 121 wiederholt in einem unteren Abschnitt der aktiven Schicht 103, die benachbart zu dem eingebetteten Isolierfilm 104 ist, angeordnet. Die Bereiche vom P-Typ 120 und die Bereiche vom N-Typ 121 sind unterhalb des Halbleiterelements angeordnet. Dementsprechend werden die folgenden Wirkungen und Funktionen erzielt.
  • Wenn eine hohe Spannung an die Kathodenelektrode 112 angelegt wird und die Anodenelektrode 113 und das Trägersubstrat 102 geerdet sind, wird eine positive Ladung in einem Teil des Bereichs vom P-Typ 120 benachbart zu dem Isolierfilm 104 induziert. Somit weist der Bereich vom N-Typ 121 eine ausreichende Verunreinigungskonzentration auf, so dass der Bereich vom N-Typ 121 keine Inversionsschicht bereit stellt. Somit wird keine positive Ladung in den Teil des Bereichs vom N-Typ 121 benachbart zu dem Isolierfilm 104 induziert. Somit ist die Inversionsschicht an einem anderen Abschnitt als dem Bereich vom N-Typ 121 angeordnet. Dementsprechend wird die Pseudofeldplatte ausgebildet, und der Spannungsabfall wird homogen entsprechend dem Abstand der Bereiche vom P-Typ 120 in einem unteren Abschnitt der aktiven Schicht 103 zwischen dem Kathodenbereich 106 und dem Anodenbereich 107 erzeugt Wenn die Vorrichtung nur die Bereiche vom N-Typ 121 enthält, dehnt sich die Verarmungsschicht von den Bereichen vom N-Typ 121 nicht ausreichend aus. Somit wird kein RESURF-Effekt (verringertes Oberflächenfeld) erzielt. Somit wird die Durchschlagspannung nicht ausreichend verbessert. In der vorliegenden Ausführungsform erstreckt sich die Verarmungsschicht ausreichend, da die Vorrichtung die Bereiche vom P-Typ 120 und die Bereiche vom N-Typ 121 enthält. Dementsprechend wird zusätzlich zu dem elektrischen Potenzialsteuerbereich 109 auf der Vorderfläche und der Seite des Halbleiterelementbereichs 108 das elektrische Potenzial des elektrischen Potenzialsteuerbereichs 109 auf der Rückseite des Halbleiterelementbereichs 108 graduell in einer Richtung von dem Kathodenbereich 106 zu dem Anodenbereich 107 verringert. Somit wird die Durchschlagspannung der Halbleitervorrichtung wesentlich verbessert.
  • Die obige Halbleitervorrichtung wird durch das folgende Herstellungsverfahren hergestellt. Bevor das SPI-Substrat 101 ausgebildet wird, wird eine Maske, die eine Öffnung aufweist, die dem Bereich, in dem der Bereich vom P-Typ auszubilden ist, entspricht, auf der Oberfläche des Siliziumsubstrats ausgebildet, um die aktive Schicht 103 bereitzustellen. Die Verunreinigung vom P-Leitungstyp wird durch die Maske auf das Substrat implantiert. Dann wird die Maske entfernt, und es wird eine andere Maske, die eine Öffnung aufweist, die dem Bereich, in dem der Bereich vom N-Typ auszubilden ist, entspricht, auf dem Substrat angeordnet. Es wird die Verunreinigung vom N-Leitungstyp durch die Maske auf das Substrat implantiert. Dann wird das Substrat thermisch verarbeitet, so dass die Bereiche vom P-Typ 120 und die Bereiche vom N-Typ 121 ausgebildet werden. Außerdem wird das Siliziumsubstrat über den Isolierfilm 104 derart an das Trägersubstrat 102 gebondet, dass die Oberfläche des Siliziumsubstrats, auf der die Bereiche vom P-Typ 120 und die Bereiche vom N-Typ 121 ausgebildet sind, dem Trägersubstrat 102 gegenüberliegt. Dann wird das Siliziumsubstrat verdünnt, so dass die aktive Schicht 103 ausgebildet wird. Danach werden die Schritte des Herstellungsverfahrens gemäß der neunten Ausführungsform durchgeführt. Somit ist die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform vollendet.
  • (Elfte Ausführungsform)
  • Im Folgenden wird eine elfte Ausführungsform erläutert. Die Grabentrennstruktur 105 der neunten Ausführungsform ist geändert, und der elektrische Potenzialsteuerbereich 109 ist ebenfalls geändert.
  • In der neunten und zehnten Ausführungsform weist die Grabentrennstruktur 105 eine derartige Struktur auf, dass der Isolierfilm 105b in den Graben 105a eingebettet ist. Alternativ kann die Grabentrennstruktur 105 andere Strukturen aufweisen. Der Isolierfilm 105b und eine Polysiliziumschicht können beispielsweise in den Graben 105a eingebettet sein. Wenn nur die Struktur der Grabentrennstruktur 105 geändert wird, können Schwierigkeiten auftreten. Die Schwierigkeiten werden anhand der 29A und 29B erläutert.
  • 29A zeigt ein oberes Layout der Halbleitervorrichtung, wenn die Grabentrennstruktur 105 geändert ist. 29B ist eine Querschnittsansicht der Vorrichtung entlang der Linie XXIXB-XXIXB der 29A.
  • In den 29A und 29B enthält die Grabentrennstruktur 105 den Graben 105a, den Isolierfilm 105b und die Polysiliziumschicht 105c. Der Isolierfilm 105b wird durch thermisches Oxidieren einer Innenwand des Grabens 105a ausgebildet. Die Polysiliziumschicht 105c wird auf der Oberfläche des Isolierfilms 105b ausgebildet, um den Graben 105a zu füllen. Wenn nur der Isolierfilm 105b den Graben 105a füllt, kann eine Spannung, die durch eine Differenz zwischen den physikalischen Eigenschaften wie beispielsweise dem thermischen Ausdehnungskoeffizienten zwischen dem Material des Isolierfilms 105b und Silizium verursacht wird, auf das Siliziummaterial wirken, so dass ein Kristalldefekt oder Ähnliches in dem Siliziummaterial erzeugt werden kann. Der Kristalldefekt kann ein Stromkriechen erzeugen, und daher kann sich eine normale Funktion des Halbleiterelements verschlechtern. Dementsprechend ist es vorteilhaft, die Polysiliziumschicht 105c in dem Graben 105a anzuordnen, um das Auftreten von Kristalldefekten, die durch die Spannung verursacht werden, zu verringern.
  • In dem obigen Fall sind, wie es in 29A gezeigt ist, sämtliche Seiten des Halbleiterelementbereichs 108 von der Polysiliziumschicht 105c umgeben. Dementsprechend wird keine elektrische Potenzialsteuerung des Halbleiterelementbereichs 108 auf der Seite durchgeführt. Auf ähnliche Weise können ähnliche Schwierigkeiten wie bei der Halbleitervorrichtung der JP-B-4204895 auftreten. Wenn somit die Grabentrennstruktur 105 derart ausgebildet ist, dass der Isolierfilm 105b und die Polysiliziumschicht 105c in dem Graben 105a angeordnet sind, kann die Durchschlagspannung nicht verbessert werden.
  • In der vorliegenden Erfindung wird, obwohl der Isolierfilm 105b und die Polysiliziumschicht 105c in dem Graben 105a angeordnet sind, das elektrische Potenzial der Seite des Halbleiterelementbereichs 108 gesteuert.
  • 30 zeigt ein oberes Layout des PN-Diodenausbildungsbereichs R1 in der Halbleitervorrichtung. 31 zeigt ein unteres Layout des PN-Diodenausbildungsbereichs R1. 32 zeigt eine Querschnittsansicht der Vorrichtung entlang der Linie XXXII-XXXII der 30, und 33 zeigt eine Querschnittsansicht der Vorrichtung entlang der XXXIII-XXXIII der 30. Obwohl 30 keine Querschnittsansicht ist, ist zum einfachen Verständnis ein schräg gestrichelter Bereich in der 30 gezeichnet.
  • Wie es in 30 gezeigt ist, ist die Grabentrennstruktur 105 der vorliegenden Ausführungsform, die auf der Seite des Halbleiterelementbereichs 108 angeordnet ist, in mehrere Abschnitte unterteilt. Die Grabentrennstruktur 105 umgibt jeden Abschnitt des Bereichs 108. Insbesondere stellt die Polysiliziumschicht 105c, die in der Grabentrennstruktur 105 angeordnet ist, die auf der Seite des Halbleiterelementbereichs 108 angeordnet ist, den elektrischen Potenzialsteuerbereich 109 bereit. Die Polysiliziumschicht 105c ist mit dem Elektrodenmuster 111 elektrisch gekoppelt. In diesem Fall ist die Grabentrennstruktur 105, die an der Seite des Halbleiterelementbereichs 108 angeordnet ist, in mehrere Abschnitte unterteilt, und die Polysiliziumschicht 105c in jedem Abschnitt der Grabentrennstruktur 105 ist von den anderen elektrisch getrennt. Somit kann jede Polysiliziumschicht 105c unabhängig gesteuert werden, so dass sich die Potenziale der Polysiliziumschicht 105c in den Abschnitten der Grabentrennstruktur 105 voneinander unterscheiden. Dementsprechend dient die Polysiliziumschicht 105c auf der Grundlage des Spannungsabfalls des Elektrodenmusters 111 als ein elektrischer Potenzialsteuerbereich. Somit sind die Wirkungen der vorliegenden Ausführungsform ähnlich wie diejenigen der neunten Ausführungsform.
  • Hier wird in der obigen Struktur ein Siliziummaterial zwischen der Grabentrennstruktur 105, die an der Seite des Halbleiterelementbereichs 108 angeordnet ist, und einer anderen Grabentrennstruktur, die die Grabentrennstruktur 105 und den Halbleiterelementbereich 108 umgibt, angeordnet. Das Siliziummaterial wird jedoch nicht durch die Spannung des Halbleiterelementbereichs 108 beeinflusst, da die Vorrichtung die Grabentrennstruktur 105 an der Seite des Halbleiterelementbereichs 108 enthält. Somit werden die äquivalenten elektrischen Potenziallinien in dem Siliziummaterial parallel zu der Rechts-links-Richtung der Zeichnung. Somit wird aufgrund des Siliziummaterials zwischen der Grabentrennstruktur 105 und einer anderen Grabentrennstruktur der Spannungsabfall nicht verringert.
  • Die Vorrichtung gemäß der vorliegenden Ausführungsform weist ein Muster der Grabentrennstruktur 105 auf, das sich von der neunten Ausführungsform unterscheidet. Dementsprechend ist das Maskenmuster zum Ausbilden des Grabens 105a in dem Herstellungsverfahren der Vorrichtung gemäß der neunten Ausführungsform geändert, und außerdem werden der Isolierfilm 105b und die Polysiliziumschicht 105c in dem Graben 105a ausgebildet. Die anderen Schritte ähneln denjenigen der neunten Ausführungsform.
  • (Zwölfte Ausführungsform)
  • Im Folgenden wird eine zwölfte Ausführungsform erläutert. Ein Unterschied zwischen einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform und der Vorrichtung gemäß der elften Ausführungsform besteht in der Beschränkung der Breite der Grabentrennstruktur 105.
  • 34 zeigt ein oberes Layout der Grabentrennstruktur 105 der Vorrichtung gemäß der vorliegenden Ausführungsform. In 34 ist das Elektrodenmuster 111 nicht gezeigt. Das Elektrodenmuster 111 ist an dem Halbleiterelementbereich 108 ähnlich wie in der elften Ausführungsform angeordnet.
  • Wie es in 34 gezeigt ist, ist eine Breite W1 zwischen der Grabentrennstruktur 105 auf der Seite des Halbleiterelementbereichs 108 und einer anderen Grabentrennstruktur 105, die die Grabentrennstruktur 105 und den Halbleiterelementbereich 108 umgibt, gleich oder kleiner als 2 Mikrometer. Außerdem ist eine Breite W2 zwischen zwei benachbarten Grabentrennstrukturen 105 an der Seite des Halbleiterelementbereichs 108 gleich oder kleiner als 2 Mikrometer.
  • Wenn die Breite W1 und die Breite W2 gleich oder kleiner als 2 Mikrometer sind, werden das Siliziummaterial zwischen der Grabentrennstruktur 105 an der Seite des Halbleiterelementbereichs 108 und einer anderen Grabentrennstruktur 105 und das Siliziummaterial zwischen zwei benachbarten Grabentrennstrukturen 105 vollständig durch die Verarmungsschicht verarmt, die sich entsprechend der Differenz einer Arbeitsfunktion zwischen dem Isolierfilm 105b wie beispielsweise einem Oxidfilm zum Schaffen der Grabentrennstruktur 105 und einem Siliziummaterial ausdehnt und erzeugt wird. Dementsprechend wird die Verringerung der Durchschlagspannung in der Halbleitervorrichtung wesentlich verbessert.
  • (Dreizehnte Ausführungsform)
  • Im Folgenden wird eine dreizehnte Ausführungsform erläutert. Ein Unterschied zwischen einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform und der Vorrichtung gemäß der elften Ausführungsform besteht in dem Layout der Grabentrennstruktur 105.
  • 35 zeigt ein oberes Layout der Grabentrennstruktur 105 der Vorrichtung gemäß der vorliegenden Ausführungsform. In 35 ist das Elektrodenmuster 111 nicht gezeigt. Das Elektrodenmuster 111 ist ähnlich wie bei der elften Ausführungsform an dem Halbleiterelementbereich 108 angeordnet.
  • Wie es in 35 gezeigt ist, ist ein Abstand zwischen der Grabentrennstruktur 105 an der Seite des Halbleiterelementbereichs 108 und der Grabentrennstruktur 105, die die Grabentrennstruktur 105 und den Halbleiterelementbereich 108 umgibt, unterschiedlich. Insbesondere sind zwischen dem Kathodenbereich 106 und dem Anodenbereich 107 die Grabentrennstruktur 105, die einen kurzen Abstand zu der Struktur 105, die die Struktur 105 und den Bereich 108 umgibt, aufweist, und die Struktur 105, die einen großen Abstand zu der Struktur 105, die die Struktur 105 und den Bereich 108 umgibt, abwechselnd von dem Kathodenbereich 106 zu dem Anodenbereich 107 angeordnet. Genauer gesagt enthält die Grabentrennstruktur 105, die an der Seite des Halb leiterelementbereichs 108 angeordnet ist, mehrere Reihen. In dieser Ausführungsform beträgt die Anzahl der Reihen der Struktur 105 zwei.
  • In der obigen Konstruktion weist die Grabentrennstruktur 105 an der Seite des Halbleiterelementbereichs 108 eine Mehrstufenstruktur derart auf, dass die Struktur 105 die Struktur 105, die in der Nähe der Struktur 105 zum Umgeben der Struktur 105 und des Bereichs 108 angeordnet ist, und die Struktur 105, die zusätzlich zu der Struktur 105 zum Umgeben der Struktur 105 und des Bereichs 108 angeordnet ist, enthält. Hier ist die Struktur 105, die zusätzlich zu der Struktur 105 zum Umgeben der Struktur 105 und des Bereichs 108 angeordnet ist, die Struktur 105, die auf der Seite des Halbleiterelementbereichs 108 angeordnet ist. Die Mehrstufenstruktur schirmt gegenüber einem Einfluss eines elektrischen Potenzials der Außenseite des PN-Diodenausbildungsbereichs R1 ab. Somit wird das Abschirmungsvermögen in Bezug auf das elektrische Potenzial der Außenseite des PN-Diodenausbildungsbereichs R1 verbessert. Die Durchschlagspannung wird wirksam verbessert.
  • (Vierzehnte Ausführungsform)
  • Im Folgenden wird eine vierzehnte Ausführungsform erläutert. Ein Unterschied zwischen einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform und der Vorrichtung gemäß der neunten Ausführungsform besteht in der Konstruktion der Grabentrennstruktur 105.
  • 36 zeigt ein oberes Layout der Grabentrennstruktur 105 der Halbleitervorrichtung. In 36 ist das Elektrodenmuster 111 nicht gezeigt. Das Elektrodenmuster 111 ist an dem Halbleiterelementbereich 108 ähnlich wie in der neunten Ausführungsform angeordnet.
  • Wie es in 36 gezeigt ist, enthält die Grabentrennstruktur 105 in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform mehrere Vorstehungen 105d, die von der Struktur 105 an der Seite des Halbleiterelementbereichs 108 in Richtung des Halbleiterelementbereichs 108 vorstehen. Somit weist die Grabentrennstruktur 105 eine Konkavitäts- und Konvexitätsgestalt auf.
  • In der vorliegenden Ausführungsform steht die Vorstehung 105d in Richtung des Halbleiterelementbereichs 108 vor. Im Allgemeinen wird eine Ladung in einem Teil der aktiven Schicht 103, die die Grabentrennstruktur 105 kontaktiert, aufgrund des Einflusses des elektrischen Potenzials des elektrischen Potenzialsteuerbereichs 109, der an der Seite des Halbleiterelementbereichs 108 angeordnet ist, induziert. Die Ladung erzeugt eine Abweichung der Verteilung der äquivalenten elektrischen Potenziallinien, und daher kann die Durchschlagspannung verringert werden. In der vorliegenden Ausführungsform wird jedoch der Abstand zwischen der aktiven Schicht 103 und dem elektrischen Potenzialsteuerbereich 109 groß, da die Vorstehung 105d in Richtung der Seite des Halbleiterelementbereichs 108 vorsteht. Somit ist es schwierig, eine Ladung in dem Teil der aktiven Schicht 103, die die Vorstehung 105d kontaktiert, zu induzieren. Dementsprechend wird die Abweichung der Verteilung der äquivalenten elektrischen Potenziallinien eingeschränkt. Somit wird die Durchschlagspannung verbessert.
  • (Fünfzehnte Ausführungsform)
  • Im Folgenden wird eine fünfzehnte Ausführungsform erläutert. Ein Unterschied zwischen einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform und der Vorrichtung gemäß der vierzehnten Ausführungsform besteht in der Konstruktion der Grabentrennstruktur 105.
  • 37 zeigt ein oberes Layout der Grabentrennstruktur 105 der Halbleitervorrichtung. In 37 ist das Elektrodenmuster 111 nicht gezeigt. Das Elektrodenmuster 111 ist an dem Halbleiterelementbereich 108 ähnlich wie in der neunten Ausführungsform angeordnet.
  • Wie es in 37 gezeigt ist, sind Vorstehungen 105d an der Grabentrennstruktur 105, die an der Seite des Halbleiterelementbereichs 108 angeordnet ist, ausgebildet. Die Vorstehung 105d steht in Richtung des Halbleiterelementbereichs 108 vor. Somit weist die Grabentrennstruktur 105 eine Konkavitäts- und Konvexitätsgestalt auf. Außer dem enthält die Grabentrennstruktur 105 den Graben 105a, den Isolierfilm 105b und die Polysiliziumschicht 105c. Der Isolierfilm 105b wird durch thermisches Oxidieren der Innenwand des Grabens 105a ausgebildet. Die Polysiliziumschicht 105c wird ausgebildet, um den Graben 105a zu füllen, und wird auf der Oberfläche des Isolierfilms 105b ausgebildet.
  • Die Vorstehungen 105d werden an der Grabentrennstruktur 105, die den Isolierfilm 105b und die Polysiliziumschicht 105c, die in den Graben 105a eingebettet sind, aufweist, ausgebildet. Die Grabentrennstruktur 105 ist auf der Seite des Halbleiterelementbereichs 108 angeordnet. Somit werden in der vorliegenden Ausführungsform dieselben Wirkungen wie bei der vierzehnten Ausführungsform erzielt.
  • (Sechzehnte Ausführungsform)
  • Im Folgenden wird eine sechzehnte Ausführungsform erläutert. Ein Unterschied zwischen einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform und der Vorrichtung gemäß der vierzehnten Ausführungsform besteht in der Konstruktion der Grabentrennstruktur 105.
  • 38A zeigt ein oberes Layout der Grabentrennstruktur 105 der Halbleitervorrichtung. 38B ist eine Querschnittsansicht der Vorrichtung entlang der Linie XXXVIIIB-XXXVIIIB der 38A, und 38C ist eine Querschnittsansicht der Vorrichtung entlang der Linie XXXVIIIC-XXXVIIIC der 38A. in 38A ist das Elektrodenmuster 111 nicht gezeigt. Das Elektrodenmuster 111 ist an dem Halbleiterelementbereich 108 ähnlich wie in der neunten Ausführungsform angeordnet.
  • Wie es in 38A gezeigt ist, ist die PN-Übergangsstruktur in der Vorrichtung gemäß der vorliegenden Ausführungsform, die die Bereiche vom P-Typ 130 und die Bereiche vom N-Typ 131 aufweist, in einem Teil der aktiven Schicht 103, die innerhalb der Grabentrennstruktur 105 angeordnet ist, ausgebildet. Insbesondere ist die PN-Übergangsstruktur an der Seite des Halbleiterelementbereichs 108 zwischen dem Kathodenbereich 106 und dem Anodenbereich 107 ausgebildet. Die Bereiche vom P-Typ 130 und die Bereiche vom N-Typ 131 bestehen aus einer Diffusionsschicht, wie es in den 38B und 38C gezeigt ist. Die Verunreinigung vom P-Leitungstyp oder die Verunreinigung vom N-Leitungstyp wird auf der Oberfläche der aktiven Schicht 103 unter Verwendung einer Maske implantiert, die eine Öffnung aufweist, die dem Bereich, in dem der Bereich vom P-Typ oder der Bereich vom N-Typ auszubilden ist, entspricht. Dann wird die Verunreinigung thermisch diffundiert, so dass die Bereiche vom P-Typ 130 oder die Bereiche vom N-Typ 131 ausgebildet werden.
  • Somit wird die PN-Übergangsstruktur, die die Bereiche vom P-Typ 130 und die Bereiche vom N-Typ 131 aufweist, an der Seite des Halbleiterelementbereichs 108 ausgebildet. Dementsprechend wird keine Ladung in dem Teil des Bereichs vom N-Typ 131, der die Grabentrennstruktur 105 kontaktiert, induziert, obwohl die Ladung in dem Teil des Bereichs vom P-Typ 130, der die Grabentrennstruktur 105 kontaktiert, induziert wird. Somit wird die Abweichung der Verteilung der äquivalenten elektrischen Potenziallinien ähnlich wie bei der vierzehnten Ausführungsform beschränkt. Die Durchschlagspannung wird wesentlich verbessert.
  • (Siebzehnte Ausführungsform)
  • Im Folgenden wird eine siebzehnte Ausführungsform erläutert. Ein Unterschied zwischen einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform und der Vorrichtung gemäß der sechzehnten Ausführungsform besteht in der Konstruktion der Grabentrennstruktur 105.
  • 39A zeigt ein oberes Layout der Grabentrennstruktur 105 der Halbleitervorrichtung. 39B ist eine Querschnittsansicht der Vorrichtung entlang der Linie XXXIXB-XXXIXB der 39A, und 39C ist eine Querschnittsansicht der Vorrichtung entlang der XXXIXC-XXXIXC der 39A. In 39A ist das Elektrodenmuster 111 nicht gezeigt. Das Elektrodenmuster 111 ist an dem Halbleiterelementbereich 108 ähnlich wie bei der sechzehnten Ausführungsform angeordnet.
  • Wie es in 39A gezeigt ist, ist in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform die PN-Übergangsstruktur, die die Bereiche vom P-Typ 130 und die Bereiche vom N-Typ 131 aufweist, wiederholt an der Seite des Halbleiterelementbereichs 108 von dem Kathodenbereich 106 bis zu dem Anodenbereich 107 ausgebildet. Insbesondere ist die PN-Übergangsstruktur in der aktiven Schicht 103 innerhalb der Grabentrennstruktur 105 angeordnet. Die Bereiche vom P-Typ 130 und die Bereiche vom N-Typ 131 bestehen aus einer Diffusionsschicht, wie es in den 39B und 39C gezeigt ist. Die Verunreinigung vom P-Leitungstyp wird auf der Oberfläche der aktiven Schicht 103 unter Verwendung einer Maske implantiert, die eine Öffnung aufweist, die dem Bereich, in dem der Bereich vom P-Typ auszubilden ist, entspricht, und die Verunreinigung vom N-Leitungstyp wird auf der Oberfläche der aktiven Schicht 103 unter Verwendung einer Maske implantiert, die eine Öffnung aufweist, die dem Bereich, in dem der Bereich vom N-Typ auszubilden ist, entspricht. Danach werden die Verunreinigung vom P-Leitungstyp und die Verunreinigung vom N-Leitungstyp in einem thermischen Prozess diffundiert. Dann wird die Grabentrennstruktur 105 derart hergestellt, dass die Struktur 105 den Graben 105a, den Isolierfilm 105b und die Polysiliziumschicht 105c enthält. Der Isolierfilm 105b wird durch thermisches Oxidieren der Innenwand des Grabens 105a ausgebildet. Die Polysiliziumschicht 105c wird derart ausgebildet, dass die Polysiliziumschicht 105c über den Isolierfilm 105b in den Graben 105a eingebettet ist.
  • Somit ist nicht nur der Isolierfilm 105b, sondern ebenfalls die Polysiliziumschicht 105c in den Graben 105a eingefüllt. Sogar wenn die Vorrichtung die Grabentrennstruktur 105 aufweist, ist die PN-Übergangsstruktur an der Seite des Halbleiterelementbereichs 108 ausgebildet. Somit werden Wirkungen wie bei der sechzehnten Ausführungsform erzielt.
  • (Weitere Ausführungsformen)
  • Obwohl das Halbleiterelement eine PN-Diode ist, kann die Vorrichtung andere Halbleiterelemente enthalten.
  • 40 zeigt eine Halbleitervorrichtung, die ein LDMOS-Element als ein Halbleiterelement aufweist. Eine Kanalschicht vom P–-Typ 150 ist in einem Oberflächenabschnitt der aktiven Schicht 103 ausgebildet. Außerdem sind ein Sourcebereich vom N+-Typ 151 als die zweite Verunreinigungsschicht und ein Kontaktbereich vom P+-Typ 152 als die erste Verunreinigungsschicht in einem Oberflächenabschnitt der Kanalschicht 150 ausgebildet. Ein Kanalbereich 153 ist durch einen Teil der Kanalschicht 150 zwischen dem Sourcebereich 151 und der aktiven Schicht 103 vorgesehen. Eine Gateelektrode 155 ist auf dem Kanalbereich 153 über einem Gateisolierfilm 154 angeordnet. Eine Sourceelektrode 156 als die zweite Elektrode ist auf dem Sourcebereich 151 und dem Kontaktbereich 152 ausgebildet. Die Sourceelektrode 156 ist mit dem Sourcebereich 151 und dem Kontaktbereich 152 elektrisch gekoppelt. Diese Bereiche sind derart angeordnet, dass sie ein Streifenmuster entlang einer vertikalen Richtung der Zeichnung als eine Längsrichtung aufweisen.
  • Ein Drainbereich vom N+-Typ 157 als die erste Verunreinigungsschicht ist in einem Oberflächenabschnitt der aktiven Schicht 103 derart angeordnet, dass der Drainbereich 157 von der Kanalschicht vom P–-Typ 150 getrennt ist. Die Drainelektrode 158 als die erste Elektrode ist auf dem Drainbereich 157 ausgebildet, so dass die Drainelektrode 158 mit dem Drainbereich 157 elektrisch gekoppelt ist. Der Drainbereich 157 und die Drainelektrode 158 sind derart angeordnet, dass sie ein Streifenmuster entlang einer vertikalen Richtung der Zeichnung als eine Längsrichtung aufweisen. Der Drainbereich 157 und die Drainelektrode 158 sind in der Mitte angeordnet. Die Kanalschicht 150, der Sourcebereich 151 und der Kontaktbereich 152 sind an beiden Seiten der Mitte angeordnet, so dass die obigen Bereiche eine Streifengestalt aufweisen. Ein Zwischenschichtisolierfilm (nicht gezeigt) und ein Schutzfilm (nicht gezeigt) sind in dem Substrat 102 ausgebildet. Somit ist das LDMOS-Element ausgebildet.
  • In der Halbleitervorrichtung, die das LDMOS-Element aufweist, werden ähnliche Wirkungen wie in den obigen Ausführungsformen erzielt. Hier zeigt 40 eine Halbleitervorrichtung, die das LDMOS-Element aufweist und die der Vorrichtung der 24 ähnelt. Alternativ können die Halbleitervorrichtungen gemäß den zehnten bis siebzehnten Ausführungsformen das LDMOS-Element enthalten.
  • 41 zeigt eine Halbleitervorrichtung, die einen IGBT als das Halbleiterelement aufweist. Ein Basisbereich vom P–-Typ 160 ist in einem Oberflächenabschnitt der aktiven Schicht 103 ausgebildet. Ein Emitterbereich vom N+-Typ 161 als die zweite Verunreinigungsschicht und ein Kontaktbereich vom P+-Typ 162 als die erste Verunreinigungsschicht sind in einem Oberflächenabschnitt des Basisbereichs 160 ausgebildet. Ein Kanalbereich 163 ist durch einen Teil des Basisbereichs 160, der zwischen dem Emitterbereich vom N+-Typ 161 und der aktiven Schicht 103 angeordnet ist, vorgesehen. Eine Gateelektrode 165 ist auf dem Kanalbereich 163 über einem Gateisolierfilm 164 ausgebildet. Eine Emitterelektrode 166 als die zweite Elektrode ist auf dem Emitterbereich vom N+-Typ 161 und dem Kontaktbereich vom P+-Typ 162 angeordnet. Die Emitterelektrode 166 ist mit dem Emitterbereich 161 und dem Kontaktbereich 162 elektrisch gekoppelt. Diese Bereiche sind derart angeordnet, dass sie ein Streifenmuster entlang einer vertikalen Richtung der Zeichnung als eine Längsrichtung aufweisen.
  • Eine Pufferschicht vom N+-Typ 167 ist in einem Oberflächenabschnitt der aktiven Schicht 103 derart ausgebildet, dass die Pufferschicht 167 von dem Basisbereich 160 getrennt ist. Ein Kollektorbereich vom P+-Typ 168 als die erste Verunreinigungsschicht ist in einem Oberflächenabschnitt der Pufferschicht 167 ausgebildet. Eine Kollektorelektrode 169 als die erste Elektrode ist auf dem Kollektorbereich 168 ausgebildet, so dass die Kollektorelektrode 169 mit dem Kollektorbereich 168 gekoppelt ist. Der Kollektorbereich 168 und die Kollektorelektrode 169 sind derart angeordnet, dass sie ein Streifenmuster entlang der vertikalen Richtung der Zeichnung als die Längsrichtung aufweisen. Der Kollektorbereich 168 und die Kollektorelektrode 169 sind in der Mitte angeordnet. Die Kanalschicht 163, der Emitterbereich 161 und der Kontaktbereich 162 sind an beiden Seiten der Mitte angeordnet. Somit weisen die obigen Bereiche eine Streifengestalt auf. Ein Zwischenschichtisolierfilm (nicht gezeigt) und ein Schutzfilm (nicht gezeigt) sind in dem Substrat 102 ausgebildet. Somit ist der IGBT ausgebildet.
  • In der Halbleitervorrichtung, die den IGBT aufweist, werden ähnliche Effekte wie in den obigen Ausführungsformen erzielt. Hier zeigt 41 eine Halbleitervorrichtung mit dem IGBT, die der Vorrichtung der 24 ähnelt. Alternativ können die Halbleitervorrichtungen gemäß den zehnten bis siebzehnten Ausführungsformen den IGBT enthalten.
  • In den obigen neunten bis siebzehnten Ausführungsformen ist das Elektrodenmuster 111 als eines von mehreren Beispielen gezeigt. Alternativ kann das Elektrodenmuster 111 andere Muster aufweisen. In den neunten bis siebzehnten Ausführungsformen ist beispielsweise das Elektrodenmuster 111 als eine Linie von dem Kathodenbereich 106 bis zu dem Anodenbereich 107 ausgebildet. Alternativ kann das Elektrodenmuster 111 aus zwei Linien ausgebildet sein. Insbesondere sind ein Elektrodenmuster 111 und ein anderes Elektrodenmuster 111 derart angeordnet, dass sie eine Liniensymmetrie in Bezug auf die Mittellinie parallel zu einer Anordnungsrichtung des Kathodenbereichs 106 und des Anodenbereichs 107 aufweisen. In diesem Fall kann die elektrische Potenzialdifferenz auf einer Seite des Halbleiterelementbereichs 108 gleich der elektrischen Potenzialdifferenz auf der anderen Seite des Halbleiterelementbereichs 108 sein.
  • Die obigen neunten bis siebzehnten Ausführungsformen können kombiniert werden. Beispielsweise kann die PN-Übergangsstruktur gemäß der zehnten Ausführungsform, die die Bereiche vom P-Typ 120 und die Bereiche vom N-Typ 121 aufweist, in der Vorrichtung gemäß den elften bis siebzehnten Ausführungsformen und weiteren Ausführungsformen enthalten sein. In den obigen neunten bis siebzehnten Ausführungsformen ist der erste Leitungstyp der N-Leitungstyp, und der zweite Leitungstyp ist der P-Leitungstyp. Alternativ kann der erste Leitungstyp der P-Leitungstyp sein, und der zweite Leitungstyp kann der N-Leitungstyp sein.
  • Die obige Beschreibung weist die folgenden Aspekte auf.
  • Gemäß einem ersten Aspekt der vorliegenden Beschreibung enthält eine Halbleitervorrichtung ein SPI-Substrat mit einem Trägersubstrat, einem eingebetteten Isolierfilm und einer aktiven Schicht, die in dieser Reihenfolge geschichtet sind, wobei die aktive Schicht aus Silizium besteht, das einen ersten Leitungstyp aufweist; ein Halbleiterelement mit einer ersten Verunreinigungsschicht und einer zweiten Verunreinigungsschicht, die in einem Oberflächenabschnitt der aktiven Schicht angeordnet sind, wobei die zweite Verunreinigungsschicht die erste Verunreinigungsschicht umgibt, so dass die erste Verunreinigungsschicht und die zweite Verunreinigungsschicht ein erstes Layout aufweisen; einen Elementtrennbereich, der in der aktiven Schicht angeordnet und von einer Elementtrennstruktur umgeben ist; und mehrere Bereiche vom ersten Leitungstyp und mehrere Bereiche vom zweiten Leitungstyp, die in dem Elementtrennbereich angeordnet sind. Die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp sind in einem Teil der aktiven Schicht, der benachbart zu dem eingebetteten Isolierfilm ist, und abwechselnd zwischen der ersten Verunreinigungsschicht und der zweiten Verunreinigungsschicht angeordnet. Die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp weisen ein zweites Layout auf, das dem Halbleiterelement entspricht. Die Bereiche vom ersten Leitungstyp weisen eine Verunreinigungskonzentration auf, die größer als diejenige der aktiven Schicht ist.
  • In der obigen Vorrichtung ist der Bereich vom ersten Leitungstyp zwischen den Bereichen vom zweiten Leitungstyp geschichtet, sodass die Bereiche vom zweiten Leitungstyp mit einem vorbestimmten Abstand zueinander beabstandet sind. Die Bereiche vom ersten und zweiten Leitungstyp sind in dem Teil der aktiven Schicht benachbart zu dem eingebetteten Isolierfilm und unterhalb des Halbleiterelements angeordnet. Dementsprechend wird eine Ladung in einem Teil der Bereiche vom zweiten Leitungstyp benachbart zu dem Isolierfilm induziert. Insbesondere wird keine Ladung in einem Teil der Bereiche vom ersten Leitungstyp benachbart zu dem Isolierfilm induziert. Somit ist eine Inversionsschicht in dem Teil der Bereiche vom zweiten Leitungstyp angeordnet. Dementsprechend wird eine Pseudofeldplatte ausgebildet. Somit wird ein Spannungsabfall entsprechend einem Abstand des Bereichs vom ersten Leitungstyp in einem unteren Abschnitt der aktiven Schicht benachbart zu dem Isolierfilm erzeugt. Ohne eine Konkavität und Konvexität mit einer großen Tiefe auszubilden, wird die Durchschlagspannung verbessert.
  • Alternativ kann die Elementtrennstruktur eine Grabentrennstruktur aufweisen, die an einer Oberfläche der aktiven Schicht angeordnet ist. Die Grabentrennstruktur erreicht den eingebetteten Isolierfilm, und die Grabentrennstruktur umgibt das Halbleiterelement, die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp. In diesem Fall ist das Halbleiterelement von anderen Elementen, die in anderen Bereichen der aktiven Schicht angeordnet sind, getrennt. Somit können das Halbleiterelement und andere Elemente in einem Chip integriert werden.
  • Gemäß einem zweiten Aspekt der vorliegenden Beschreibung enthält eine Halbleitervorrichtung ein SPI-Substrat mit einem Trägersubstrat, einem eingebetteten Isolierfilm und einer aktiven Schicht, die in dieser Reihenfolge geschichtet sind, wobei die aktive Schicht aus Silizium besteht, das einen ersten Leitungstyp aufweist; ein Halbleiterelement mit einer Verunreinigungsschicht und einer zweiten Verunreinigungsschicht, die in einem Oberflächenabschnitt der aktiven Schicht angeordnet sind, wobei die zweite Verunreinigungsschicht die erste Verunreinigungsschicht umgibt, so dass die erste Verunreinigungsschicht und die zweite Verunreinigungsschicht ein erstes Layout aufweisen; und mehrere Bereiche vom ersten Leitungstyp und mehrere Bereiche vom zweiten Leitungstyp, die in einem Teil der aktiven Schicht benachbart zu dem eingebetteten Isolierfilm angeordnet sind. Die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp sind abwechselnd angeordnet. Die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp weisen ein zweites Layout auf, das dem Halbleiterelement entspricht.
  • In der obigen Vorrichtung ist der Bereich vom ersten Leitungstyp zwischen die Bereiche vom zweiten Leitungstyp geschichtet, so dass die Bereiche vom zweiten Leitungstyp mit einem vorbestimmten Abstand zueinander beabstandet sind. Die Bereiche vom ersten und zweiten Leitungstyp sind in dem Teil der aktiven Schicht benachbart zu dem eingebetteten Isolierfilm und unterhalb des Halbleiterelements angeordnet. Dementsprechend wird eine Ladung in einem Teil der Bereiche vom zweiten Leitungstyp benachbart zu dem Isolierfilm induziert. Insbesondere wird keine Ladung in einem Teil der Bereiche vom ersten Leitungstyp benachbart zu dem Isolierfilm induziert. Somit ist eine Inversionsschicht in dem Teil der Bereiche vom zweiten Leitungstyp angeordnet. Dementsprechend wird eine Pseudofeldplatte ausgebildet. Somit wird ein Spannungsabfall entsprechend einem Abstand des Bereichs vom ersten Leitungstyp in einem unteren Abschnitt der aktiven Schicht benachbart zu dem Isolierfilm erzeugt. Somit erstrecken sich die äquivalenten elektrischen Potenziallinien in der vertikalen Richtung in Richtung des Bereichs vom ersten Leitungstyp, und daher wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien kompensiert. Somit wird die Durchschlagspannung verbessert. Ohne eine Konkavität und Konvexität mit einer großen Tiefe auszubilden, wird die Durchschlagspannung verbessert.
  • Alternativ kann die Halbleitervorrichtung außerdem eine Grabentrennstruktur, die an einer Oberfläche der aktiven Schicht angeordnet ist, enthalten. Die Grabentrennstruktur erreicht den eingebetteten Isolierfilm, und die Grabentrennstruktur umgibt das Halbleiterelement, die Bereiche vom ersten Leitungstyp und die Bereiche vom zweite Leitungstyp. In diesem Fall ist das Halbleiterelement von anderen Elementen, die in anderen Bereichen der aktiven Schicht angeordnet sind, getrennt. Somit können das Halbleiterelement und andere Elemente in einem Chip integriert werden.
  • Alternativ kann die Halbleitervorrichtung außerdem eine Widerstandsfeldplatte, die an dem Halbleiterelement angeordnet ist, enthalten. Die Widerstandsfeldplatte weist eine Spiralgestalt auf, die dem Halbleiterelement entspricht. Die Widerstandsfeldplatte stellt einen Zustand derart bereit, dass der Abstand zwischen den äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom ersten Leitungstyp erstrecken, wesentlich vereinheitlicht ist. Somit wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert, und daher wird die Durchschlagspannung verbessert.
  • Alternativ kann die Halbleitervorrichtung eine kapazitive Feldplatte, die auf dem Halbleiterelement angeordnet ist, enthalten:. Die kapazitive Feldplatte weist eine konzentrische Kreisgestalt auf, die dem Halbleiterelement entspricht. Die kapazitive Feldplatte stellt einen Zustand derart bereit, dass der Abstand zwischen den äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom ersten Leitungstyp erstrecken, wesentlich vereinheitlicht ist. Somit wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert, und daher wird die Durchschlagspannung wesentlich verbessert.
  • Alternativ kann die Halbleitervorrichtung außerdem eine halbisolierende polykristalline Siliziumschicht, die zwischen der aktiven Schicht und dem eingebetteten Isolierfilm angeordnet ist, enthalten. Die halbisolierende polykristalline Siliziumschicht besteht aus Polysilizium, das einen Widerstand aufweist, der größer als derjenige der aktiven Schicht ist. Der SIPOS-Film dient als eine halbisolierende Schicht, d. h. als eine Hochwiderstandsschicht. Somit wird ein proportionaler Spannungsabfall entsprechend dem Abstand in einem unteren Abschnitt der aktiven Schicht zwischen der Hochspannungsseite und der Niederspannungsseite erzeugt. Der Spannungsabfall wird durch den Innenwiderstand des SIPOS-Films bewirkt. Dementsprechend wird die Breite der äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom ersten Leitungstyp von der Oberfläche der aktiven Schicht erstrecken, wesentlich vereinheitlicht. Dementsprechend wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert, so dass die Durchschlagspannung verbessert wird.
  • Alternativ kann die Halbleitervorrichtung außerdem eine Ladungsakkumulationsschicht, die in dem eingebetteten Isolierfilm angeordnet ist, enthalten. Die Ladungsakkumulationsschicht weist ein drittes Layout auf, das den Bereichen vom ersten Leitungstyp entspricht. In diesem Fall stellt eine Ladung, die in der Ladungsakkumulationsschicht akkumuliert wird, ein Induzieren einer Ladung in einem unteren Abschnitt des Bereichs vom ersten Leitungstyp bereit. Somit wird die Breite der äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom ersten Leitungstyp von der Oberfläche der aktiven Schicht erstrecken, wesentlich vereinheitlicht. Dementsprechend wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert, so dass die Durchschlagspannung verbessert wird.
  • Außerdem können die Bereiche vom ersten Leitungstyp Bereiche vom N-Leitungstyp sein, und die Ladungsakkumulationsschicht kann ausgelegt sein, eine positive Ladung zu akkumulieren.
  • Alternativ kann der eingebettete Isolierfilm mehrere Konkavitäten und mehrere Konvexitäten aufweisen, die auf einer Oberfläche des eingebetteten Isolierfilms dem Trägersubstrat gegenüberliegend angeordnet sind. In diesem Fall wird die Dicke des Isolierfilms an den Konvexitäten groß. Somit wird eine Ladung einfach in einem Teil des Trägersubstrats, der den Konkavitäten des Isolierfilms entspricht, induziert, da die Dicke des Isolierfilms an den Konkavitäten gering ist. Es wird jedoch keine Ladung in einem Teil des Trägersubstrats, der den Konvexitäten des Isolierfilms entspricht, induziert, da die Dicke des Isolierfilms an den Konkavitäten groß ist. Somit wird die Breite der äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom ersten Leitungstyp von der Oberfläche der aktiven Schicht erstrecken, wesentlich vereinheitlicht. Dementsprechend wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert, so dass die Durchschlagspannung verbessert wird.
  • Alternativ kann der eingebettete Isolierfilm mehrere Konkavitäten und mehrere Konvexitäten aufweisen, die auf einer Oberfläche des eingebetteten Isolierfilms der aktiven Schicht gegenüberliegend angeordnet sind. Jeder Bereich vom zweiten Leitungstyp ist in einer entsprechenden Konkavität des eingebetteten Isolierfilms angeordnet, und jeder Bereich vom ersten Leitungstyp ist auf einer entsprechenden Konvexität des eingebetteten Isolierfilms angeordnet. In diesem Fall ist die Dicke zwischen dem Trägersubstrat und dem Bereich vom ersten Leitungstyp größer als die Dicke zwischen dem Trägersubstrat und dem Bereich vom zweiten Leitungstyp. Somit wird eine Ladung in einem Teil des Bereichs vom ersten Leitungstyp benachbart zu dem Isolierfilm induziert. Somit wird die Breite der äquivalenten elektrischen Potenziallinien, die sich in der vertikalen Richtung in Richtung des Bereichs vom ersten Leitungstyp von der Oberfläche der aktiven Schicht erstrecken, wesentlich vereinheitlicht. Dementsprechend wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien wesentlich kompensiert, so dass die Durchschlagspannung verbessert wird.
  • Alternativ kann der Teil der aktiven Schicht, in dem die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp angeordnet sind, dem gesamten Bereich des Halbleiterelements entsprechen. In diesem Fall wird die Pseudofeldplatte auf dem gesamten Bereich, der dem Halbleiterelement entspricht, ausgebildet, und daher wird die Durchschlagspannung ausreichend verbessert.
  • Alternativ kann das Halbleiterelement eine PN-Diode sein. Die erste Verunreinigungsschicht ist ein Kathodenbereich, der den ersten Leitungstyp aufweist, und die zweite Verunreinigungsschicht ist ein Anodenbereich, der einen zweiten Leitungstyp aufweist. Die PN-Diode enthält außerdem eine Kathodenelektrode, die mit dem Kathodenbereich elektrisch gekoppelt ist, und eine Anodenelektrode, die mit dem Anodenbereich elektrisch gekoppelt ist. Die Bereiche vom zweiten Leitungstyp enthalten einen Mittelbereich, der dem Kathodenbereich gegenüberliegt, und die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp umgeben den Mittelbereich.
  • Alternativ kann das Halbleiterelement ein LDMOS-Element sein. Die erste Verunreinigungsschicht ist ein Drainbereich, der einen ersten Leitungstyp aufweist, und die zweite Verunreinigungsschicht ist ein Sourcebereich, der den ersten Leitungstyp aufweist. Das LDMOS-Element enthält außerdem: eine Kanalschicht, die einen zweiten Leitungstyp aufweist und in einem Oberflächenabschnitt der aktiven Schicht angeordnet ist, wobei der Sourcebereich in einem Oberflächenabschnitt der Kanalschicht angeordnet ist und der Drainbereich zu der Kanalschicht beabstandet ist; einen Kanalbereich, der durch einen Oberflächenteil der Kanalschicht zwischen dem Sourcebereich und der aktiven Schicht bereitgestellt wird; eine Gateelektrode, die auf dem Kanalbereich über einem Gateisolierfilm angeordnet ist; eine Sourceelektrode, die mit dem Sourcebereich und der Kanalschicht elektrisch gekoppelt ist; und eine Drainelektrode, die mit dem Drainbereich elektrisch gekoppelt ist. Der Sourcebereich und der Kanalbereich umgeben den Drainbereich. Die Bereiche vom zweiten Leitungstyp enthalten einen Mittelbereich, der dem Drainbereich gegenüberliegt, und die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp umgeben den Mittelbereich.
  • Alternativ kann das Halbleiterelement ein IGBT sein. Die erste Verunreinigungsschicht ist ein Kollektorbereich, der einen zweiten Leitungstyp aufweist, und die zweite Verunreinigungsschicht ist ein Emitterbereich, der den ersten Leitungstyp aufweist. Der IGBT enthält außerdem: einen Basisbereich, der den zweiten Leitungstyp aufweist und in einem Oberflächenabschnitt der aktiven Schicht angeordnet ist, wobei der Emitterbereich in einem Oberflächenabschnitt des Basisbereichs angeordnet ist und der Kollektorbereich von dem Basisbereich getrennt ist; einen Kanalbereich, der durch einen Oberflächenteil des Basisbereichs zwischen dem Emitterbereich und der aktiven Schicht bereitgestellt wird; eine Gateelektrode, die auf dem Kanalbereich über einem Gateisolierfilm angeordnet ist; eine Emitterelektrode, die mit dem Emitterbereich und dem Basisbereich elektrisch gekoppelt ist; und eine Kollektorelektrode, die mit dem Kollektorbereich elektrisch gekoppelt ist. Der Emitterbereich und der Basisbereich umgeben den Kollektorbereich. Die Bereiche vom zweiten Leitungstyp enthalten einen Mittelbereich, der dem Kollektorbereich gegenüberliegt, und die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp umgeben den Mittelbereich.
  • Gemäß einem dritten Aspekt der vorliegenden Beschreibung enthält ein Verfahren zum Herstellen einer Halbleitervorrichtung: Vorbereiten eines Siliziumsubstrats, das einen ersten Leitungstyp aufweist; Ausbilden mehrerer Bereiche vom ersten Leitungstyp und mehrerer Bereiche vom zweiten Leitungstyp in einem ersten Oberflächenabschnitt des Siliziumsubstrats derart, dass die Bereiche vom zweiten Leitungstyp einen Mittelbereich enthalten und die Bereiche vom ersten Leitungstyp und die Bereiche vom zweiten Leitungstyp abwechselnd derart angeordnet sind, dass sie ein zweites Layout um den Mittelbereich aufweisen; Bonden des Siliziumsubstrats an ein Trägersubstrat über einen eingebetteten Isolierfilm derart, dass der erste Oberflächenabschnitt des Siliziumsubstrats dem Trägersubstrat durch den eingebetteten Isolierfilm gegenüberliegt; Entfernen eines Teils eines zweiten Oberflächenabschnitts des Siliziumsubstrats, so dass das Siliziumsubstrat verdünnt wird und das Siliziumsubstrat eine aktive Schicht bereitstellt, wobei der zweite Oberflächenabschnitt dem ersten Oberflächenabschnitt gegenüberliegt; Ausbilden eines Halbleiterelements in dem zweiten Oberflächenabschnitt des Siliziumsubstrats. Das Halbleiterelement enthält eine erste Verunreinigungsschicht und eine zweite Verunreinigungsschicht. Die zweite Verunreinigungsschicht umgibt die erste Verunreinigungsschicht, und die erste Verunreinigungsschicht und die zweite Verunreinigungsschicht weisen ein erstes Layout auf, das dem zweiten Layout entspricht.
  • In dem obigen Verfahren ist der Bereich vom ersten Leitungstyp zwischen den Bereichen vom zweiten Leitungstyp derart angeordnet, dass die Bereiche vom zweiten Leitungstyp mit einem vorbestimmten Abstand zueinander beabstandet sind. Die Bereiche vom ersten und zweiten Leitungstyp sind in dem Teil der aktiven Schicht benachbart zu dem eingebetteten Isolierfilm und unterhalb des Halbleiterelements angeordnet. Dementsprechend wird eine Ladung in einem Teil der Bereiche vom zweiten Leitungstyp benachbart zu dem Isolierfilm induziert. Insbesondere wird keine Ladung in einem Teil der Bereiche vom ersten Leitungstyp benachbart zu dem Isolierfilm induziert. Somit ist eine Inversionsschicht in dem Teil der Bereiche vom zweiten Leitungstyp angeordnet. Dementsprechend wird eine Pseudofeldplatte ausgebildet. Somit wird ein Spannungsabfall entsprechend einem Abstand des Bereichs vom ersten Leitungstyp in einem unteren Abschnitt der aktiven Schicht benachbart zu dem Isolierfilm erzeugt. Somit erstrecken sich die äquivalenten elektrischen Potenziallinien in der vertikalen Richtung in Richtung des Bereichs vom ersten Leitungstyp, und daher wird der Abstand zwischen den äquivalenten elektrischen Potenziallinien kompensiert. Somit wird die Durchschlagspannung verbessert. Ohne ein Konkavität und Konvexität mit einer großen Tiefe auszubilden, wird die Durchschlagspannung der Vorrichtung verbessert.
  • Gemäß einem vierten Aspekt der vorliegenden Beschreibung enthält eine Halbleitervorrichtung: ein SOI-Substrat mit einem Trägersubstrat, einem eingebetteten Isolierfilm und einer aktiven Schicht, die in dieser Reihenfolge geschichtet sind, wobei die aktive Schicht einen ersten Leitungstyp aufweist; einen ersten Bereich, der einen ersten Halbleiterelementbereich und eine erste Grabentrennstruktur aufweist und in dem SOI-Substrat angeordnet ist; einen zweiten Bereich, der einen zweiten Halbleiterelementbereich und eine zweite Grabentrennstruktur aufweist und in dem SPI-Substrat angeordnet ist. Der erste Bereich ist von dem zweiten Bereich getrennt. Die erste Grabentrennstruktur umgibt einen äußeren Umfang des ersten Bereichs, und die zweite Grabentrennstruktur umgibt einen äußeren Umfang des zweiten Bereichs. Der erste Halbleiterelementbereich enthält ein erstes Halbleiterelement. Das erste Halbleiterelement enthält eine erste Verunreinigungsschicht, eine zweite Verunreinigungsschicht, eine erste Elektrode und eine zweite Elektrode. Die erste Verunreinigungsschicht und die zweite Verunreinigungsschicht sind in einem Oberflächenabschnitt der aktiven Schicht angeordnet. Sowohl die erste Verunreinigungsschicht als auch die zweite Verunreinigungsschicht weisen ein Streifenmuster entlang einer Richtung als eine Längsrichtung auf. Eine erste Spannung ist über die erste Elektrode an die erste Verunreinigungsschicht anlegbar, und eine zweite Spannung ist über die zweite Elektrode an die zweite Verunreinigungsschicht anlegbar. Die erste Spannung ist größer als die zweite Spannung. Der erste Bereich enthält außerdem mehrere elektrische Potenzialsteuerbereiche, die an beiden Seiten des Halbleiterelementbereichs entlang der Längsrichtung angeordnet sind. Die elektrischen Potenzialsteuerbereiche sind zwischen der ersten Verunreinigungsschicht und der zweiten Verunreinigungsschicht entlang jeder Seite des Halbleiterelementbereichs angeordnet. Der erste Bereich enthält außerdem ein Elektrodenmuster, das auf dem Halbleiterelementbereich und den elektrischen Potenzialsteuerbereichen angeordnet ist. Das Elektrodenmuster erstreckt sich von der ersten Verunreinigungsschicht bis zu der zweiten Verunreinigungsschicht. Das Elektrodenmuster ist mit jedem elektrischen Potenzialsteuerbereich gekoppelt.
  • In der obigen Vorrichtung wird das elektrische Potenzial des Oberflächenabschnitts des Halbleiterelementbereichs graduell von der ersten Verunreinigungsschicht als einer Hochpotenzialseite bis zu der zweiten Verunreinigungsschicht als einer Niederpotenzialseite verringert, da der Spannungsabfall durch den Innenwiderstand des Elektrodenmusters erzeugt wird. Außerdem wird das elektrische Potenzial jedes elektrischen Potenzialsteuerbereichs auf der Seite des Halbleiterelementbereichs stufenweise von der ersten Verunreinigungsschicht als einer Hochpotenzialseite bis zu der zweiten Verunreinigungsschicht als einer Niederpotenzialseite verringert, da der Spannungsabfall durch den Innenwiderstand des Elektrodenmusters erzeugt wird. Dementsprechend werden, da das elektrische Potenzial des Halbleiterelementbereichs von der ersten Verunreinigungsschicht bis zu der zweiten Verunreinigungsschicht verringert wird, das elektrische Potenzial jedes elektrischen Potenzialsteuerbereichs, der auf der Seite des Halbleiterelementbereichs angeordnet ist, und das elektrische Potenzial des Oberflächenabschnitts des Halbleiterelementbereichs verringert. Dementsprechend wird eine Konzentration eines elektrischen Felds an beiden Enden der ersten und zweiten Verunreinigungsschichten entlang der Längsrichtung eingeschränkt. Somit wird eine Verringerung der Durchschlagspannung verhindert. Außerdem kann das elektrische Potenzial jeweiliger elektrischer Potenzialsteuerbereiche, die auf der Seite des Halbleiterelementbereichs angeordnet sind, unter Verwendung des Elektrodenmusters unterschiedlich zueinander gesteuert werden. Dementsprechend ist es nicht notwendig, eine Steuervorrichtung wie beispielsweise eine herkömmliche Teilerdiode um den Halbleiterelementbereich herum auszubilden. Dementsprechend werden die Abmessungen der Vorrichtung verringert, und die elektrische Feldkonzentration an dem Umfang der Vorrichtung mit hoher Durchschlagspannung wird eingeschränkt. Somit weist die Vorrichtung eine hohe Durchschlagspannung auf.
  • Alternativ kann das Elektrodenmuster eine Meandergestalt aufweisen. Außerdem kann das Elektrodenmuster einen parallelen Abschnitt und einen vertikalen Abschnitt enthalten. Der parallele Abschnitt erstreckt sich entlang der Längsrichtung. Der vertikale Abschnitt erstreckt sich entlang einer Richtung senkrecht zu der Längsrichtung. Der vertikale Abschnitt ist mit dem parallelen Abschnitt an jeder Seite des Halbleiterelementbereichs verbunden, und der vertikale Abschnitt ist mit jedem elektrischen Potenzialsteuerbereich elektrisch gekoppelt.
  • Alternativ kann das SPI-Substrat außerdem einen Zwischenschichtisolierfilm enthalten, der die aktive Schicht bedeckt, und das Elektrodenmuster ist in den Zwischenschichtisolierfilm, der auf dem Halbleiterelementbereich und den elektrischen Potenzialsteuerbereichen angeordnet ist, eingebettet.
  • Alternativ können die elektrischen Potenzialsteuerbereiche aus Silizium bestehen und durch einen Teil der aktiven Schicht, der von der ersten Grabentrennstruktur getrennt ist, bereitgestellt werden.
  • Alternativ kann die erste Grabentrennstruktur einen Graben, einen Isolierfilm und eine Polysiliziumschicht enthalten. Der Isolierfilm ist ein thermischer Oxidationsfilm und auf einer Innenwand des Grabens angeordnet. Die Polysiliziumschicht ist auf dem Isolierfilm in dem Graben derart angeordnet, dass die Polysiliziumschicht und der Isolierfilm in den Graben eingebettet sind. Die elektrischen Potenzialsteuerbereiche bestehen aus Polysilizium und werden durch eine andere Polysiliziumschicht, die an beiden Seiten des Halbleiterelementbereichs angeordnet ist, bereitgestellt. Die andere Polysiliziumschicht ist über einen Isolierfilm in einen anderen Graben eingebettet, und die andere Polysiliziumschicht ist zusammen mit dem Graben und dem Isolierfilm in mehrere Abschnitte unterteilt, so dass die elektrischen Potenzialsteuerbereiche elektrisch voneinander getrennt sind. In diesem Fall wird der Einfluss des elektrischen Potenzials der Außenseite des ersten Bereichs abgeschirmt. Dementsprechend wird das Abschirmungsvermögen gegenüber dem elektrischen Potenzial der Außenseite des ersten Bereichs verbessert. Somit wird die Durchschlagspannung wirksam verbessert.
  • Alternativ kann ein Abstand zwischen der ersten Grabentrennstruktur und der anderen Polysiliziumschicht mit dem Graben und dem Isolierfilm gleich oder kleiner als zwei Mikrometer sein, und ein Abstand zwischen zwei benachbarten anderen Polysiliziumschichten mit den Gräben und den Isolierfilmen kann gleich oder kleiner als zwei Mikrometer sein. In diesem Fall verarmt die Verarmungsschicht, die durch den Arbeits funktionsunterschied zwischen dem Isolierfilm, der die Grabentrennstruktur bereitstellt, und dem Siliziummaterial verursacht wird, vollständig den Siliziumabschnitt zwischen der ersten Grabentrennstruktur und der anderen Polysiliziumschicht mit dem Graben und dem Isolierfilm und den Siliziumabschnitt zwischen zwei benachbarten anderen Polysiliziumschichten mit den Gräben und den Isolierfilmen. Somit wird die Durchschlagspannung wirksam verbessert.
  • Alternativ kann der Halbleiterelementbereich eine PN-Übergangsstruktur enthalten, die mehrere Bereiche vom P-Typ und mehrere Bereiche vom N-Typ enthält, die abwechselnd entlang der Richtung senkrecht zu der Längsrichtung angeordnet sind. Die PN-Übergangsstruktur ist in einem Teil der aktiven Schicht, der den eingebetteten Isolierfilm kontaktiert, angeordnet, und jeder der Bereiche vom P-Typ und der Bereiche vom N-Typ weist ein Streifenmuster mit einer Längsrichtung parallel zu der Längsrichtung des Streifenmusters der ersten Verunreinigungsschicht und der zweiten Verunreinigungsschicht auf. In diesem Fall ist die PN-Übergangsstruktur wiederholt in dem Abschnitt der aktiven Schicht benachbart zu dem eingebetteten Isolierfilm angeordnet. Somit wird das elektrische Potenzial jedes elektrischen Potenzialsteuerbereichs, der auf der Oberfläche, der Seite und der Rückseite des Halbleiterelementbereichs angeordnet ist, stufenweise in einer Richtung von der ersten Verunreinigungsschicht zu der zweiten Verunreinigungsschicht verringert. Somit wird die Durchschlagspannung der Halbleitervorrichtung verbessert.
  • Alternativ kann die erste Grabentrennstruktur außerdem an beiden Seiten des Halbleiterelementbereichs angeordnet sein. Die erste Grabentrennstruktur an jeder Seite des Halbleiterelementbereichs enthält mehrere Vorstehungen, die in Richtung des Halbleiterelementbereichs vorstehen, und die Vorstehungen sind zwischen der ersten Verunreinigungsschicht und der zweiten Verunreinigungsschicht angeordnet. In diesem Fall ist der Abstand zwischen der aktiven Schicht und dem elektrischen Potenzialsteuerbereich groß. Somit ist es schwierig, eine Ladung in dem Teil der aktiven Schicht, die die Vorstehungen kontaktiert, zu induzieren. Dementsprechend wird die Abweichung der Verteilung der äquivalenten elektrischen Potenziallinien eingeschränkt. Die Durchschlagspannung wird wesentlich verbessert.
  • Alternativ kann die erste Grabentrennstruktur an beiden Seiten des Halbleiterelementbereichs angeordnet sein. Der Halbleiterelementbereich enthält außerdem eine PN-Übergangsstruktur, die mehrere Bereiche vom P-Typ und mehrere Bereiche vom N-Typ aufweist, die abwechselnd entlang der Richtung senkrecht zu der Längsrichtung angeordnet sind. Die PN-Übergangsstruktur ist in einem Oberflächenteil der aktiven Schicht, der die erste Grabentrennstruktur an jeder Seite des Halbleiterelementbereichs kontaktiert, angeordnet, und der Oberflächenteil der aktiven Schicht ist zwischen der ersten Verunreinigungsschicht und der zweiten Verunreinigungsschicht angeordnet. In diesem Fall wird eine Ladung in dem Teil der Bereiche vom P-Leitungstyp, der die Grabentrennstruktur kontaktiert, induziert. Es ist schwierig, eine Ladung in dem Teil der Bereiche vom N-Typ, der die Grabentrennstruktur kontaktiert, zu induzieren. Dementsprechend wird die Abweichung der Verteilung der äquivalenten elektrischen Potenziallinien eingeschränkt. Die Durchschlagspannung wird wesentlich verbessert.
  • Alternativ kann das Halbleiterelement eine PN-Diode sein. Die erste Verunreinigungsschicht ist ein Kathodenbereich, der einen ersten Leitungstyp aufweist, und die zweite Verunreinigungsschicht ist ein Anodenbereich, der einen zweiten Leitungstyp aufweist. Die erste Elektrode ist eine Kathodenelektrode, die mit dem Kathodenbereich elektrisch gekoppelt ist, und die zweite Elektrode ist eine Anodenelektrode, die mit dem Anodenbereich elektrisch gekoppelt ist, und der Anodenbereich ist an beiden Seiten des Kathodenbereichs angeordnet.
  • Alternativ kann das Halbleiterelement ein LDMOS-Element sein. Die erste Verunreinigungsschicht ist ein Drainbereich, der einen ersten Leitungstyp aufweist, und die zweite Verunreinigungsschicht ist ein Sourcebereich, der den ersten Leitungstyp aufweist. Das LDMOS-Element enthält außerdem: eine Kanalschicht, die einen zweiten Leitungstyp aufweist und in einem Oberflächenabschnitt der aktiven Schicht angeordnet ist, wobei der Sourcebereich in einem Oberflächenabschnitt der Kanalschicht angeordnet ist und der Drainbereich zu der Kanalschicht bestandet ist; einen Kanalbereich, der durch einen Oberflächenteil der Kanalschicht zwischen dem Sourcebereich und der aktiven Schicht bereitgestellt wird; eine Gateelektrode, die auf dem Kanalbereich über einem Gateisolierfilm angeordnet ist; eine Sourceelektrode, die mit dem Sourcebereich und der Kanalschicht elektrisch gekoppelt ist und der zweiten Elektrode entspricht; und eine Drainelektrode, die mit dem Drainbereich elektrisch gekoppelt ist und der ersten Elektrode entspricht. Der Sourcebereich und der Kanalbereich sind an beiden Seiten des Drainbereichs angeordnet.
  • Alternativ kann das Halbleiterelement ein IGBT sein. Die erste Verunreinigungsschicht ist ein Kollektorbereich, der einen zweiten Leitungstyp aufweist, und die zweite Verunreinigungsschicht ist ein Emitterbereich, der einen ersten Leitungstyp aufweist. Der IGBT enthält außerdem: einen Basisbereich, der den zweiten Leitungstyp aufweist und in einem Oberflächenabschnitt der aktiven Schicht angeordnet ist, wobei der Emitterbereich in einem Oberflächenabschnitt des Basisbereichs angeordnet und der Kollektorbereich zu dem Basisbereich beabstandet ist; einen Kanalbereich, der durch einen Oberflächenteil des Basisbereichs zwischen dem Emitterbereich und der aktiven Schicht bereitgestellt wird; eine Gateelektrode, die auf dem Kanalbereich über einem Gateisolierfilm angeordnet ist; eine Emitterelektrode, die mit dem Emitterbereich und dem Basisbereich elektrisch gekoppelt ist und der zweiten Elektrode entspricht; und eine Kollektorelektrode, die mit dem Kollektorbereich elektrisch gekoppelt ist und der ersten Elektrode entspricht. Der Emitterbereich und der Basisbereich sind an beiden Seiten des Kollektorbereichs angeordnet.
  • Während die Erfindung mit Bezug auf bevorzugte Ausführungsformen beschrieben wurde, ist es selbstverständlich, dass die Erfindung nicht auf die bevorzugten Ausführungsformen und Konstruktionen beschränkt ist. Die Erfindung soll verschiedene Modifikationen und äquivalente Anordnungen abdecken. Während verschiedene Kombinationen und Konfigurationen bevorzugt sind, sind andere Kombinationen und Konfigurationen einschließlich mehr, weniger oder eines einzelnen Elements innerhalb des Bereichs der Erfindung, der durch die zugehörigen Ansprüche definiert wird, möglich.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 3959125 B2 [0004]
    • US 6049109 [0004]
    • JP 4204895 B2 [0007]
    • US 2004/03227188 [0007]
    • JP 4204895 B [0157]

Claims (29)

  1. Halbleitervorrichtung, die aufweist: ein SPI-Substrat (1) mit einem Trägersubstrat (2), einem eingebetteten Isolierfilm (4) und einer aktiven Schicht (3), die in dieser Reihenfolge geschichtet sind, wobei die aktive Schicht (3) aus Silizium besteht, das einen ersten Leitungstyp aufweist; ein Halbleiterelement (5, 6, 71, 77, 81, 88), das eine erste Verunreinigungsschicht (5, 77, 88) und eine zweite Verunreinigungsschicht (6, 71, 81), aufweist, die in einem Oberflächenabschnitt der aktiven Schicht (3) angeordnet sind, wobei die zweite Verunreinigungsschicht (6, 71, 81) die erste Verunreinigungsschicht (5, 77, 88) umgibt, so dass die erste Verunreinigungsschicht (5, 77, 88) und die zweite Verunreinigungsschicht (6, 71,81) ein erstes Layout aufweisen; ein Elementtrennbereich, der in der aktiven Schicht (3) angeordnet und von einer Elementtrennstruktur (20) umgeben ist; und mehrere Bereiche vom ersten Leitungstyp (11) und mehrere Bereiche vom zweiten Leitungstyp (10), die in dem Elementtrennbereich angeordnet sind, wobei die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) in einem Teil der aktiven Schicht (3), der benachbart zu dem eingebetteten Isolierfilm (4) ist, und abwechselnd zwischen der ersten Verunreinigungsschicht (5, 77, 88) und der zweiten Verunreinigungsschicht (6, 71, 81) angeordnet sind, wobei die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) ein zweites Layout aufweisen, das dem Halbleiterelement (5, 6, 71, 77, 81, 88) entspricht, und wobei die Bereiche vom ersten Leitungstyp (11) eine Verunreinigungskonzentration aufweisen, die größer als diejenige der aktiven Schicht (3) ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Elementtrennstruktur (20) eine Grabentrennstruktur (20) ist, die an einer Oberfläche der aktiven Schicht (3) angeordnet ist, wobei die Grabentrennstruktur (20) den eingebetteten Isolierfilm (4) erreicht, und wobei die Grabentrennstruktur (20) das Halbleiterelement (5, 6, 71, 77, 81, 88), die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) umgibt.
  3. Halbleitervorrichtung, die aufweist: ein SPI-Substrat (1) mit einem Trägersubstrat (2), einem eingebetteten Isolierfilm (4) und einer aktiven Schicht (3), die in dieser Reihenfolge geschichtet sind, wobei die aktive Schicht (3) aus Silizium besteht, das einen ersten Leitungstyp aufweist; ein Halbleiterelement (5, 6, 71, 77, 81, 88), das eine erste Verunreinigungsschicht (5, 77, 88) und eine zweite Verunreinigungsschicht (6, 71, 81) aufweist, die in einem Oberflächenabschnitt der aktiven Schicht (3) angeordnet sind, wobei die zweite Verunreinigungsschicht (6, 71, 81) die erste Verunreinigungsschicht (5, 77, 88) umgibt, so dass die erste Verunreinigungsschicht (5, 77, 88) und die zweite Verunreinigungsschicht (6, 71, 81) ein erstes Layout aufweisen; und mehrere Bereiche vom ersten Leitungstyp (11) und mehrere Bereiche vom zweiten Leitungstyp (10), die in einem Teil der aktiven Schicht (3) benachbart zu dem eingebetteten Isolierfilm (4) angeordnet sind, wobei die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) abwechselnd angeordnet sind, und wobei die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) ein zweites Layout aufweisen, das dem Halbleiterelement (5, 6, 71, 77, 81, 88) entspricht.
  4. Halbleitervorrichtung nach Anspruch 3, die außerdem aufweist: eine Grabentrennstruktur (20), die an einer Oberfläche der aktiven Schicht (3) angeordnet ist, wobei die Grabentrennstruktur (20) den eingebetteten Isolierfilm (4) erreicht, und wobei die Grabentrennstruktur (20) das Halbleiterelement (5, 6, 71, 77, 81, 88), die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) umgibt.
  5. Halbleitervorrichtung nach Anspruch 3 oder 4, die außerdem aufweist: eine Widerstandsfeldplatte (30), die auf dem Halbleiterelement (5, 6, 71, 77, 81, 88) angeordnet ist, wobei die Widerstandsfeldplatte (30) eine Spiralgestalt aufweist, die dem Halbleiterelement (5, 6, 71, 77, 81, 88) entspricht.
  6. Halbleitervorrichtung nach Anspruch 3 oder 4, die außerdem aufweist: eine kapazitive Feldplatte (40) die auf dem Halbleiterelement (5, 6, 71, 77, 81, 88) angeordnet ist, wobei die kapazitive Feldplatte (40) eine konzentrische Kreisgestalt aufweist, die dem Halbleiterelement (5, 6, 71, 77, 81, 88) entspricht.
  7. Halbleitervorrichtung nach einem der Ansprüche 3–6, die außerdem aufweist: eine halbisolierende polykristalline Siliziumschicht (50), die zwischen der aktiven Schicht (3) und dem eingebetteten Isolierfilm (4) angeordnet ist, wobei die halbisolierende polykristalline Siliziumschicht (50) aus Polysilizium besteht, das einen Widerstand aufweist, der größer als derjenige der aktiven Schicht (3) ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 3–6, die außerdem aufweist: eine Ladungsakkumulationsschicht (60), die in dem eingebetteten Isolierfilm (4) angeordnet ist, wobei die Ladungsakkumulationsschicht (60) ein drittes Layout aufweist, das den Bereichen vom ersten Leitungstyp (11) entspricht.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die Bereiche vom ersten Leitungstyp (11) Bereiche vom N-Leitungstyp sind, und wobei die Ladungsakkumulationsschicht (60) ausgelegt ist, eine positive Ladung zu akkumulieren.
  10. Halbleitervorrichtung nach einem der Ansprüche 3–6, wobei der eingebettete Isolierfilm (4) mehrere Konkavitäten (4a) und mehrere Konvexitäten (4b) aufweist, die auf einer Oberfläche des eingebetteten Isolierfilms (4), die dem Trägersubstrat (2) gegenüberliegt, angeordnet sind.
  11. Halbleitervorrichtung nach einem der Ansprüche 3–6, wobei der eingebettete Isolierfilm (4) mehrere Konkavitäten (4a) und mehrere Konvexitäten (4b) aufweist, die auf einer Oberfläche des eingebetteten Isolierfilms (4), die der aktiven Schicht (3) gegenüberliegt, angeordnet sind, wobei jeder Bereich vom zweiten Leitungstyp (10) in einer entsprechenden Konkavität (4a) des eingebetteten Isolierfilms (4) angeordnet ist, und wobei jeder Bereich vom ersten Leitungstyp (11) auf einer entsprechenden Konvexität (4b) des eingebetteten Isolierfilms (4) angeordnet ist.
  12. Halbleitervorrichtung nach einem der Ansprüche 3–11, wobei der Teil der aktiven Schicht (3), in dem die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) angeordnet sind, dem gesamten Bereich des Halbleiterelements (5, 6, 71, 77, 81, 88) entspricht.
  13. Halbleitervorrichtung nach einem der Ansprüche 3–12, wobei das Halbleiterelement (5, 6) eine PN-Diode (5, 6) ist, wobei die erste Verunreinigungsschicht (5) ein Kathodenbereich (5) ist, der den ersten Leitungstyp aufweist, und die zweite Verunreinigungsschicht (6) ein Anodenbereich (6) ist, der einen zweiten Leitungstyp aufweist, wobei die PN-Diode (5, 6) außerdem eine Kathodenelektrode (8), die mit dem Kathodenbereich (5) elektrisch gekoppelt ist, und eine Anodenelektrode (9), die mit dem Anodenbereich (6) elektrisch gekoppelt ist, enthält, wobei die Bereiche vom zweiten Leitungstyp (10) einen Mittelbereich (10a) enthalten, der dem Kathodenbereich (5) gegenüberliegt, und wobei die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) den Mittelbereich (10a) umgeben.
  14. Halbleitervorrichtung nach einem der Ansprüche 3–12, wobei das Halbleiterelement (71, 77) ein LDMOS-Element (71, 77) ist, wobei die erste Verunreinigungsschicht (77) ein Drainbereich (77) ist, der den ersten Leitungstyp aufweist, und die zweite Verunreinigungsschicht (71) ein Sourcebereich (71) ist, der den ersten Leitungstyp aufweist, wobei das LDMOS-Element (71, 77) außerdem enthält: eine Kanalschicht (70), die einen zweiten Leitungstyp aufweist und in einem Oberflächenabschnitt der aktiven Schicht (3) angeordnet ist, wobei der Sourcebereich (71) in einem Oberflächenabschnitt der Kanalschicht (70) angeordnet ist und der Drainbereich (77) zu der Kanalschicht (70) beabstandet ist; einen Kanalbereich (73), der durch einen Oberflächenteil der Kanalschicht (70) zwischen dem Sourcebereich (71) und der aktiven Schicht (3) bereitgestellt wird; eine Gateelektrode (75), die auf dem Kanalbereich (73) über einem Gateisolierfilm (74) angeordnet ist; eine Sourceelektrode (76), die mit dem Sourcebereich (71) und der Kanalschicht (70) elektrisch gekoppelt ist; und eine Drainelektrode (78), die mit dem Drainbereich (77) elektrisch gekoppelt ist, wobei der Sourcebereich (71) und der Kanalbereich (73) den Drainbereich (77) umgeben, wobei die Bereiche vom zweiten Leitungstyp (10) einen Mittelbereich (10a) enthalten, der dem Drainbereich (77) gegenüberliegt, und wobei die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) den Mittelbereich (10a) umgeben.
  15. Halbleitervorrichtung nach einem der Ansprüche 3–12, wobei das Halbleiterelement (81, 88) ein IGBT (81, 88) ist, wobei die erste Verunreinigungsschicht (88) ein Kollektorbereich (88) ist, der einen zweiten Leitungstyp aufweist, und die zweite Verunreinigungsschicht (81) ein Emitterbereich (81) ist, der den ersten Leitungstyp aufweist, wobei der IGBT (81, 88) außerdem enthält: einen Basisbereich (80), der den zweiten Leitungstyp aufweist und in einem Oberflächenabschnitt der aktiven Schicht (3) angeordnet ist, wobei der Emitterbereich (81) in einem Oberflächenabschnitt des Basisbereichs (80) angeordnet ist und der Kollektorbereich (88) zu dem Basisbereich (80) beabstandet ist; einen Kanalbereich (83), der durch einen Oberflächenteil des Basisbereichs (80) zwischen dem Emitterbereich (81) und der aktiven Schicht (3) bereitgestellt wird; eine Gateelektrode (85), die auf dem Kanalbereich (83) über einem Gateisolierfilm (84) angeordnet ist; eine Emitterelektrode (86), die mit dem Emitterbereich (81) und dem Basisbereich (80) elektrisch gekoppelt ist; und eine Kollektorelektrode (89), die mit dem Kollektorbereich (88) elektrisch gekoppelt ist, wobei der Emitterbereich (81) und der Basisbereich (80) den Kollektorbereich (88) umgeben, wobei die Bereiche vom zweiten Leitungstyp (10) einen Mittelbereich (10a) enthalten, der dem Kollektorbereich (88) gegenüberliegt, und wobei die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) den Mittelbereich (10a) umgeben.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung, das aufweist: Vorbereiten eines Siliziumsubstrats (12), das einen ersten Leitungstyp aufweist; Ausbilden mehrerer Bereiche vom ersten Leitungstyp (11) und mehrerer Bereiche vom zweiten Leitungstyp (10) in einem ersten Oberflächenabschnitt des Siliziumsubstrats (12) derart, dass die Bereiche vom zweiten Leitungstyp (10) einen Mittelbereich (10a) enthalten und die Bereiche vom ersten Leitungstyp (11) und die Bereiche vom zweiten Leitungstyp (10) abwechselnd angeordnet sind, so dass sie ein zweites Layout um den Mittelbereich (10a) aufweisen; Bonden des Siliziumsubstrats (12) über einen eingebetteten Isolierfilm (4) an ein Trägersubstrat (2) derart, dass der erste Oberflächenabschnitt des Siliziumsubstrats (12) dem Trägersubstrat (2) durch den eingebetteten Isolierfilm (4) gegenüberliegt; Entfernen eines Teils eines zweiten Oberflächenabschnitts des Siliziumsubstrats (12), so dass das Siliziumsubstrat (12) verdünnt wird und das Siliziumsubstrat (12) eine aktive Schicht (3) bereitstellt, wobei der zweite Oberflächenabschnitt dem ersten Oberflächenabschnitt gegenüberliegt; Ausbilden eines Halbleiterelements (5, 6, 71, 77, 81, 88) in dem zweiten Oberflächenabschnitt des Siliziumsubstrats (12), wobei das Halbleiterelement (5, 6, 71, 77, 81, 88) eine erste Verunreinigungsschicht (5, 77, 88) und eine zweite Verunreinigungsschicht (6, 71, 81) enthält, wobei die zweite Verunreinigungsschicht (6, 71, 81) die erste Verunreinigungsschicht (5, 77, 88) umgibt, und wobei die erste Verunreinigungsschicht (5, 77, 88) und die zweite Verunreinigungsschicht (6, 71, 81) ein erstes Layout aufweisen, das dem zweiten Layout entspricht.
  17. Halbleitervorrichtung, die aufweist: ein SPI-Substrat (101) mit einem Trägersubstrat (102), einem eingebetteten Isolierfilm (104) und einer aktiven Schicht (103), die in dieser Reihenfolge geschichtet sind, wobei die aktive Schicht (103) einen ersten Leitungstyp aufweist; einen ersten Bereich (R1), der einen ersten Halbleiterelementbereich (108) und eine erste Grabentrennstruktur (105) aufweist und in dem SPI-Substrat (101) angeordnet ist; einen zweiten Bereich (R2), der einen zweiten Halbleiterelementbereich (108) und eine zweite Grabentrennstruktur (105) aufweist und in dem SPI-Substrat (101) angeordnet ist, wobei der erste Bereich (R1) von dem zweiten Bereich (R2) getrennt ist, wobei die erste Grabentrennstruktur (105) einen Außenumfang des ersten Bereichs (R1) umgibt und die zweite Grabentrennstruktur (105) einen Außenumfang des zweiten Bereichs (R2) umgibt, wobei der erste Halbleiterelementbereich (108) ein erstes Halbleiterelement enthält, wobei das erste Halbleiterelement eine erste Verunreinigungsschicht (106, 157, 168), eine zweite Verunreinigungsschicht (107, 151, 161), eine erste Elektrode (112, 158, 169) und eine zweite Elektrode (113, 156, 166) enthält, wobei die erste Verunreinigungsschicht (106, 157, 168) und die zweite Verunreinigungsschicht (107, 151, 161) in einem Oberflächenabschnitt der aktiven Schicht (103) angeordnet sind, wobei sowohl die erste Verunreinigungsschicht (106, 157, 168) als auch die zweite Verunreinigungsschicht (107, 151, 161) ein Streifenmuster entlang einer Richtung als eine Längsrichtung aufweisen, wobei eine erste Spannung an die erste Verunreinigungsschicht (106, 157, 168) über die erste Elektrode (112, 158, 169) anlegbar ist und eine zweite Spannung an die zweite Verunreinigungsschicht (107, 151, 161) über die zweite Elektrode (113, 156, 166) anlegbar ist, wobei die erste Spannung größer als die zweite Spannung ist, wobei der erste Bereich (R1) außerdem mehrere elektrische Potenzialsteuerbereiche (109) enthält, die an beiden Seiten des ersten Halbleiterelementbereichs (108) entlang der Längsrichtung angeordnet sind, wobei die elektrischen Potenzialsteuerbereiche (109) zwischen der ersten Verunreinigungsschicht (106, 157, 168) und der zweiten Verunreinigungsschicht (107, 151, 161) entlang jeder Seite des ersten Halbleiterelementbereichs (108) angeordnet sind, wobei der erste Bereich (R1) außerdem ein Elektrodenmuster (111) enthält, das auf dem ersten Halbleiterelementbereich (108) und den elektrischen Potenzialsteuerbereichen (109) angeordnet ist, wobei sich das Elektrodenmuster (111) von der ersten Verunreinigungsschicht (106, 157, 168) bis zu der zweiten Verunreinigungsschicht (107, 151, 161) erstreckt, und wobei das Elektrodenmuster (111) mit jedem elektrischen Potenzialsteuerbereich (109) elektrisch gekoppelt ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei das Elektrodenmuster (111) eine Meandergestalt aufweist.
  19. Halbleitervorrichtung nach Anspruch 18, wobei das Elektrodenmuster (111) einen parallelen Abschnitt und einen vertikalen Abschnitt enthält, wobei sich der parallele Abschnitt entlang der Längsrichtung erstreckt, wobei sich der vertikale Abschnitt entlang einer Richtung senkrecht zu der Längsrichtung erstreckt, wobei der vertikale Abschnitt mit dem parallelen Abschnitt an jeder Seite des ersten Halbleiterelementbereichs (108) verbunden ist, und wobei der vertikale Abschnitt mit jedem elektrischen Potenzialsteuerbereich (109) elektrisch gekoppelt ist.
  20. Halbleitervorrichtung nach einem der Ansprüche 17–19, wobei das SPI-Substrat (101) außerdem einen Zwischenschichtisolierfilm (110) enthält, der die aktive Schicht (103) bedeckt, und wobei das Elektrodenmuster (111) in den Zwischenschichtisolierfilm (110), der auf dem ersten Halbleiterelementbereich (108) und den elektrischen Potenzialsteuerbereichen (109) angeordnet ist, eingebettet ist.
  21. Halbleitervorrichtung nach einem der Ansprüche 17–20, wobei die elektrischen Potenzialsteuerbereiche (109) aus Silizium bestehen und durch einen Teil der aktiven Schicht (103), der durch die erste Grabentrennstruktur (105 getrennt ist, bereitgestellt werden.
  22. Halbleitervorrichtung nach einem der Ansprüche 17–21, wobei die erste Grabentrennstruktur (105) einen Graben (105a), einen Isolierfilm (105b) und eine Polysiliziumschicht (105c) enthält, wobei der Isolierfilm (105b) ein thermischer Oxidationsfilm ist und auf einer Innenwand des Grabens (105a) angeordnet ist, wobei die Polysiliziumschicht (105c) auf dem Isolierfilm (105b) in dem Graben (105a) angeordnet ist, so dass die Polysiliziumschicht (105c) und der Isolierfilm (105b) in den Graben (105a) eingebettet sind, wobei die elektrischen Potenzialsteuerbereiche (109) aus Polysilizium bestehen und durch eine andere Polysiliziumschicht (105c), die auf beiden Seiten des Halbleiterelementbereichs (108) angeordnet ist, bereitgestellt werden, wobei die andere Polysiliziumschicht (105c) über einen Isolierfilm (105b) in einen anderen Graben (105a) eingebettet ist, und wobei die andere Polysiliziumschicht (105c) zusammen mit dem Graben (105a) und dem Isolierfilm (105b) in mehrere Abschnitte unterteilt ist, so dass die elektrischen Potenzialsteuerbereiche (109) elektrisch voneinander getrennt sind.
  23. Halbleitervorrichtung nach Anspruch 22, wobei ein Abstand zwischen der ersten Grabentrennstruktur (105) und der anderen Polysiliziumschicht (105c) mit dem Graben (105a) und dem Isolierfilm (105b) gleich oder kleiner als zwei Mikrometer ist, und wobei ein Abstand zwischen zwei benachbarten anderen Polysiliziumschichten (105c) mit den Gräben (105a) und den Isolierfilmen (105b) gleich oder kleiner als zwei Mikrometer ist.
  24. Halbleitervorrichtung nach einem der Ansprüche 17–23, wobei der erste Halbleiterelementbereich (108) außerdem eine PN-Übergangsstruktur (120, 121) mit mehreren Bereichen vom P-Typ (120) und mehreren Bereichen vom N-Typ (121) enthält, die abwechselnd entlang der Richtung senkrecht zu der Längsrichtung angeordnet sind, wobei die PN-Übergangsstruktur (120, 121) in einem Teil der aktiven Schicht (103), der den eingebetteten Isolierfilm (104) kontaktiert, angeordnet ist, und wobei jeder der Bereiche vom P-Typ (120) und der Bereiche vom N-Typ (121) ein Streifenmuster aufweist, das eine Längsrichtung parallel zu der Längsrichtung des Streifenmusters der ersten Verunreinigungsschicht (106, 157, 168) und der zweiten Verunreinigungsschicht (107, 151, 161) aufweist.
  25. Halbleitervorrichtung nach einem der Ansprüche 17–24, wobei die erste Grabentrennstruktur (105) außerdem auf beiden Seiten des ersten Halbleiterelementbereichs (108) angeordnet ist, wobei die erste Grabentrennstruktur (105) auf jeder Seite des ersten Halbleiterelementbereichs (108) mehrere Vorstehungen (105d) enthält, die in Richtung des ersten Halbleiterelementbereichs (108) vorstehen, und wobei die Vorstehungen (105d) zwischen der ersten Verunreinigungsschicht (106, 157, 168) und der zweiten Verunreinigungsschicht (107, 151, 1619 angeordnet sind.
  26. Halbleitervorrichtung nach einem der Ansprüche 17–25, wobei die erste Grabentrennstruktur (105) außerdem an beiden Seiten des ersten Halbleiterelementbereichs (108) angeordnet ist, wobei der erste Halbleiterelementbereich (108) außerdem eine PN-Übergangsstruktur (130, 131) mit mehreren Bereichen vom P-Typ (130) und mehreren Bereichen vom N-Typ (131) enthält, die abwechselnd entlang der Richtung senkrecht zu der Längsrichtung angeordnet sind, wobei die PN-Übergangsstruktur (130, 131) in einem Oberflächenteil der aktiven Schicht (103), der die erste Grabentrennstruktur (105) auf jeder Seite des ersten Halbleiterelementbereichs (108) kontaktiert, angeordnet ist, und wobei der Oberflächenteil der aktiven Schicht (103) zwischen der ersten Verunreinigungsschicht (106, 157, 168) und der zweiten Verunreinigungsschicht (107, 151, 161) angeordnet ist.
  27. Halbleitervorrichtung nach einem der Ansprüche 17–26, wobei das Halbleiterelement eine PN-Diode ist, wobei die erste Verunreinigungsschicht (106) ein Kathodenbereich (106) ist, der einen ersten Leitungstyp aufweist, und die zweite Verunreinigungsschicht (107) ein Anodenbereich (107) ist, der einen zweiten Leitungstyp aufweist, wobei die erste Elektrode (112) eine Kathodenelektrode (112) ist, die mit dem Kathodenbereich (106) elektrisch gekoppelt ist, und die zweite Elektrode (113) eine Anodenelektrode (113) ist, die mit dem Anodenbereich (107) elektrisch gekoppelt ist, und wobei der Anodenbereich (107) an beiden Seiten des Kathodenbereichs (106) angeordnet ist.
  28. Halbleitervorrichtung nach einem der Ansprüche 17–26, wobei das Halbleiterelement ein LDMOS-Element ist, wobei die erste Verunreinigungsschicht (157) ein Drainbereich (157) ist, der einen ersten Leitungstyp aufweist, und die zweite Verunreinigungsschicht (151) ein Sourcebereich (151) ist, der den ersten Leitungstyp aufweist, wobei das LDMOS-Element außerdem enthält: eine Kanalschicht (150), die einen zweiten Leitungstyp aufweist und in einem Oberflächenabschnitt der aktiven Schicht (103) angeordnet ist, wobei der Sourcebereich (151) in einem Oberflächenabschnitt der Kanalschicht (150) angeordnet ist und der Drainbereich (157) zu der Kanalschicht (150) beabstandet ist; einen Kanalbereich (153), der durch einen Oberflächenteil der Kanalschicht (150) zwischen dem Sourcebereich (151) und der aktiven Schicht (103) bereitgestellt wird; eine Güteelektrode (155), die auf dem Kanalbereich (153) über einem Gateisolierfilm (154) angeordnet ist; eine Sourceelektrode (156), die mit dem Sourcebereich (151) und der Kanalschicht (150) elektrisch gekoppelt ist und der zweiten Elektrode (156) entspricht; und eine Drainelektrode (158), die mit dem Drainbereich (157) elektrisch gekoppelt ist und der ersten Elektrode (158) entspricht, und wobei der Sourcebereich (151) und der Kanalbereich (153) an beiden Seiten des Drainbereichs (157) angeordnet sind.
  29. Halbleitervorrichtung nach einem der Ansprüche 17–26, wobei das Halbleiterelement ein IGBT ist, wobei die erste Verunreinigungsschicht (168) ein Kollektorbereich (168) ist, der einen zweiten Leitungstyp aufweist, und die zweiten Verunreinigungsschicht (161) ein Emitterbereich (161) ist, der einen ersten Leitungstyp aufweist, wobei der IGBT außerdem enthält: einen Basisbereich (160), der den zweiten Leitungstyp aufweist und in einem Oberflächenabschnitt der aktiven Schicht (103) angeordnet ist, wobei der Emitterbereich (161) in einem Oberflächenabschnitt des Basisbereichs (160) angeordnet ist und der Kollektorbereich (168) zu dem Basisbereich (160) beabstandet ist; einen Kanalbereich (163), der durch einen Oberflächenteil des Basisbereichs (160) zwischen dem Emitterbereich (161) und der aktiven Schicht (103) bereitgestellt wird; eine Güteelektrode (165), die auf dem Kanalbereich (163) über einem Gateisolierfilm (164) angeordnet ist; eine Emitterelektrode (166), die mit dem Emitterbereich (161) und dem Basisbereich (160) elektrisch gekoppelt ist und der zweiten Elektrode (166) entspricht; und eine Kollektorelektrode (169), die mit dem Kollektorbereich (168) elektrisch gekoppelt ist und der ersten Elektrode (169) entspricht, und wobei der Emitterbereich (161) und der Basisbereich (160) an beiden Seiten des Kollektorbereichs (168) angeordnet sind.
DE102010041547A 2009-09-30 2010-09-28 Halbleitervorrichtung mit einem SOI-Substrat und Verfahren zur Herstellung derselben Withdrawn DE102010041547A1 (de)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2009227157 2009-09-30
JP2009-227157 2009-09-30
JP2009-232421 2009-10-06
JP2009232421A JP4935880B2 (ja) 2009-10-06 2009-10-06 半導体装置
JP2010-177427 2010-08-06
JP2010177427A JP5012978B2 (ja) 2009-09-30 2010-08-06 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE102010041547A1 true DE102010041547A1 (de) 2011-04-07
DE102010041547A8 DE102010041547A8 (de) 2012-11-15

Family

ID=43705858

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102010041547A Withdrawn DE102010041547A1 (de) 2009-09-30 2010-09-28 Halbleitervorrichtung mit einem SOI-Substrat und Verfahren zur Herstellung derselben

Country Status (4)

Country Link
US (1) US8604513B2 (de)
CN (1) CN102034876B (de)
DE (1) DE102010041547A1 (de)
FR (1) FR2950735A1 (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969074B (zh) * 2010-10-28 2012-07-04 电子科技大学 一种高压ldmos器件
US8970016B2 (en) * 2012-06-01 2015-03-03 X-Fab Semiconductor Foundries Ag Semiconductor device
CN102832249A (zh) * 2012-09-11 2012-12-19 电子科技大学 一种mos型功率半导体器件
CN102916017A (zh) * 2012-10-09 2013-02-06 哈尔滨工程大学 一种抗辐射加固的绝缘体上硅结构
CN103022134B (zh) * 2012-12-06 2015-09-09 电子科技大学 一种超低比导通电阻的soi横向高压功率器件
CN104518023B (zh) * 2013-09-30 2017-12-15 无锡华润上华科技有限公司 高压ldmos器件
CN105097923A (zh) * 2014-05-22 2015-11-25 上海北京大学微电子研究院 双埋层soi高压器件
US11171215B2 (en) 2014-12-18 2021-11-09 Silanna Asia Pte Ltd Threshold voltage adjustment using adaptively biased shield plate
US9559199B2 (en) 2014-12-18 2017-01-31 Silanna Asia Pte Ltd LDMOS with adaptively biased gate-shield
US9520492B2 (en) * 2015-02-18 2016-12-13 Macronix International Co., Ltd. Semiconductor device having buried layer
JP2017117882A (ja) * 2015-12-22 2017-06-29 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US9905688B2 (en) 2016-01-28 2018-02-27 Texas Instruments Incorporated SOI power LDMOS device
CN107425079B (zh) * 2017-09-15 2023-04-28 捷捷半导体有限公司 一种共阳极整流半桥芯片及其制备方法
JP7227999B2 (ja) * 2021-03-16 2023-02-22 ローム株式会社 Ｒｃ－ｉｇｂｔ半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049109A (en) 1994-09-14 2000-04-11 Kabushiki Kaisha Toshiba Silicon on Insulator semiconductor device with increased withstand voltage
US20040227188A1 (en) 2003-05-12 2004-11-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with structure for improving breakdown voltage

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2739018B2 (ja) * 1992-10-21 1998-04-08 三菱電機株式会社 誘電体分離半導体装置及びその製造方法
DE19528573A1 (de) * 1995-08-03 1997-02-06 Siemens Ag Photodiode und Verfahren zu deren Herstellung
US5708287A (en) * 1995-11-29 1998-01-13 Kabushiki Kaisha Toshiba Power semiconductor device having an active layer
DE102004028474B4 (de) * 2004-06-11 2009-04-09 X-Fab Semiconductor Foundries Ag Integriertes Bauelement in einer SOI-Scheibe
JP5151087B2 (ja) * 2005-11-01 2013-02-27 株式会社デンソー 半導体装置およびその製造方法
JP5070693B2 (ja) * 2005-11-11 2012-11-14 サンケン電気株式会社 半導体装置
JP2008294458A (ja) * 2008-07-10 2008-12-04 Mitsubishi Electric Corp 高耐圧半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049109A (en) 1994-09-14 2000-04-11 Kabushiki Kaisha Toshiba Silicon on Insulator semiconductor device with increased withstand voltage
JP3959125B2 (ja) 1994-09-14 2007-08-15 株式会社東芝 半導体装置
US20040227188A1 (en) 2003-05-12 2004-11-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with structure for improving breakdown voltage
JP4204895B2 (ja) 2003-05-12 2009-01-07 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
US8604513B2 (en) 2013-12-10
DE102010041547A8 (de) 2012-11-15
CN102034876A (zh) 2011-04-27
FR2950735A1 (fr) 2011-04-01
US20110073904A1 (en) 2011-03-31
CN102034876B (zh) 2013-02-13

Similar Documents

Publication Publication Date Title
DE102010041547A1 (de) Halbleitervorrichtung mit einem SOI-Substrat und Verfahren zur Herstellung derselben
DE112010005443B4 (de) Halbleitervorrichtung mit einem Halbleitersubstrat mit einem Diodenbereich und einem IGBT-Bereich sowie Verfahren zu dessen Herstellung
DE112014005981B4 (de) Halbleitereinrichtung
DE102008021430B4 (de) SIC-Halbleitervorrichtung mit Schottky-Sperrschichtdiode
DE112012004985B4 (de) Halbleitervorrichtung
DE102005059534B4 (de) Halbleitervorrichtung und Herstellungsverfahren der gleichen
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE102011003654B4 (de) Halbleitervorrichtung mit isolierter Gate-Elektrode
DE19949364B4 (de) Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur sowie Verfahren zur Herstellung
DE112007002213B4 (de) Symmetrischer bipolarer Flächentransistor und Verfahren zur Herstellung
DE102007027519B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102011053147B4 (de) Halbleiterstruktur mit grabenstrukturen in direktem kontakt
DE112012000755T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu deren Fertigung
DE102017210665A1 (de) Siliziumkarbid-halbleiterbauelement und verfahren zur herstellung des siliziumkarbid-halbleiterbauelements
DE112015001756B4 (de) Halbleitervorrichtung mit isoliertem Gate und Verfahren zur Herstellung der Halbleitervorrichtung mit isoliertem Gate
DE102010016371B4 (de) Halbleitervorrichtung
DE112012007207B4 (de) Halbleitervorrichtung
DE102008001943B4 (de) Halbleiterbauelement und zugehöriges Herstellungsverfahren
DE102014209935A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE202012013628U1 (de) Halbleiterbauteil
DE102011080351A1 (de) Halbleitereinrichtung mit einer lateralen Diode
DE112014005661B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102012219644A1 (de) Halbleitervorrichtung
DE102008017065A1 (de) SiC-Halbleitervorrichtung mit Außenumfangsstruktur

Legal Events

Date Code Title Description
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee