JP7227999B2 - Rc-igbt半導体装置 - Google Patents
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特許文献1の図2に係る逆導電絶縁ゲートバイポーラトランジスタは、半導体層を備えている。半導体層の表面側の表層部には、p型のチャネル領域が形成されている。チャネル領域の表層部には、n型のエミッタ領域が形成されている。チャネル領域に対して半導体層の裏面側には、チャネル領域と電気的に接続されるように、n型のドリフト領域が形成されている。半導体層の裏面側の表層部には、ドリフト領域と電気的に接続されるようにp型のコレクタ領域および複数のn型のカソード領域が形成されている。複数のn型のカソード領域は、半導体層の裏面に対して、一方方向および当該一方方向の直交方向に沿って間隔を空けて行列状に規則的な配列で形成されている。
そこで、本発明は、ピーク順方向サージ電流耐量の向上を図ることができるRC-IGBT半導体装置を提供することを目的とする。
<第1実施形態>
図1は、本発明の第1実施形態に係る半導体装置1の半導体基板2を表面2a側から見た模式的な上面図である。図2は、図1の二点鎖線IIにより取り囲まれた領域の模式的な一部切欠き斜視図である。図3は、図1の半導体装置1の電気的構造を示す回路図である。
ゲート電極6は、本実施形態では、ゲートフィンガー8とゲートパッド9とを含む。ゲートフィンガー8は、アクティブ領域3を取り囲むように外方領域4に配置されており、半導体基板2の各側面2Cに沿って延びる平面視四角環状に形成されている。ゲートフィンガー8は、アクティブ領域3を3方向から挟み込むように、半導体基板2の三つの側面2Cに沿って形成されていてもよい。また、ゲートフィンガー8は、アクティブ領域3のサイズに応じて、各側面2C側からアクティブ領域3内を横断するように形成されていてもよい。
アクティブ領域3において、半導体基板2の裏面2b側の表層部には、ドリフト領域22と電気的に接続されるように、p+型のコレクタ領域23およびn+型のカソード領域24が形成されている。本実施形態では、ドリフト領域22とコレクタ領域23との間、および、ドリフト領域22とカソード領域24との間を延びるようにn型のバッファ領域25が形成されており、コレクタ領域23およびカソード領域24は、バッファ領域25を介してドリフト領域22と電気的に接続されている。コレクタ領域23およびカソード領域24は、半導体基板2の裏面2bから露出するように形成されている。
アクティブ領域3において、半導体基板2の表面2a側の表層部には、平面視帯状に延びる複数のトレンチゲート構造31が形成されている。各トレンチゲート構造31は、半導体基板2を掘り下げて形成されたゲートトレンチ32にゲート絶縁膜33を挟んで埋め込まれた埋め込みゲート電極34を含む。ゲートトレンチ32は、チャネル領域21を貫通しており、ドリフト領域22内に位置する底部を有している。ゲート絶縁膜33は、本実施形態では、半導体基板2の表面2aも被覆している。
絶縁層43上には、バリアメタル層45を介して、前述のエミッタ電極7が形成されている。バリアメタル層45は、エミッタ電極7がコンタクト孔44およびコンタクト凹部41の外側に拡散するのを抑制するための金属層であり、本実施形態では、半導体基板2側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有している。バリアメタル層45は、半導体基板2側の表面とその反対面が、コンタクト凹部41の内壁、コンタクト孔44の内壁および当該コンタクト孔44外の絶縁層43の表面に沿って形成されている。
前述のゲート電極6は、絶縁層43の一部からなる前述の絶縁領域10を挟んでエミッタ電極7と間隔を空けて絶縁層43上に形成されている。前述のトレンチゲート構造31は、たとえばアクティブ領域3からゲートフィンガー8の直下の領域まで引き出されている。ゲートフィンガー8は、たとえば絶縁層43に形成されたコンタクト孔(図示せず)を介してトレンチゲート構造31と電気的に接続されている。そして、半導体基板2の裏面2b側には、コレクタ領域23およびカソード領域24と電気的に接続されるように裏面電極としてのコレクタ電極46が形成されている。
本実施形態に係る半導体装置1は、半導体基板2の裏面2b側の表層部に、カソード領域24が所定のパターンで形成されていることを一つの特徴としている。以下、図4を参照して、カソード領域24の具体的な構成について説明する。図4は、図1の半導体装置1の半導体基板2を裏面2b側から見た模式的な底面図である。図4では、明瞭化のため、クロスハッチングによってカソード領域24を示している。
カソード領域24は、アクティブ領域3内において、連続的に引き回されたライン状のパターンを有している。カソード領域24は、本実施形態では、コレクタ領域23のp型不純物濃度よりも高いn型不純物濃度を有しており、コレクタ領域23のp型不純物がn型不純物によって相殺されるようにアクティブ領域3内に形成されている。
第1領域50は、半導体基板2の周縁部、より具体的には、半導体基板2の一つの側面2Cの中央領域に沿って設定されている。さらに具体的には、第1領域50は、本実施形態では、前述のゲートパッド9の直下の領域に設定されており、平面視において、ゲートパッド9がアクティブ領域3と重なる部分の全域と対向している。第1領域50は、平面視において、ゲートパッド9がアクティブ領域3と重なる部分の周縁をその外側から取り囲んでいる。第1領域50は、平面視四角形状に区画された領域であってもよい。
複数の第1ライン52には、アクティブ領域3の+Y方向端部側に形成された複数の第1ライン52Aと、アクティブ領域3の-Y方向端部側に形成された複数の第1ライン52Bと、第1ライン52Aおよび第1ライン52Bの間に形成された複数の第1ライン52Cとが含まれる。
複数の第1ライン52は、X方向に関して、ゲートパッド9の幅を超えるライン長さをそれぞれ有している。また、複数の第1ライン52は、Y方向に関して、ゲートパッド9の幅未満のライン幅をそれぞれ有している。
複数の第1ライン52に関して、平面視において、複数の-X方向端部(第1端部)のX方向の位置は、Y方向には揃っていない。具体的には、複数の第1ライン52Aの-X方向端部および複数の第1ライン52Bの-X方向端部はY方向に揃っているが、複数の第1ライン52Cの-X方向端部は、複数の第1ライン52Aおよび複数の第1ライン52Bの-X方向端部から+X方向側にずれおり、Y方向に複数の第1ライン52Aおよび複数の第1ライン52Bの-X方向端部とは揃っていない。
参考例に係る半導体装置101では、平面視円形状の複数のカソード領域24がアクティブ領域3に形成されている。複数のカソード領域24は、X方向およびY方向に沿って間隔を空けて行列状に規則的な配列で均等に形成されている。参考例に係る半導体装置101では、カソード領域24がゲートパッド9直下の領域にも形成されている。参考例に係る半導体装置101において、他の構成については、本実施形態に係る半導体装置1の各構成と略同様であるので、同一の参照符号を付して説明を省略する。
図6において、横軸は、カソード領域24の面積比SK/SAを示しており、縦軸は、ピーク順方向サージ電流IFSMを示している。ピーク順方向サージ電流IFSMとは、半導体装置が破壊しない範囲で許容される1周期以上の商用正弦半波電流のピーク値である。したがって、ピーク順方向サージ電流IFSMの値が高い程、半導体装置のピーク順方向サージ電流IFSMに対する耐量(以下、単に「ピーク順方向サージ電流耐量」という。)が優れているといえる。
これに対して、連続的なライン状のパターンで形成されたカソード領域24を有する本実施形態に係る半導体装置1では、ピーク順方向サージ電流IFSMが1000A以上であり、参考例に係る半導体装置101と異なり、近似直線Lから外れて比較的高いピーク順方向サージ電流IFSMとなっている。したがって、カソード領域24を連続的なライン状のパターンで形成することによって、近似直線Lで示される前記リニアな関係から切り離して、比較的高いピーク順方向サージ電流IFSMを実現できることが分かった。
一般的に、IGBTおよび還流ダイオードを共通の半導体基板2に備える半導体装置では、比較的小さい値(たとえば0V以上2.5V以下の範囲)のコレクタ-エミッタ電圧VCEが与えられると、スナップバック現象が生じる虞があることが知られている。
図8を参照して、本実施形態に係る半導体装置1のように、カソード領域24を連続的なライン状のパターンで形成した場合であっても、還流ダイオードとして良好に動作させることができる。
図9は、本発明の第2実施形態に係る半導体装置61の模式的な断面図である。
図9を参照して、本実施形態に係る半導体装置61は、トレンチゲート構造31に代えてプレーナゲート構造62を有している点で、前述の第1実施形態に係る半導体装置1と異なっている。図9において、前述の第1実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
本実施形態では、互いに隣り合うチャネル領域21の間の領域および各チャネル領域21に対して半導体基板2の裏面2b側の領域に、当該チャネル領域21と電気的に接続されるように前述のドリフト領域22が形成されている。半導体基板2の裏面2b側の表層部には、前述のバッファ領域25を介してドリフト領域22と電気的に接続されるように前述のコレクタ領域23および前述のカソード領域24が形成されている。コレクタ領域23およびカソード領域24は、前述の第1実施形態に係る構成と同様の構成を有している。
以上、本実施形態に係る半導体装置61によっても前述の第1実施形態において述べた効果と同様の効果を奏することができる。
たとえば、前述の第1実施形態では、カソード領域24が平面視葛折状に形成されたライン状のパターンを含む例について説明した。しかし、カソード領域24は、これに代えて、図10~図12に示されるようなパターンで形成されていてもよい。
図10を参照して、第1変形例に係るカソード領域24は、前述の第1実施形態と同様、X方向に沿って延び、かつY方向に沿って間隔を空けて形成された複数の第1ライン52と、Y方向に沿って延び、かつY方向に隣り合う複数の第1ライン52同士を接続する複数の第2ライン53とを含む。
図11を参照して、第2変形例に係るカソード領域24は、前述の第1実施形態と同様、X方向に沿って延び、かつY方向に沿って間隔を空けて形成された複数の第1ライン52と、Y方向に沿って延び、かつY方向に隣り合う複数の第1ライン52同士を接続する複数の第2ライン53とを含む。第2変形例に係るカソード領域24では、第2ライン53が、いずれも、Y方向に沿って隣り合う2つの第1ライン52の+X方向端部同士を接続している。
第3変形例では、前述の第1領域50がアクティブ領域3の中央部に平面視四角形状に設定されており、当該第1領域50を取り囲むように前述の第2領域51が平面視四角環状に設定されている。つまり、第3変形例では、前述のゲートパッド9が平面視において半導体基板2の中央部に配置されている。
第3変形例に係るカソード領域24は、第1ライン52および第2ライン53によって、半導体基板2の側面2cに平行な平面視四角の螺旋状に形成されたライン状のパターンを含む。したがって、カソード領域24は、アクティブ領域3の周縁部側に偏在するように形成されており、これによって、当該カソード領域24が、アクティブ領域3に対して不均等なパターン(配置)で形成されている。
また、前述の各実施形態において、カソード領域24は、互いに異なる平面視形状または互いに同一の平面視形状のライン状のパターンを複数含む構成を有していてもよい。たとえば、カソード領域24は、平面視葛折状に形成されたライン状のパターン、平面視櫛歯状に形成されたライン状のパターン、および、平面視螺旋状に形成されたライン状のパターンから選択される少なくとも一種のパターンを含んでいてもよい。
以下、この明細書および図面から抽出される特徴の例を示す。以下、コレクタ領域およびカソード領域を備えた構成において、設計の自由度を高めることができると同時に、ピーク順方向サージ電流耐量の向上を図ることができる半導体装置を提供する。
[A3]前記半導体層の前記第2主面には、前記コレクタ領域のみが形成された第1領域と、前記コレクタ領域および前記カソード領域が形成された第2領域とが設定されており、前記第1領域は、平面視において前記半導体層の前記第2主面の周縁部に設定されている、A1またはA2に記載の半導体装置。
[A5]前記ゲート電極に電気的に接続されるように、前記半導体層の前記第1主面上に配置されたゲートパッドをさらに含み、前記第1領域が、前記ゲートパッドの直下に設定されている、A3またはA4に記載の半導体装置。
[A7]前記カソード領域は、平面視葛折状に形成された前記ライン状のパターンを含む、A1~A6のいずれか一つに記載の半導体装置。
[A9]前記カソード領域は、平面視螺旋状に形成された前記ライン状のパターンを含む、A1~A6のいずれか一つに記載の半導体装置。
[A10]前記カソード領域の前記ライン状のパターンは、第1方向に沿って延びる第1ラインと、前記第1方向と交差する第2方向に沿って延びる第2ラインとを含む、A1~A9のいずれか一つに記載の半導体装置。
[A12]前記半導体層には、アクティブ領域が設定されており、前記コレクタ領域および前記カソード領域は、前記アクティブ領域内に形成されており、平面視において、前記アクティブ領域の面積SAに対する前記カソード領域の面積SKの比SK/SAは、前記アクティブ領域の面積SAに対する前記コレクタ領域の面積SCの比SC/SAよりも小さい、A1~A11のいずれか一つに記載の半導体装置。
[A14]前記コレクタ領域および前記カソード領域と電気的に接続されるように、前記半導体層の前記第2主面側に配置されたコレクタ電極をさらに含む、A1~A13のいずれか一つに記載の半導体装置。
2 半導体基板
2a 半導体基板の表面
2b 半導体基板の裏面
3 アクティブ領域
9 ゲートパッド
21 チャネル領域
22 ドリフト領域
23 コレクタ領域
24 カソード領域
33 ゲート絶縁膜
34 ゲート電極
35 エミッタ領域
46 コレクタ電極
50 第1領域
51 第2領域
52 第1ライン
53 第2ライン
61 半導体装置
63 ゲート絶縁膜
64 ゲート電極
SA アクティブ領域の面積
SC コレクタ領域の面積
SK カソード領域の面積
Claims (20)
- 一方側の第1主面および他方側の第2主面を有する半導体層と、
平面視において第1方向Xに間隔を空けて前記第1主面に配列され、前記第1方向Xに直交する第2方向Yに延びる帯状にそれぞれ形成されたストライプパターンの複数のゲート構造と、
平面視において前記第1主面の一辺から前記第1方向Xに離間して前記第1主面を被覆し、前記ゲート構造に電気的に接続されたゲートパッドと、
前記第2主面の表層部に形成された第1導電型のコレクタ領域と、
平面視において前記ゲートパッドに重ならないように、かつ、平面視において各ゲート構造の複数箇所に交差するように、前記第2方向Yに間隔を空けて前記第2主面の表層部に配列され、前記第1方向Xに延びる帯状にそれぞれ形成されたストライプパターンの第2導電型の複数のカソードライン領域と、を含み、
複数の前記カソードライン領域は、平面視において前記ゲートパッド側に位置する第1端部、および、前記ゲートパッドとは反対側に位置する第2端部をそれぞれ有し、
複数の前記カソードライン領域に関して、平面視において、複数の前記第2端部の前記第1方向Xの位置は、前記第2方向Yに揃っていて、かつ、平面視において前記第2方向Yに隣り合う複数の前記カソードライン領域の前記第2端部同士を接続する複数の第2ラインを含む、RC-IGBT(Reverse Conducting - Insulated Gate Bipolar Transistor)半導体装置。 - 前記ゲートパッドは、平面視において前記第1主面の周縁部に配置されている、請求項1に記載のRC-IGBT半導体装置。
- 複数の前記カソードライン領域は、平面視において前記第1方向Xに前記ゲートパッドに対向しない少なくとも1つの前記カソードライン領域、および、平面視において前記第2方向Yに前記ゲートパッドに対向しない少なくとも1つの前記カソードライン領域を含む、請求項1または2に記載のRC-IGBT半導体装置。
- 複数の前記カソードライン領域は、平面視において前記第1方向Xおよび前記第2方向Yに前記ゲートパッドに対向しない少なくとも1つの前記カソードライン領域を含む、請求項1~3のいずれか一項に記載のRC-IGBT半導体装置。
- 前記ゲートパッドは、平面視において前記第1主面の前記一辺の中間部に沿って配置されている、請求項1~4のいずれか一項に記載のRC-IGBT半導体装置。
- 前記第2主面は、平面視において、前記ゲートパッドに対向する対向領域、前記対向領域に対して前記第2方向Yの一方側に位置する第1領域、および、前記対向領域に対して前記第2方向Yの他方側に位置し、前記対向領域を挟んで前記第1領域に対向する第2領域を含み、
複数の前記カソードライン領域は、平面視において、前記第2主面の前記対向領域、前記第1領域および前記第2領域に位置しないように前記第2主面の表層部に形成されている、請求項1~5のいずれか一項に記載のRC-IGBT半導体装置。 - 複数の前記カソードライン領域は、平面視において前記第1方向Xに前記第1領域に対向する少なくとも1つの前記カソードライン領域、および、平面視において前記第1方向Xに前記第2領域に対向する少なくとも1つの前記カソードライン領域を含む、請求項6に記載のRC-IGBT半導体装置。
- 複数の前記カソードライン領域に関して、平面視において、複数の前記第1端部の前記第1方向Xの位置は、前記第2方向Yに揃っている、請求項1~7のいずれか一項に記載のRC-IGBT半導体装置。
- 複数の前記カソードライン領域は、前記第1方向Xに関して、前記ゲートパッドの幅を超えるライン長さをそれぞれ有している、請求項1~8のいずれか一項に記載のRC-IGBT半導体装置。
- 複数の前記カソードライン領域は、前記第2方向Yに関して、前記ゲートパッドの幅未満のライン幅をそれぞれ有している、請求項1~9のいずれか一項に記載のRC-IGBT半導体装置。
- 平面視において前記第2主面を4つの領域に区画するように前記第2主面の中央部に前記第1方向Xおよび前記第2方向Yに交差する十字ラインを設定した場合、複数の前記カソードライン領域の一部は前記4つの領域の少なくとも1つの領域に含まれる、請求項1~10のいずれか一項に記載のRC-IGBT半導体装置。
- 複数の前記カソードライン領域は、平面視において前記ゲートパッドを前記第1方向Xに横切るラインを設定した場合、当該ラインに対して線対称に配列されている、請求項1~11のいずれか一項に記載のRC-IGBT半導体装置。
- 前記コレクタ領域は、前記第2主面の表層部の全域に形成され、
複数の前記カソードライン領域は、前記コレクタ領域の第1導電型を第2導電型に置換するように形成されている、請求項1~12のいずれか一項に記載のRC-IGBT半導体装置。 - 前記第1方向Xに異なる長さを有する複数の前記カソードライン領域が、平面視において各前記ゲート構造の複数箇所に交差している、請求項1~13のいずれか一項に記載のRC-IGBT半導体装置。
- 前記ゲートパッドに電気的に接続され、前記第1主面の上を選択的に引き回され、平面視において前記第1方向Xに延びる直線部分を含むゲートフィンガーをさらに含み、
複数の前記カソードライン領域は、平面視において前記ゲートフィンガーの前記直線部分と平行に延びている、請求項1~14のいずれか一項に記載のRC-IGBT半導体装置。 - 前記ゲート構造は、前記第1主面に形成されたトレンチ、前記トレンチの壁面を被覆するゲート絶縁膜、および、前記ゲート絶縁膜を挟んで前記トレンチに埋設されたゲート電極を含むトレンチゲート構造からなる、請求項1~15のいずれか一項に記載のRC-IGBT半導体装置。
- 前記トレンチから露出するように前記第1主面の表層部に形成された第1導電型のチャネル領域と、
前記トレンチから露出するように前記チャネル領域の表層部に形成された第2導電型のエミッタ領域と、
前記ゲートパッドから間隔を空けて前記第1主面を被覆し、前記エミッタ領域に電気的に接続されたエミッタパッドと、をさらに含み、
複数の前記カソードライン領域は、平面視において前記エミッタパッドに重なるように前記第2主面の表層部に形成されている、請求項16に記載のRC-IGBT半導体装置。 - 前記エミッタ領域を露出させるように前記ゲート電極から間隔を空けて前記第1主面に形成されたコンタクト凹部と、
前記チャネル領域において前記コンタクト凹部に沿う領域に形成され、前記チャネル領域よりも高い不純物濃度を有する第1導電型のコンタクト領域と、をさらに含む、請求項17に記載のRC-IGBT半導体装置。 - 前記第1主面を被覆する絶縁層をさらに含み、
前記ゲートパッドおよび前記エミッタパッドは、前記絶縁層の上に配置されている、請求項17または18に記載のRC-IGBT半導体装置。 - 前記第2主面を被覆し、前記コレクタ領域および複数の前記カソードライン領域に電気的に接続されたコレクタ電極をさらに含む、請求項1~19のいずれか一項に記載のRC-IGBT半導体装置。
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