JP7246423B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

特許文献１の図２には、半導体装置の一例として、ＲＣ－ＩＧＢＴ（Reverse Conducting - Insulated Gate Bipolar Transistor）と称される逆導電絶縁ゲートバイポーラトランジスタが開示されている。
逆導電絶縁ゲートバイポーラトランジスタは、半導体層を含む。半導体層の表面の表層部には、ｐ^－型のチャネル領域が形成されている。チャネル領域の表層部には、ｎ型のエミッタ領域が形成されている。半導体層の表面には、絶縁膜を挟んでチャネル領域に電気的に接続されたゲート電極が形成されている。半導体層の裏面の表層部においてチャネル領域と対向する領域には、ｐ型のコレクタ領域および複数のｎ型のカソード領域が形成されている。

特開２０１０－２６３２１５号公報

特許文献１に係る半導体装置では、ゲート電極およびエミッタ領域の間に所定の電圧が印加された状態で、エミッタ領域およびコレクタ領域の間に所定の順方向電圧が印加されると、エミッタ領域およびコレクタ領域の間に順方向電流が流れ難くなることがある。
比較的高い順方向電流を得ようとすると、エミッタ領域およびコレクタ領域の間に、比較的高い順方向電圧を印加せざるを得なくなる。その結果、順方向電圧が悪化してしまう。また、順方向電圧の悪化は、スナップバック現象の原因にも成り得る。

そこで、本発明は、順方向電圧の悪化を抑制できる半導体装置を提供することを１つの目的とする。

本発明の一実施形態は、一方側の第１主面および他方側の第２主面を含み、素子形成領域、および、前記素子形成領域外の外側領域を有する第１導電型の半導体層と、前記素子形成領域において前記第１主面の表層部に形成された第２導電型のチャネル領域と、前記チャネル領域の表層部に形成された第１導電型のエミッタ領域と、前記素子形成領域においてゲート絶縁膜を挟んで前記チャネル領域に対向するように前記第１主面に埋設された埋め込みゲート電極と、前記半導体層内において前記素子形成領域および前記外側領域に形成された第１導電型のドリフト領域と、前記素子形成領域において前記第２主面の表層部に形成された第２導電型のコレクタ領域と、前記素子形成領域において前記第２主面の表層部に形成された第１導電型の内側カソード領域と、前記外側領域において前記第２主面の表層部に形成された第１導電型の外側カソード領域と、前記第１主面の上で前記素子形成領域の一部および前記外側領域の一部を被覆するように前記外側領域から前記素子形成領域に延び、前記埋め込みゲート電極に電気的に接続されたゲートパッドと、を含み、前記埋め込みゲート電極、前記エミッタ領域、前記チャネル領域および前記ドリフト領域を含むＩＧＢＴ(Insulated Gate Bipolar Transistor)のチャネル構造が前記素子形成領域に形成され、前記チャネル領域および前記内側カソード領域を含む内側ダイオードが前記素子形成領域に形成され、前記内側カソード領域は、平面視において円形状にそれぞれ形成され、互いに間隔を空けて行列状に配列された複数のドット状パターン部を含む、半導体装置を提供する。

この半導体装置では、ゲートパッド（埋め込みゲート電極）およびエミッタ領域の間に所定の電圧が印加された状態で、エミッタ領域およびコレクタ領域の間に所定の順方向電圧が印加されたとしても、エミッタ領域およびコレクタ領域の間に順方向電流が流れ難くなるのを抑制できる。よって、順方向電圧の悪化を抑制することができ、かつ、当該順方向電圧の悪化に起因するスナップバック現象を抑制できる。

図１は、本発明の一実施形態に係る半導体装置の上面図である。 図２は、図１に示す一点鎖線II-IIに沿う断面図である。 図３は、図１に示す一点鎖線III-IIIに沿う断面図である。 図４は、図１に示す半導体層の第２主面側の構造を説明するための平面図である。 図５は、図１に示す半導体装置の電気的構造を示す回路図である。 図６は、図１に示す半導体装置の順方向電圧－順方向電流特性をシミュレーションにより求めたグラフである。 図７は、図１に示す半導体装置のピーク順方向サージ電流をシミュレーションにより求めたグラフである。 図８は、外側カソード領域の第１変形例を示す平面図である。 図９は、外側カソード領域の第２変形例を示す平面図である。 図１０は、外側カソード領域の第３変形例を示す平面図である。 図１１は、外側カソード領域の第４変形例を示す平面図である。 図１２は、内側カソード領域の第１変形例を示す平面図である。 図１３は、内側カソード領域の第２変形例を示す平面図である。 図１４は、内側カソード領域の第３変形例を示す平面図である。 図１５は、内側カソード領域の第４変形例を示す平面図である。 図１６は、カソード領域の変形例を示す図である。 図１７は、プレーナゲート型のＩＧＢＴが採用された構造を有する半導体装置を示す模式的な断面図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜実施形態＞
図１は、本発明の一実施形態に係る半導体装置１の上面図である。
図１を参照して、半導体装置１は、平面視四角形状のチップ状に形成された半導体層２を含む。半導体層２は、第１主面３と、第１主面３の反対側に位置する第２主面４と、第１主面３および第２主面４を接続する４つの側面５ａ，５ｂ，５ｃ，５ｄとを含む。

４つの側面５ａ，５ｂ，５ｃ，５ｄは、一対の側面５ａ，５ｂ、および、一対の接続側面５ｃ，５ｄを含む。一対の側面５ａ，５ｂは、図１の左右方向に互いに対向している。一対の接続側面５ｃ，５ｄは、図１の上下方向に互いに対向し、かつ、一対の側面５ａ，５ｂを接続している。
半導体層２には、素子形成領域６と、当該素子形成領域６の外側の領域である、外側領域７、耐圧保持領域８およびスクライブ領域９とが設定されている。

素子形成領域６は、半導体層２の第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において、半導体層２の中央領域に設定されている。外側領域７は、素子形成領域６の外側の領域に設定されている。耐圧保持領域８は、外側領域７の外側の領域に設定されている。スクライブ領域９は、耐圧保持領域８の外側の領域に設定されている。

素子形成領域６は、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が形成された領域である。素子形成領域６は、アクティブ領域とも称される領域である。素子形成領域６は、平面視において、半導体層２の各辺に平行な４辺を有する平面視四角形状に設定されている。素子形成領域６は、半導体層２の周縁から当該半導体層２の内側に間隔を空けて設定されている。

外側領域７は、素子形成領域６を他の領域（耐圧保持領域８）から区画する領域である。外側領域７は、半導体層２の周縁および素子形成領域６の周縁の間の領域において、素子形成領域６を取り囲む無端状（平面視四角環状）に設定されている。
耐圧保持領域８は、半導体装置１の耐圧を向上させるための領域である。耐圧保持領域８は、半導体層２の周縁および外側領域７の周縁の間の領域において、外側領域７を取り囲む無端状（平面視四角環状）に設定されている。

スクライブ領域９は、製造時にダイシングブレード等の切断部材が通過する領域である。スクライブ領域９は、半導体層２の周縁および耐圧保持領域８の周縁の間の領域において、耐圧保持領域８を取り囲む無端状（平面視四角環状）に設定されている。
半導体層２の第１主面３の上には、表面電極１０が形成されている。表面電極１０は、ゲート電極１１、エミッタ電極１２、フィールドプレート電極１３、および、等電位ポテンシャル電極１４を含む。ゲート電極１１、エミッタ電極１２、フィールドプレート電極１３、および、等電位ポテンシャル電極１４は、それらを縁取る絶縁領域１５によって、それぞれ電気的に絶縁されている。

ゲート電極１１は、主に、外側領域７に形成されている。ゲート電極１１は、ゲートパッド１６およびゲートフィンガー１７を含む。ゲートパッド１６は、平面視において、側面５ａの中央領域に沿って形成されている。ゲートパッド１６は、本実施形態では、平面視四角形状に形成されている。ゲートパッド１６は、外側領域７から素子形成領域６内に引き出されており、素子形成領域６および外側領域７の境界領域を横切っている。

ゲートフィンガー１７は、外側領域７において、ゲートパッド１６から引き出されており、素子形成領域６を３方向から区画している。ゲートフィンガー１７は、側面５ｂ側において、一対の開放端１８，１９を有している。ゲートフィンガー１７は、一対の開放端１８，１９およびゲートパッド１６の間の領域を帯状に延びている。ゲートフィンガー１７は、より具体的には、第１ゲートフィンガー２０および第２ゲートフィンガー２１を含む。

第１ゲートフィンガー２０は、ゲートパッド１６の接続側面５ｃ側の端部から引き出されている。第１ゲートフィンガー２０は、側面５ｂ側において、開放端１８を有している。第１ゲートフィンガー２０は、ゲートパッド１６および開放端１８の間の領域において、側面５ａおよび接続側面５ｃに沿って帯状に延びている。
第２ゲートフィンガー２１は、ゲートパッド１６の接続側面５ｄ側の端部から引き出されている。第２ゲートフィンガー２１は、側面５ｂ側において、開放端１９を有している。第２ゲートフィンガー２１は、ゲートパッド１６および開放端１９の間の領域において、側面５ａおよび接続側面５ｃに沿って帯状に延びている。

エミッタ電極１２は、エミッタパッド２２、エミッタ引き回し部２３およびエミッタ接続部２４を含む。
エミッタパッド２２は、ゲートパッド１６の周縁およびゲートフィンガー１７の周縁によって区画された平面視凹状の領域内に形成されている。エミッタパッド２２は、ゲートパッド１６の周縁およびゲートフィンガー１７の周縁に沿う平面視凹状に形成されている。エミッタパッド２２は、ゲートパッド１６外の素子形成領域６のほぼ全域を被覆している。エミッタパッド２２の周縁は、素子形成領域６から外側領域７内に引き出されており、素子形成領域６および外側領域７の境界領域を横切っている。

エミッタ引き回し部２３は、外側領域７に形成されている。エミッタ引き回し部２３は、ゲートフィンガー１７の外側の領域において、帯状に引き回されている。エミッタ引き回し部２３は、本実施形態では、ゲートフィンガー１７を取り囲む無端状（平面視四角環状）に形成されている。エミッタ引き回し部２３は、ゲートフィンガー１７を取り囲む有端状に形成されていてもよい。

エミッタ接続部２４は、エミッタパッド２２から引き出されている。エミッタ接続部２４は、ゲートフィンガー１７の一対の開放端１８，１９の間の領域を横切って、エミッタ引き回し部２３に接続されている。エミッタ引き回し部２３は、エミッタ接続部２４を介してエミッタパッド２２に電気的に接続されている。
素子形成領域６に形成されたＩＧＢＴは、その構造上、ｎｐｎ型の寄生バイポーラトランジスタを含む。素子形成領域６外の領域で生じたアバランシェ電流が素子形成領域６に流れ込むと、寄生バイポーラトランジスタがオン状態となる。この場合、たとえばラッチアップにより、ＩＧＢＴの制御が不安定になる。

そこで、本実施形態では、エミッタパッド２２、エミッタ引き回し部２３およびエミッタ接続部２４を含むエミッタ電極１２によって、素子形成領域６外の領域で生じたアバランシェ電流を回収するアバランシェ電流回収構造２５を形成している。
より具体的には、エミッタ引き回し部２３により、素子形成領域６外の領域で生じたアバランシェ電流が回収される。回収されたアバランシェ電流は、エミッタ接続部２４を介してエミッタパッド２２から取り出される。これにより、素子形成領域６外の領域で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、ＩＧＢＴの制御の安定性を高めることができる。

図１を再度参照して、フィールドプレート電極１３は、耐圧保持領域８に形成されている。図１では、フィールドプレート電極１３がラインで示されている。フィールドプレート電極１３は、外側領域７からスクライブ領域９に間隔を空けて、複数（本実施形態では５つ）形成されている。
各フィールドプレート電極１３は、エミッタ引き回し部２３に沿って帯状に引き回されている。各フィールドプレート電極１３は、本実施形態では、エミッタ引き回し部２３を取り囲む無端状（平面視四角環状）に形成されている。少なくとも１つのフィールドプレート電極１３が、有端状に形成されていてもよい。

等電位ポテンシャル電極１４は、スクライブ領域９に形成されている。等電位ポテンシャル電極１４は、フィールドプレート電極１３に沿って帯状に引き回されている。等電位ポテンシャル電極１４は、本実施形態では、フィールドプレート電極１３を取り囲む無端状（平面視四角環状）に形成されている。等電位ポテンシャル電極１４は、所謂ＥＱＲ（EQui－potential Ring）電極として形成されている。

次に、半導体装置１の内部構造について具体的に説明する。図２は、図１に示す一点鎖線II-IIに沿う断面図である。図３は、図１に示す一点鎖線III-IIIに沿う断面図である。
図２および図３を参照して、半導体層２は、ｎ^－型半導体基板３１を含む単層構造を有している。ｎ^－型半導体基板３１は、本実施形態では、ＦＺ(Floating Zone)法によって形成されたシリコン製のＦＺ基板である。半導体層２の第２主面４には、裏面電極としてのコレクタ電極３２が接続されている。

素子形成領域６において、半導体層２の第１主面３の表層部には、ｐ^－型チャネル領域３３が形成されている。ｐ^－型チャネル領域３３は、本実施形態では、平面視において、半導体層２の各辺に平行な４辺を有する平面視四角形状に形成されている。ｐ型チャネル領域３３は、半導体層２の周縁から当該半導体層２の内側に間隔を空けて形成されている。

素子形成領域６は、本実施形態では、ｐ^－型チャネル領域３３を半導体層２の第１主面３および第２主面４に投影した領域でもある。素子形成領域６は、平面視においてｐ型チャネル領域３３の周縁によって取り囲まれた領域によって定義され得る。
素子形成領域６において、ｐ^－型チャネル領域３３に対して半導体層２の第２主面４側の領域にはｎ^－型ドリフト領域３４が形成されている。ｎ^－型ドリフト領域３４は、ｐ型チャネル領域３３と電気的に接続されている。ｎ^－型ドリフト領域３４は、ｎ^－型半導体基板３１の一部の領域を利用して形成されている。ｎ^－型ドリフト領域３４は、素子形成領域６に加えて、外側領域７、耐圧保持領域８およびスクライブ領域９にも形成されている。

素子形成領域６において、半導体層２の第２主面４の表層部には、ｐ^＋型コレクタ領域３５が形成されている。ｐ^＋型コレクタ領域３５は、半導体層２外において、コレクタ電極３２と電気的に接続されている。ｐ^＋型コレクタ領域３５は、半導体層２内において、ｎ^－型ドリフト領域３４と電気的に接続されている。
ｐ^＋型コレクタ領域３５は、素子形成領域６に加えて、外側領域７、耐圧保持領域８およびスクライブ領域９にも形成されている。ｐ^＋型コレクタ領域３５は、本実施形態では、半導体層２の第２主面４の表層部の全域に形成されている。ｐ^＋型コレクタ領域３５は、ｐ型チャネル領域３３と対向する対向領域に加えて、ｐ型チャネル領域３３と対向しない非対向領域にも形成されている。

ｎ^－型ドリフト領域３４およびｐ^＋型コレクタ領域３５の間の境界領域には、本実施形態では、ｎ型バッファ領域３６が形成されている。ｎ型バッファ領域３６は、ｎ^－型ドリフト領域３４のｎ型不純物濃度よりも高いｎ型不純物濃度を有する高濃度かつ低抵抗な領域である。ｎ型バッファ領域３６は、ｎ^－型ドリフト領域３４およびｐ^＋型コレクタ領域３５の間の境界領域を延びるように形成されている。

ｐ^＋型コレクタ領域３５は、本実施形態ではｎ^－型バッファ領域３６を介してｎ^－型ドリフト領域３４と電気的に接続されている。図示はしないがｎ^－型バッファ領域３６およびｐ^＋型コレクタ領域３５の間の境界領域には、ｎ型のフィールドストップ領域がさらに形成されていてもよい。
素子形成領域６において、半導体層２の第１主面３には複数のトレンチゲート構造３７が間隔を空けて形成されている。複数のトレンチゲート構造３７は、本実施形態では、同一方向に沿って延びる平面視帯状に形成されている。半導体層２の第１主面３には、平面視格子状のトレンチゲート構造３７が形成されていてもよい。

トレンチゲート構造３７は、ゲートトレンチ３８、ゲート絶縁膜３９および埋め込みゲート電極４０を含む。
ゲートトレンチ３８は、半導体層２の第１主面３を掘り下げて形成されている。ゲートトレンチ３８は、ｐ^－型チャネル領域３３を貫通するように形成されており、ｎ^－型ドリフト領域３４内に位置する底部を有している。ゲート絶縁膜３９は、一方表面（半導体層２側の表面）およびその反対側の他方表面がゲートトレンチ３８の内壁面に沿って形成されている。

ゲートトレンチ３８は、半導体層２の第１主面３に対してほぼ垂直を成す断面視四角形状に形成されていてもよい。ゲートトレンチ３８は、その深さ方向に沿って開口幅が徐々に狭まる断面視テーパ形状に形成されていてもよい。ゲートトレンチ３８の底部は、半導体層２の第１主面３に対して平行に形成されていてもよい。ゲートトレンチ３８の底部は、その側面から外方に向かって丸みを帯びるように形成されていてもよい。

埋め込みゲート電極４０は、ゲート絶縁膜３９を挟んでゲートトレンチ３８に埋め込まれている。ゲートトレンチ３８の内壁面は、半導体層２の第１主面３の一部を形成している。埋め込みゲート電極４０は、たとえばポリシリコン、銅、アルミニウムおよびタングステンのうちの少なくとも１つの導電体を含んでいてもよい。
ゲートトレンチ３８外の半導体層２の第１主面３には、当該第１主面３を被覆する表面絶縁膜４１が形成されている。ゲート絶縁膜３９は、ゲートトレンチ３８外において表面絶縁膜４１に連なっている。

図３を参照して、トレンチゲート構造３７は、外側領域７の近傍に形成された任意のトレンチゲート構造３７を含む。当該任意のトレンチゲート構造３７の埋め込みゲート電極４０は、ゲートトレンチ３８内から外側領域７に向けて引き出されたゲート引き出し部４２を含む。
ゲート引き出し部４２は、ゲートトレンチ３８内からゲートパッド１６の直下の領域（図示せず）、および／または、ゲートフィンガー１７の直下の領域に引き出されている。図３では、ゲートフィンガー１７の直下の領域にゲート引き出し部４２が形成されている例を示している。ゲート引き出し部４２は、ゲートパッド１６およびゲートフィンガー１７と電気的に接続されている。これにより、トレンチゲート構造３７が、ゲート電極１１に電気的に接続されている。

各トレンチゲート構造３７の側方において、ｐ型チャネル領域３３の表層部にはｎ^＋型エミッタ領域４３が形成されている。ｎ^＋型エミッタ領域４３は、半導体層２の第１主面３から露出している。各トレンチゲート構造３７の側方には、半導体層２の第１主面３から第２主面４に向かって、ｎ^＋型エミッタ領域４３、ｐ^－型チャネル領域３３およびｎ^－型ドリフト領域３４が順に形成されている。

互いに隣り合うトレンチゲート構造３７の間の領域において、ｐ型チャネル領域３３の表層部には、エミッタパッド２２用の第１コンタクト凹部４４が形成されている。第１コンタクト凹部４４は、トレンチゲート構造３７が延びる方向と等しい方向に沿って延びる平面視帯状に形成されている。トレンチゲート構造３７が平面視格子状に形成されている場合、第１コンタクト凹部４４は、トレンチゲート構造３７によって取り囲まれた領域内に形成されていてもよい。

第１コンタクト凹部４４は、半導体層２の第１主面３を掘り下げて形成されている。第１コンタクト凹部４４は、ゲートトレンチ３８よりも浅く、ｐ型チャネル領域３３内に位置する底部を有している。ｐ^－型チャネル領域３３は、第１コンタクト凹部４４の底部から露出している。ｐ^－型チャネル領域３３およびｎ^＋型エミッタ領域４３は、第１コンタクト凹部４４の側部から露出している。

ｐ型チャネル領域３３は、本実施形態では、ｐ^－型不純物濃度が他の領域よりも高いｐ^＋型コンタクト領域４５を含む。ｐ^＋型コンタクト領域４５は、ｐ^－型チャネル領域３３において第１コンタクト凹部４４の底部に沿う領域に形成されている。ｐ^＋型コンタクト領域４５は、第１コンタクト凹部４４の底部に加えて、第１コンタクト凹部４４の側部、ならびに、第１コンタクト凹部４４の底部および側部を接続する角部に沿って形成されている。ｐ^＋型コンタクト領域４５は、第１コンタクト凹部４４の底部だけに沿って形成されていてもよい。ｐ^－型チャネル領域３３は、互いに隣り合うトレンチゲート構造３７によって共有されている。埋め込みゲート電極４０は、ゲート絶縁膜３９を挟んで、ｎ^＋型エミッタ領域４３、ｐ^－型チャネル領域３３およびｎ^－型ドリフト領域３４と対向している。

トレンチゲート構造３７、ｎ^＋型エミッタ領域４３、ｐ^－型チャネル領域３３およびｎ^－型ドリフト領域３４によって、ＩＧＢＴのチャネル構造４６が形成されている。ＩＧＢＴのチャネルは、トレンチゲート構造３７の側方において、ｎ^＋型エミッタ領域４３およびｎ^－型ドリフト領域３４の間のｐ型チャネル領域３３に形成される。
図３を参照して、素子形成領域６において、素子形成領域６および外側領域７の境界領域には、ダミーチャネル構造４７が形成されている。ダミーチャネル構造４７は、ｎ^＋型エミッタ領域４３を含まない点を除いて、チャネル構造４６と同様の構造を有している。ｎ^＋型エミッタ領域４３を含まないダミーチャネル構造４７では、トレンチゲート構造３７の側方にＩＧＢＴのチャネルは形成されない。

素子形成領域６および外側領域７の境界領域では、素子形成領域６内の電流と、素子形成領域６外の電流とが合流するため、電流密度が比較的高くなる傾向がある。ＩＧＢＴのチャネル構造４６では、その構造上、前述したｎｐｎ型の寄生バイポーラトランジスタが形成される。
したがって、素子形成領域６および外側領域７の境界領域にＩＧＢＴのチャネル構造４６を形成すると、ｎｐｎ型の寄生バイポーラトランジスタがオン状態になり、ラッチアップの原因と成り得る。

これに対して、ダミーチャネル構造４７では、ｎ^＋型エミッタ領域４３を含まないので、その構造上、ｎｐｎ型の寄生バイポーラトランジスタは形成されない。したがって、素子形成領域６および外側領域７の境界領域にダミーチャネル構造４７を形成することによって、寄生バイポーラトランジスタに起因するラッチアップを抑制することができる。
図３を参照して、外側領域７において、半導体層２の第１主面３の表層部には、ｐ^＋型終端領域５１が形成されている。ｐ^＋型終端領域５１は、外側領域７を定義している。素子形成領域６は、ｐ^＋型終端領域５１の内周縁により取り囲まれた領域によっても定義される。

ｐ^＋型終端領域５１は、ｐ^－型チャネル領域３３のｐ型不純物濃度よりも高いｐ型不純物濃度を有する高濃度かつ低抵抗な領域である。ｐ^＋型終端領域５１は、本実施形態では、ｐ型チャネル領域３３を取り囲むように無端状（平面視四角環状）に形成されている。
ｐ^＋型終端領域５１の底部は、半導体層２の厚さ方向に関して、ｐ型チャネル領域３３の底部よりも半導体層２の第２主面４に近い位置に形成されている。ｐ^＋型終端領域５１の底部は、半導体層２の厚さ方向に関して、ゲートトレンチ３８の底部よりも半導体層２の第２主面４に近い位置に形成されている。

ｐ^＋型終端領域５１においてｐ型チャネル領域３３側に位置する内縁領域は、ダミーチャネル構造４７のトレンチゲート構造３７の底部にオーバラップしている。ｐ^＋型終端領域５１の内縁領域は、ｐ型チャネル領域３３の底部にオーバラップしていてもよい。
ｐ^＋型終端領域５１の底部は、ｐ^＋型コレクタ領域３５から半導体層２の第１主面３側に間隔を空けて形成されている。ｐ^＋型終端領域５１は、ｎ^－型ドリフト領域３４の一部の領域を挟んでｐ^＋型コレクタ領域３５と対向している。ｐ^＋型終端領域５１は、表面絶縁膜４１を挟んでゲートパッド１６、および／または、ゲートフィンガー１７に対向している。ｐ^＋型終端領域５１は、表面絶縁膜４１を挟んでゲート引き出し部４２に対向している。

図３を参照して、耐圧保持領域８において、半導体層２の第１主面３の表層部には、ｐ^＋型フィールドリミット領域５２が形成されている。ｐ^＋型フィールドリミット領域５２は、耐圧保持領域８において、電界を緩和する。ｐ^＋型フィールドリミット領域５２は、ｐ^＋型終端領域５１のp型不純物濃度とほぼ等しいp型不純物濃度を有している。ｐ^＋型フィールドリミット領域５２は、ｐ^＋型終端領域５１の深さとほぼ等しい深さを有している。

ｐ^＋型フィールドリミット領域５２は、外側領域７およびスクライブ領域９の間の領域において、ｐ^＋型終端領域５１に沿って形成されている。ｐ^＋型フィールドリミット領域５２は、本実施形態では、ｐ^＋型終端領域５１を取り囲むように無端状（平面視四角環状）に形成されている。これにより、ｐ^＋型フィールドリミット領域５２は、ＦＬＲ（Field Limiting Ring）領域として形成されている。

ｐ^＋型フィールドリミット領域５２は、本実施形態では、外側領域７からスクライブ領域９に向けて、間隔を空けてこの順に形成された複数（本実施形態では、５個）のｐ^＋型フィールドリミット領域５２を含む。ｐ^＋型フィールドリミット領域５２は、少なくとも１つ形成されていればよい。したがって、５個以上のｐ^＋型フィールドリミット領域５２が形成されていてもよい。

図３を参照して、スクライブ領域９において、半導体層２の第１主面３の表層部には、ｎ^＋型チャネルストップ領域５３が形成されている。ｎ^＋型チャネルストップ領域５３は、ｎ^－型ドリフト領域３４のｎ型不純物濃度よりも高いｎ型不純物濃度を有する高濃度かつ低抵抗な領域である。ｎ^＋型チャネルストップ領域５３は、半導体層２の内方領域に形成されたｐｎ接合部からの空乏層の拡がりを抑制する。

ｎ^＋型チャネルストップ領域５３は、ｐ^＋型フィールドリミット領域５２に沿って形成されている。ｎ^＋型チャネルストップ領域５３は、ｐ^＋型フィールドリミット領域５２を取り囲む無端状（平面視四角環状）に形成されている。ｎ^＋型チャネルストップ領域５３は、耐圧保持領域８およびスクライブ領域９の間の境界領域を横切るように形成されていてもよい。

外側領域７において、ｐ^＋型終端領域５１の表層部には、エミッタパッド２２用の第２コンタクト凹部５４と、エミッタ引き回し部２３用の第３コンタクト凹部５５とが形成されている。
第２コンタクト凹部５４は、半導体層２の第１主面３を掘り下げて形成されている。第２コンタクト凹部５４は、ｐ^＋型終端領域５１の内縁に沿って形成されている。第２コンタクト凹部５４は、素子形成領域６を取り囲む無端状（平面視四角環状）に形成されている。第２コンタクト凹部５４は、ｐ^＋型終端領域５１内に位置する底部を有している。第２コンタクト凹部５４は、第１コンタクト凹部４４とほぼ等しい深さで形成されている。

第３コンタクト凹部５５は、半導体層２の第１主面３を掘り下げて形成されている。第３コンタクト凹部５５は、ｐ^＋型終端領域５１の外縁に沿って形成されている。第３コンタクト凹部５５は、素子形成領域６を取り囲む無端状（平面視四角環状）に形成されている。第３コンタクト凹部５５は、ｐ^＋型終端領域５１内に位置する底部を有している。第３コンタクト凹部５５は、第１コンタクト凹部４４とほぼ等しい深さで形成されている。

ｐ^＋型終端領域５１は、第２コンタクト凹部５４の底部に沿う領域に形成されたｐ^＋型コンタクト領域５６を含む。ｐ^＋型コンタクト領域５６は、ｐ^＋型終端領域５１においてｐ型不純物濃度が他の領域よりも高い高濃度領域である。
ｐ^＋型コンタクト領域５６は、第２コンタクト凹部５４の底部に加えて、第２コンタクト凹部５４の側部、ならびに、第２コンタクト凹部５４の底部および側部を接続する角部に沿って形成されている。ｐ^＋型コンタクト領域５６は、第２コンタクト凹部５４の底部だけに沿って形成されていてもよい。

ｐ^＋型終端領域５１は、第３コンタクト凹部５５の底部に沿う領域に形成されたｐ^＋型コンタクト領域５７を含む。ｐ^＋型コンタクト領域５７は、ｐ^＋型終端領域５１においてｐ型不純物濃度が他の領域よりも高い高濃度領域である。
ｐ^＋型コンタクト領域５７は、第３コンタクト凹部５５の底部に加えて、第３コンタクト凹部５５の側部、ならびに、第３コンタクト凹部５５の底部および側部を接続する角部に沿って形成されている。ｐ^＋型コンタクト領域５７は、第３コンタクト凹部５５の底部だけに沿って形成されていてもよい。

耐圧保持領域８において、ｐ^＋型フィールドリミット領域５２の表層部には、フィールドプレート電極１３用の第４コンタクト凹部５８が形成されている。
第４コンタクト凹部５８は、半導体層２の第１主面３を掘り下げて形成されている。第４コンタクト凹部５８は、ｐ^＋型フィールドリミット領域５２に沿って形成されている。第４コンタクト凹部５８は、素子形成領域６を取り囲む無端状（平面視四角環状）に形成されている。第４コンタクト凹部５８は、ｐ^＋型フィールドリミット領域５２内に位置する底部を有している。第４コンタクト凹部５８は、第１コンタクト凹部４４とほぼ等しい深さで形成されている。

ｐ^＋型フィールドリミット領域５２は、第４コンタクト凹部５８の底部に沿う領域に形成されたｐ^＋型コンタクト領域５９を含む。ｐ^＋型コンタクト領域５９は、ｐ^＋型フィールドリミット領域５２においてｐ型不純物濃度が他の領域よりも高い高濃度領域である。
ｐ^＋型コンタクト領域５９は、第４コンタクト凹部５８の底部に加えて、第４コンタクト凹部５８の側部、ならびに、第４コンタクト凹部５８の底部および側部を接続する角部に沿って形成されている。ｐ^＋型コンタクト領域５９は、第４コンタクト凹部５８の底部だけに沿って形成されていてもよい。

スクライブ領域９において、半導体層２の第１主面３の表層部には、等電位ポテンシャル電極１４用の第５コンタクト凹部６０が形成されている。
第５コンタクト凹部６０は、半導体層２の第１主面３を掘り下げて形成されている。第５コンタクト凹部６０は、ｎ^＋型チャネルストップ領域５３に沿って形成されている。第５コンタクト凹部６０は、耐圧保持領域８を取り囲む無端状（平面視四角環状）に形成されている。第５コンタクト凹部６０は、第１コンタクト凹部４４とほぼ等しい深さで形成されている。ｎ^＋型チャネルストップ領域５３は、第５コンタクト凹部６０から露出している。

半導体層２において、第５コンタクト凹部６０の底部に沿う領域には、ｐ^＋型コンタクト領域６１が形成されている。ｐ^＋型コンタクト領域６１は、第５コンタクト凹部６０の底部に加えて、第５コンタクト凹部６０の側部、ならびに、第５コンタクト凹部６０の底部および側部を接続する角部に沿って形成されている。ｐ^＋型コンタクト領域６１は、第５コンタクト凹部６０の底部だけに沿って形成されていてもよい。

図２および図３を参照して、半導体層２の第１主面３の上には絶縁層６４が形成されている。絶縁層６４は、素子形成領域６、外側領域７、耐圧保持領域８およびスクライブ領域９を被覆している。絶縁層６４は、複数の絶縁膜が積層された積層構造を有していてもよいし、１つの絶縁膜だけを含む単層構造を有していてもよい。絶縁層６４は、たとえば酸化膜（ＳｉＯ_２膜）または窒化膜（ＳｉＮ膜）を含んでいてもよい。

絶縁層６４には、エミッタ電極１２用の第１コンタクト孔６５、第２コンタクト孔６７および第３コンタクト孔６８が形成されている。第１コンタクト孔６５、第２コンタクト孔６７および第３コンタクト孔６８は、それぞれ、第１コンタクト凹部４４、第２コンタクト凹部５４および第３コンタクト凹部５５と一対一対応の関係で面一に連通している。
絶縁層６４には、フィールドプレート電極１３用の第４コンタクト孔６９が形成されている。第４コンタクト孔６９は、第４コンタクト凹部５８に面一に連通している。

絶縁層６４には、等電位ポテンシャル電極１４用の第５コンタクト孔７０が形成されている。第５コンタクト孔７０は、第５コンタクト凹部６０に面一に連通している。
絶縁層６４には、ゲート電極１１用のゲートコンタクト孔７１が形成されている。ゲートコンタクト孔７１は、ゲートパッド１６の直下の領域、および／または、ゲートフィンガー１７の直下の領域において、ゲート引き出し部４２を露出させている。図３では、ゲートコンタクト孔７１がゲートフィンガー１７の直下の領域に形成されている例を示している。

絶縁層６４の上には、前述の表面電極１０が形成されている。表面電極１０は、絶縁層６４の上に形成された第１導電体層７２と、当該第１導電体層７２の上に形成された第２導電体層７３とを含む積層構造を有している。
第１導電体層７２は、窒化チタン層またはチタン層からなる単層構造を有していてもよいし、窒化チタン層および当該窒化チタン層の上に形成されたチタン層を含む積層構造を有していてもよい。第１導電体層７２は、窒化チタン層および／またはチタン層を含むことにより、バリア電極層として機能する。第１導電体層７２は、一方表面（半導体層２側の表面）およびその反対側の他方表面が、絶縁層６４の表面および半導体層２の表面に沿って形成されている。

第２導電体層７３は、一方表面（半導体層２側の表面）およびその反対側の他方表面が、第１導電体層７２に沿って形成されている。第２導電体層７３は、たとえば、銅、銅を含む合金、アルミニウムまたはアルミニウムを含む合金のうちの少なくとも一種の導電体を含んでいてもよい。第２導電体層７３は、たとえばアルミニウム－銅合金（Ａｌ－Ｃｕ合金）を含んでいてもよい。第２導電体層７３は、たとえばアルミニウム－シリコン－銅合金（Ａｌ－Ｓｉ－Ｃｕ合金）を含んでいてもよい。

表面電極１０のうちのゲートパッド１６、および／または、ゲートフィンガー１７は、絶縁層６４の上からゲートコンタクト孔７１に入り込んでいる。ゲートパッド１６、および／または、ゲートフィンガー１７は、ゲートコンタクト孔７１内で、ゲート引き出し部４２と電気的に接続されている。
表面電極１０のうちのエミッタパッド２２は、絶縁層６４の上から第１コンタクト孔６５および第２コンタクト孔６７に入り込んでいる。エミッタパッド２２は、第１コンタクト孔６５内で、ｐ型チャネル領域３３およびｎ^＋型エミッタ領域４３に電気的に接続されている。エミッタパッド２２は、第２コンタクト孔６７内でｐ^＋型終端領域５１に電気的に接続されている。

図示はしないが、表面電極１０のうちのエミッタ接続部２４は、第２コンタクト孔６７に入り込んでいてもよい。
表面電極１０のうちのエミッタ引き回し部２３は、絶縁層６４の上から第３コンタクト孔６８に入り込んでいる。エミッタ引き回し部２３は、第３コンタクト孔６８内で、ｐ^＋型終端領域５１に電気的に接続されている。

半導体層２において、素子形成領域６外の領域を流れるアバランシェ電流は、ｐ^＋型終端領域５１を介してエミッタ電極１２によって回収される。したがって、前述のアバランシェ電流回収構造２５は、エミッタパッド２２、エミッタ引き回し部２３およびエミッタ接続部２４に加えて、これらと電気的に接続されたｐ^＋型終端領域５１をさらに含む。
表面電極１０のうちのフィールドプレート電極１３は、絶縁層６４の上から第４コンタクト孔６９に入り込んでいる。フィールドプレート電極１３は、第４コンタクト孔６９内でｐ^＋型フィールドリミット領域５２に電気的に接続されている。

表面電極１０のうちの等電位ポテンシャル電極１４は、絶縁層６４の上から第５コンタクト孔７０に入り込んでいる。等電位ポテンシャル電極１４は、第５コンタクト孔７０内でｎ^＋型チャネルストップ領域５３に電気的に接続されている。
次に、半導体層２の第２主面４側の構造について具体的に説明する。図４は、図１に示す半導体層２の第２主面４側の構造を説明するための平面図である。

図４を参照して、半導体層２の第２主面４の表層部には、ｎ^＋型カソード領域８０が形成されている。図４では、クロスハッチングによってｎ^＋型カソード領域８０が示されている。
ｎ^＋型カソード領域８０は、半導体層２のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ｎ^＋型カソード領域８０は、半導体層２の第２主面４（ｐ^＋型コレクタ領域３５）に対してｎ型不純物を選択的に導入することにより形成されている。ｎ^＋型カソード領域８０は、ｎ型不純物およびｐ型不純物を含み、当該ｎ型不純物のｎ型不純物濃度が、当該ｐ型不純物のｐ型不純物濃度よりも高い領域である。

図２～図４を参照して、ｎ^＋型カソード領域８０は、ｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２を含む。ｎ^＋型内側カソード領域８１は、素子形成領域６内に形成されている。ｎ^＋型外側カソード領域８２は、外側領域７内に形成されている。
ｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２は、同一のイオン注入マスクを利用したｎ型不純物注入工程を経て形成されている。したがって、ｎ^＋型外側カソード領域８２は、ｎ^＋型内側カソード領域８１の深さとほぼ等しい深さで形成されている。また、ｎ^＋型外側カソード領域８２は、ｎ^＋型内側カソード領域８１のｎ型不純物濃度とほぼ等しいｎ型不純物濃度で形成されている。

ｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２は、互いに異なるイオン注入マスクを利用したｎ型不純物注入工程を経て形成されてもよい。したがって、ｎ^＋型外側カソード領域８２は、ｎ^＋型内側カソード領域８１の深さとは異なる深さで形成されていてもよい。また、ｎ^＋型外側カソード領域８２は、ｎ^＋型内側カソード領域８１のｎ型不純物濃度とは異なるｎ型不純物濃度で形成されていてもよい。

図４を参照して、半導体層２の第２主面４において、素子形成領域６には、空き領域８３（図４の二点鎖線で囲まれた領域参照）と、カソード形成領域８４とが設定されている。空き領域８３は、ｎ^＋型内側カソード領域８１が形成されない領域である。カソード形成領域８４は、ｎ^＋型内側カソード領域８１が形成される領域である。
空き領域８３は、本実施形態では、平面視において前述のゲートパッド１６と重なる領域に設定されている。空き領域８３は、平面視において、ゲートパッド１６および素子形成領域６が重なる領域を取り囲むように設定されていてもよい。空き領域８３は、平面視四角形状に設定されていてもよい。

カソード形成領域８４は、平面視において前述のエミッタパッド２２と重なる領域に設定されている。カソード形成領域８４は、本実施形態では、空き領域８３外の領域において、平面視凹形状に設定されている。
ｎ^＋型外側カソード領域８２は、カソード形成領域８４において、ダミーチャネル構造４７よりも内方領域に形成されている。ｎ^＋型外側カソード領域８２は、ダミーチャネル構造４７の直下の領域に形成されていないことが好ましい。

この構成では、素子形成領域６および外側領域７の境界領域の近傍においてｎ^＋型外側カソード領域８２を通る電流経路が形成されない。したがって、素子形成領域６および外側領域７の境界領域において、不所望な電流の増加や、当該電流の増加に起因する不所望な電界の集中を抑制できる。むろん、ｎ^＋型外側カソード領域８２が、ダミーチャネル構造４７の直下の領域に形成された構造が採用されていてもよい。

ｎ^＋型内側カソード領域８１は、空き領域８３外のカソード形成領域８４に形成されるため、素子形成領域６において不均等なパターンとなる。より具体的には、ｎ^＋型内側カソード領域８１は、素子形成領域６において少なくとも非点対称である不均等なパターンとなる。ｎ^＋型内側カソード領域８１は、素子形成領域６において非線対称である不均等なパターンで形成されていてもよい。ｎ^＋型内側カソード領域８１は、素子形成領域６において非点対称であり、かつ、非線対称である不均等なパターンで形成されていてもよい。

以下では、説明の便宜上、図４に示した＋Ｘ方向および－Ｘ方向ならびに＋Ｙ方向および－Ｙ方向を用いることがある。＋Ｘ方向および－Ｘ方向は、一対の接続側面５ｃ，５ｄに沿う２つの方向であり、これらを総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向は、一対の側面５ａ，５ｂに沿う２つの方向であり、これらを総称するときには単に「Ｙ方向」という。

ｎ^＋型内側カソード領域８１は、本実施形態では、カソード形成領域８４において、連続的に延びるように引き回された平面視葛折状のライン状パターン部８５を含む。より具体的には、ライン状パターン部８５は、複数の第１ライン８６および複数の第２ライン８７を含む。
複数の第１ライン８６は、Ｘ方向に沿って延び、かつＹ方向に沿って間隔を空けて形成されている。複数の第２ライン８７は、Ｙ方向に沿って延び、かつＹ方向に隣り合う第１ライン８６同士を接続している。

複数の第１ライン８６は、第１ライン群８８、第２ライン群８９および第３ライン群９０を含む。
第１ライン群８８は、素子形成領域６において、空き領域８３よりも＋Ｙ方向側の領域に形成された複数の第１ライン８６を含む。
第２ライン群８９は、素子形成領域６において、空き領域８３よりも－Ｙ方向側の領域に形成された複数の第１ライン８６を含む。

第３ライン群９０は、素子形成領域６において、第１ライン群８８および第２ライン群８９の間の領域に形成された複数の第１ライン８６を含む。第３ライン群９０は、空き領域８３よりも＋Ｘ方向側の領域に形成されている。
第１ライン群８８のＸ方向の長さおよび第２ライン群８９のＸ方向の長さは、本実施形態では、ほぼ等しい値に設定されている。第１ライン群８８のＸ方向の長さおよび第２ライン群８９のＸ方向の長さは、異なる値に設定されていてもよい。第３ライン群９０のＸ方向の長さは、第１ライン群８８のＸ方向の長さおよび第２ライン群８９のＸ方向の長さよりも小さい値に設定されている。

第１ライン群８８は、空き領域８３とＹ方向に対向するように、当該空き領域８３の＋Ｙ方向側の領域に引き出された第１ライン引き出し部９１を含む。
第２ライン群８９は、空き領域８３を挟んで第１ライン群８８とＹ方向に対向するように、当該空き領域８３の－Ｙ方向側の領域に引き出された第２ライン引き出し部９２を含む。

第２ライン８７は、第２ライン８７Ａおよび第２ライン８７Ｂを含む。第２ライン８７Ａは、Ｙ方向に隣り合う２つの第１ライン８６の＋Ｘ方向端部同士を接続している。第２ライン８７Ｂは、Ｙ方向に隣り合う２つの第１ライン８６の－Ｘ方向端部同士を接続している。第２ライン８７Ａおよび第２ライン８７Ｂは、Ｙ方向に沿って交互に形成されている。

第１ライン８６のＹ方向幅および第２ライン８７のＸ方向幅で定義されるｎ^＋型内側カソード領域８１のライン幅は、たとえば１μｍ以上１００μｍ以下、より好ましくは１０μｍ以上５０μｍ以下である。
ｎ^＋型内側カソード領域８１は、一様なライン幅を有していてもよいし、一様でないライン幅を有していてもよい。たとえば、ｎ^＋型内側カソード領域８１は、それぞれ異なるＹ方向幅を有する複数の第１ライン８６を含んでいてもよい。また、ｎ^＋型内側カソード領域８１は、それぞれ異なるＸ方向幅を有する複数の第２ライン８７を含んでいてもよい。

素子形成領域６の平面視面積ＳＡに対する空き領域８３の平面視面積ＳＢの比ＳＢ／ＳＡは、たとえば０．０３（３％）以上０．３（３０％）以下であってもよい。
素子形成領域６の平面視面積ＳＡに対するｎ^＋型内側カソード領域８１の平面視面積ＳＣの比ＳＣ／ＳＡを、以下では、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡという。素子形成領域６の平面視面積ＳＡに対するｐ^＋型コレクタ領域３５の平面視面積ＳＤの比ＳＤ／ＳＡを、以下では、ｐ^＋型コレクタ領域３５の面積比ＳＤ／ＳＡという。

ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡは、ｐ^＋型コレクタ領域３５の面積比ＳＤ／ＳＡよりも小さい値に設定されている。ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡは、たとえば０．１（１０％）以下、より具体的には、０．０１（１％）以上０．０７（７％）以下である。
図４を参照して、外側領域７には、ｎ^＋型外側カソード領域８２が形成されている。ｎ^＋型外側カソード領域８２は、外側領域７において素子形成領域６の周囲に沿って形成されている。ｎ^＋型外側カソード領域８２は、半導体層２の第２主面４の表層部において、ｐ^－型チャネル領域３３と対向する対向領域外の領域である非対向領域に形成されている。

ｎ^＋型外側カソード領域８２は、本実施形態では、素子形成領域６の周囲に沿って連続的に延びるように引き回されたライン状パターン部９３を含む。より具体的には、ｎ^＋型外側カソード領域８２は、素子形成領域６の４辺に沿う４つのライン状パターン部９３を含み、当該４つのライン状パターン部９３が一体となった構造を有している。これにより、ｎ^＋型外側カソード領域８２は、素子形成領域６を取り囲むように無端状（平面視四角環状）に形成されている。

図３を再度参照して、ｎ^＋型外側カソード領域８２は、外側領域７において、ｐ^＋型コレクタ領域３５を貫通して形成されている。ｎ^＋型外側カソード領域８２は、半導体層２の一部の領域（本実施形態では、ｎ^－型ドリフト領域３４およびｎ型バッファ領域３６）と電気的に接続されている。
ｎ^＋型外側カソード領域８２は、半導体層２の一部の領域（本実施形態では、ｎ^－型ドリフト領域３４およびｎ型バッファ領域３６）を挟んでｐ^＋型終端領域５１と対向している。ｎ^＋型外側カソード領域８２は、本実施形態では、その全域に亘って、ｐ^＋型終端領域５１と対向している。

ｎ^＋型外側カソード領域８２のライン幅は、たとえば１μｍ以上１００μｍ以下、より好ましくは１０μｍ以上５０μｍ以下である。ｎ^＋型外側カソード領域８２のライン幅は、当該ｎ^＋型外側カソード領域８２が延びる方向に直交する方向の幅である。
次に、半導体装置１の電気的構造について説明する。図５は、図１に示す半導体装置１の電気的構造を示す回路図である。

図５を参照して、半導体装置１は、ＩＧＢＴと、還流ダイオード（Free Wheeling Diode）Ｄとを含む。ＩＧＢＴおよび還流ダイオードＤにより、ＲＣ－ＩＧＢＴ（Reverse Conducting - Insulated Gate Bipolar Transistor）と称される逆導電絶縁ゲートバイポーラトランジスタが形成されている。
ＩＧＢＴは、ゲート電極１１、エミッタ電極１２およびコレクタ電極３２を含む。還流ダイオードＤは、エミッタ電極１２およびコレクタ電極３２の間に接続されている。

より具体的には、還流ダイオードＤは、アノードおよびカソードを含む。還流ダイオードＤのアノードは、ＩＧＢＴのエミッタ電極１２に電気的に接続されている。還流ダイオードＤのカソードは、ＩＧＢＴのコレクタ電極３２に電気的に接続されている。
さらに具体的には、還流ダイオードＤは、本実施形態では、内側還流ダイオードＤｉおよび外側還流ダイオードＤｏを含む。

内側還流ダイオードＤｉは、素子形成領域６において、ｐ^－型チャネル領域３３およびｎ^－型ドリフト領域３４の間に形成されたｐｎ接合部を含む。内側還流ダイオードＤｉは、ｎ^＋型内側カソード領域８１をカソードとして含み、ｐ型チャネル領域３３をアノードとして含む。
内側還流ダイオードＤｉのアノード電極は、主にエミッタ電極１２のエミッタパッド２２によって形成されている。内側還流ダイオードＤｉのカソード電極は、ｎ^＋型内側カソード領域８１に接続されたコレクタ電極３２によって形成されている。

外側還流ダイオードＤｏは、外側領域７において、ｐ^＋型終端領域５１およびｎ^－型ドリフト領域３４の間に形成されたｐｎ接合部を含む。外側還流ダイオードＤｏは、ｎ^＋型外側カソード領域８２をカソードとして含み、ｐ^＋型終端領域５１をアノードとして含む。
外側還流ダイオードＤｏのアノード電極は、主にエミッタ電極１２のエミッタ引き回し部２３によって形成されている。外側還流ダイオードＤｏのカソード電極は、ｎ^＋型外側カソード領域８２に接続されたコレクタ電極３２によって形成されている。

このような構造の半導体装置１によれば、図６を用いて説明される順方向電圧ＶＦ－順方向電流ＩＦ特性を達成することができる。
図６は、図１に示す半導体装置１の順方向電圧ＶＦ－順方向電流ＩＦ特性をシミュレーションにより求めたグラフである。
図６において、縦軸は順方向電流ＩＦであり、横軸は順方向電圧ＶＦである。

順方向電圧ＶＦとは、エミッタ電極１２およびコレクタ電極３２の間に印加される電圧である。順方向電流ＩＦとは、順方向電圧ＶＦを印加した際に、エミッタ電極１２およびコレクタ電極３２の間を流れる電流である。
順方向電圧ＶＦは、ｎ^＋型エミッタ領域４３およびｐ^＋型コレクタ領域３５の間に印加される電圧でもある。順方向電流ＩＦは、ｎ^＋型エミッタ領域４３およびｐ^＋型コレクタ領域３５の間を流れる電流でもある。

図６のグラフには、破線で示された第１特性Ｓ１と、実線で示された第２特性Ｓ２とが示されている。
第１特性Ｓ１は、ｎ^＋型外側カソード領域８２を有さない構造の半導体装置（以下、単に「第１参考例に係る半導体装置」という。）の順方向電圧ＶＦ－順方向電流ＩＦ特性である。第２特性Ｓ２は、ｎ^＋型外側カソード領域８２を有する本実施形態に係る半導体装置１の順方向電圧ＶＦ－順方向電流ＩＦ特性である。

第１特性Ｓ１には、第１シミュレーション条件により求められた第１特性Ｓ１Ａと、第２シミュレーション条件により求められた第２特性Ｓ１Ｂとが含まれる。第２特性Ｓ２には、第１シミュレーション条件により求められた第１特性Ｓ２Ａと、第２シミュレーション条件により求められた第２特性Ｓ２Ｂとが含まれる。
第１シミュレーション条件とは、ゲート－エミッタ電圧ＶＧＥが０Ｖの状態で、０Ｖ以上５Ｖ以下の順方向電圧ＶＦを印加して、順方向電流ＩＦを測定する条件である。第２シミュレーション条件とは、ゲート－エミッタ電圧ＶＧＥが１５Ｖの状態で、０Ｖ以上５Ｖ以下の順方向電圧ＶＦを印加して、順方向電流ＩＦを測定する条件である。ゲート－エミッタ電圧ＶＧＥは、ゲート電極１１およびエミッタ電極１２（ｎ^＋型エミッタ領域４３）の間に印加される電圧である。

第１特性Ｓ１Ａを参照して、第１参考例に係る半導体装置では、第１シミュレーション条件下において順方向電圧ＶＦ－順方向電流ＩＦ特性は正常である。しかし、第２特性Ｓ１Ｂを参照して、第２シミュレーション条件下になると、順方向電圧ＶＦが０Ｖから５Ｖまで増加しても、順方向電流ＩＦが１０Ａを超えない。
第１参考例に係る半導体装置では、ゲート－エミッタ電圧ＶＧＥが印加された状態で順方向電圧ＶＦがさらに印加されると、順方向電流ＩＦが流れ難くなることが理解される。したがって、第１参考例に係る半導体装置では、比較的高い順方向電流ＩＦを得ようとすると、比較的高い順方向電圧ＶＦを印加せざるを得なくなる。その結果、順方向電圧が悪化する。順方向電圧の悪化は、スナップバック現象の原因にも成り得る。

一方、第２特性Ｓ２Ｂを参照して、本実施形態に係る半導体装置１では、第１シミュレーション条件下において順方向電圧ＶＦ－順方向電流ＩＦ特性は正常である。そして、第２シミュレーション条件下では、順方向電圧ＶＦ－順方向電流ＩＦ特性が、参考例に係る半導体装置の順方向電圧ＶＦ－順方向電流ＩＦ特性よりも改善していることがわかる。
つまり、本実施形態に係る半導体装置１では、ゲート－エミッタ電圧ＶＧＥの印加の有無に起因する順方向電圧ＶＦ－順方向電流ＩＦ特性の大きな変動が、抑制されている。

本実施形態に係る半導体装置１では、ゲート－エミッタ電圧ＶＧＥが１５Ｖの状態で１．６Ｖの順方向電圧ＶＦを印加した場合、順方向電流ＩＦが２Ａ以上である。ゲート－エミッタ電圧ＶＧＥが１５Ｖの状態で２Ｖの順方向電圧ＶＦを印加した場合、順方向電流ＩＦが８Ａ以上である。ゲート－エミッタ電圧ＶＧＥが１５Ｖの状態で３Ｖの順方向電圧ＶＦを印加した場合、順方向電流ＩＦが２０Ａ以上である。

参考例に係る半導体装置では、本実施形態に係る半導体装置１のような順方向電圧ＶＦ－順方向電流ＩＦ特性を達成することはできない。
以上のように、本実施形態に係る半導体装置１では、素子形成領域６にＩＧＢＴが形成されているのに加えて、半導体層２に、内側還流ダイオードＤｉおよび外側還流ダイオードＤｏを含む還流ダイオードＤが形成されている。

内側還流ダイオードＤｉは、素子形成領域６において、ｐ^－型チャネル領域３３およびｎ^－型ドリフト領域３４の間に形成されたｐｎ接合部を含む。内側還流ダイオードＤｉは、ｎ^＋型内側カソード領域８１をカソードとして含み、ｐ型チャネル領域３３をアノードとして含む。
内側還流ダイオードＤｉのアノード電極は、主にエミッタ電極１２のエミッタパッド２２によって形成されている。内側還流ダイオードＤｉのカソード電極は、ｎ^＋型内側カソード領域８１に接続されたコレクタ電極３２によって形成されている。

外側還流ダイオードＤｏは、外側領域７において、ｐ^＋型終端領域５１およびｎ^－型ドリフト領域３４の間に形成されたｐｎ接合部を含む。外側還流ダイオードＤｏは、ｎ^＋型外側カソード領域８２をカソードとして含み、ｐ^＋型終端領域５１をアノードとして含む。
外側還流ダイオードＤｏのアノード電極は、主にエミッタ電極１２のエミッタ引き回し部２３によって形成されている。外側還流ダイオードＤｏのカソード電極は、ｎ^＋型外側カソード領域８２に接続されたコレクタ電極３２によって形成されている。

このような構造によれば、図６の第２特性Ｓ２を参照して、ゲート－エミッタ電圧ＶＧＥが印加された状態で、順方向電圧ＶＦが印加されたとしても、順方向電流ＩＦが流れ難くなるのを抑制できる。よって、順方向電圧ＶＦの悪化を抑制することができ、かつ、当該順方向電圧ＶＦの悪化に起因するスナップバック現象を抑制できる。
また、本実施形態に係る半導体装置１では、内側還流ダイオードＤｉのｎ^＋型内側カソード領域８１が、素子形成領域６において連続的かつ不均等に延びるように引き回されたライン状パターン部８５を含む。このような構造によれば、次の図７を用いて説明される効果を奏することができる。

図７は、図１に示す半導体装置１のピーク順方向サージ電流ＩＦＳＭをシミュレーションにより求めたグラフである。
図７において、縦軸はピーク順方向サージ電流ＩＦＳＭであり、横軸はｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡである。
ピーク順方向サージ電流ＩＦＳＭとは、半導体装置１が破壊しない範囲で許容される１周期以上の商用正弦半波電流のピーク値である。ピーク順方向サージ電流ＩＦＳＭの値が高い程、半導体装置１のピーク順方向サージ電流ＩＦＳＭに対する耐量（以下、単に「ピーク順方向サージ電流耐量」という。）が優れているといえる。

図７のグラフには、プロットＰ１が示されている。プロットＰ１は、本実施形態に係る半導体装置１のピーク順方向サージ電流ＩＦＳＭの特性を示している。より具体的には、プロットＰ１は、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡが、０．０３７（３．７％）である場合のピーク順方向サージ電流ＩＦＳＭの特性を示している。
図７のグラフには、プロットＰ２～Ｐ５が示されている。プロットＰ２～Ｐ５は、近似直線Ｌで結ばれている。プロットＰ２～Ｐ５は、第２参考例に係る半導体装置のピーク順方向サージ電流ＩＦＳＭの特性を示している。

第２参考例に係る半導体装置は、ｎ^＋型外側カソード領域８２を含まない。第２参考例に係る半導体装置では、ｎ^＋型内側カソード領域８１が、規則的な行列状のドット状パターンで素子形成領域６内に形成されている。
プロットＰ２は、第２参考例に係る半導体装置において、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡが０．０１２（１．２％）である場合の、ピーク順方向サージ電流ＩＦＳＭの特性を示している。

プロットＰ３は、第２参考例に係る半導体装置において、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡが、０．０１９（１．９％）である場合の、ピーク順方向サージ電流ＩＦＳＭの特性を示している。
プロットＰ４は、第２参考例に係る半導体装置において、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡが、０．０２３（２．４％）である場合の、ピーク順方向サージ電流ＩＦＳＭの特性を示している。

プロットＰ５は、第２参考例に係る半導体装置において、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡが、０．０３２（３．２％）である場合の、ピーク順方向サージ電流ＩＦＳＭの特性を示している。
図７の近似直線Ｌを参照して、第２参考例に係る半導体装置では、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡが小さくなると、ピーク順方向サージ電流ＩＦＳＭが低下している。また、第２参考例に係る半導体装置では、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡが大きくなると、ピーク順方向サージ電流ＩＦＳＭが増加している。

したがって、第２参考例に係る半導体装置では、ｎ^＋型内側カソード領域８１の平面視面積ＳＣとピーク順方向サージ電流ＩＦＳＭとの間に大凡リニアな関係が成立しているといえる。
しかし、第２参考例に係る半導体装置では、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡがいずれの場合であっても、ピーク順方向サージ電流ＩＦＳＭが７００Ａ未満であり、比較的に低い。近似直線Ｌを参照するに、第２参考例に係る半導体装置では、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡを「１」に近づけると、比較的高い値のピーク順方向サージ電流ＩＦＳＭを実現できると考えられる。

しかし、実際には、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡが「１」に近づくほど、ｐ^＋型コレクタ領域３５の面積比ＳＤ／ＳＡが「０」に近づくので、ＩＧＢＴの機能が失われる。
したがって、第２参考例に係る半導体装置では、ｎ^＋型内側カソード領域８１の面積比ＳＣ／ＳＡを調整したとしても、結果として近似直線Ｌで示されるリニアな関係の中でしかピーク順方向サージ電流ＩＦＳＭを調整できるに過ぎない。このようなリニアな関係は、素子形成領域６において、ｎ^＋型内側カソード領域８１が平面視四角形状や平面視円形状等の規則的な行列状に配列されている場合に顕著に観られる。

そこで、本実施形態に係る半導体装置１では、ｎ^＋型内側カソード領域８１が、素子形成領域６において、連続的かつ不均等に延びるライン状パターン部８５を含む構造を採用した。
これにより、図７のプロットＰ１を参照して、近似直線Ｌで示される前記リニアな関係から切り離してピーク順方向サージ電流ＩＦＳＭを設定することができた。より具体的には、図７のプロットＰ１を参照して、７００Ａ以上、より具体的には９００Ａ以上のピーク順方向サージ電流ＩＦＳＭを実現することができた。

以上のように、ｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２を含むことにより、順方向電圧ＶＦの悪化の抑制を図ることができる半導体装置１を提供できる。そして、このような構造において、連続的かつ不均等に延びるライン状パターン部８５を含むｎ^＋型内側カソード領域８１を備えることによって、ピーク順方向サージ電流耐量の向上を図ることができる半導体装置１を提供できる。

本実施形態に係るｎ^＋型外側カソード領域８２の構造およびｎ^＋型内側カソード領域８１の構造は、前述の形態に限定されるものではなく、種々の形態を取り得る。以下、ｎ^＋型外側カソード領域８２の変形例およびｎ^＋型内側カソード領域８１の変形例を説明する。
＜ｎ^＋型外側カソード領域８２の第１変形例＞
図８は、ｎ^＋型外側カソード領域８２の第１変形例を示す平面図である。図８は、図４に対応する平面図である。図８において、図４等に示された構成と同様の構成については同一の参照符号を付して説明を省略する。

図８では、説明の便宜上、ｎ^＋型外側カソード領域８２だけを示し、素子形成領域６内の構造等の図示を省略している。図８では、クロスハッチングによってｎ^＋型外側カソード領域８２が示されている。
前述の実施形態では、ｎ^＋型外側カソード領域８２が、素子形成領域６の４辺に沿う４つのライン状パターン部９３を含み、当該４つのライン状パターン部９３が一体となった無端状の構造を有している例について説明した。

これに対して、図８を参照して、本変形例に係るｎ^＋型外側カソード領域８２は、前記４つのライン状パターン部９３のうちの任意の１つのライン状パターン部９３が、他のライン状パターン部９３とは別体となった有端状の構造を有している。
ｎ^＋型外側カソード領域８２は、前記４つのライン状パターン部９３のうちの２つまたは３つのライン状パターン部９３が、他のライン状パターン部９３とは別体となった構造を有していてもよい。

つまり、ｎ^＋型外側カソード領域８２は、前記４つのライン状パターン部９３のうちの少なくとも１つのライン状パターン部９３が、他のライン状パターン部９３とは別体となった構造を有していてもよい。
また、ｎ^＋型外側カソード領域８２は、前記４つのライン状パターン部９３のうちの互いに隣り合う少なくとも２つのライン状パターン部９３が互いに接続された構造を有していてもよい。

このような構造の半導体装置１であっても、前述の実施形態に係る作用効果とほぼ同様の作用効果を奏することができる。
＜ｎ^＋型外側カソード領域８２の第２変形例＞
図９は、ｎ^＋型外側カソード領域８２の第２変形例を示す平面図である。図９は、図４に対応する平面図である。図９において、図４等に示された構成と同様の構成については同一の参照符号を付して説明を省略する。

図９では、説明の便宜上、ｎ^＋型外側カソード領域８２だけを示し、素子形成領域６内の構造等の図示を省略している。図９では、クロスハッチングによってｎ^＋型外側カソード領域８２が示されている。
前述の実施形態では、ｎ^＋型外側カソード領域８２が、素子形成領域６の４辺に沿う４つのライン状パターン部９３を含み、当該４つのライン状パターン部９３が一体となった無端状の構造を有している例について説明した。

これに対して、図９を参照して、本変形例に係るｎ^＋型外側カソード領域８２は、互いに別体とされた複数のライン状パターン部９３を有している。複数のライン状パターン部９３は、素子形成領域６の４辺のうちの互いに対向する２辺に沿ってそれぞれ形成されている。
ｎ^＋型外側カソード領域８２は、素子形成領域６の４辺のうちの互いに交差する任意の２辺だけに沿って形成された２つのライン状パターン部９３を含んでいてもよい。

ｎ^＋型外側カソード領域８２は、素子形成領域６の４辺のうちの任意の１辺だけに沿って形成された１つのライン状パターン部９３を含んでいてもよい。
ｎ^＋型外側カソード領域８２は、素子形成領域６の４辺のうちの任意の３辺に沿う３つのライン状パターン部９３を含んでいてもよい。
つまり、ｎ^＋型外側カソード領域８２は、素子形成領域６の４辺のうちの少なくとも１辺に沿って形成されたライン状パターン部９３を含んでいてもよい。

このような構造の半導体装置１であっても、前述の実施形態に係る作用効果とほぼ同様の作用効果を奏することができる。
＜ｎ^＋型外側カソード領域８２の第３変形例＞
図１０は、ｎ^＋型外側カソード領域８２の第３変形例を示す平面図である。図１０は、図４に対応する平面図である。図１０において、図４等に示された構成と同様の構成については同一の参照符号を付して説明を省略する。

図１０では、説明の便宜上、ｎ^＋型外側カソード領域８２だけを示し、素子形成領域６内の構造等の図示を省略している。図１０では、クロスハッチングによってｎ^＋型外側カソード領域８２が示されている。
図１０を参照して、本変形例では、複数のｎ^＋型外側カソード領域８２が形成されている。複数のｎ^＋型外側カソード領域８２は、第１ｎ^＋型外側カソード領域８２Ａ、第２ｎ^＋型外側カソード領域８２Ｂおよび第３ｎ^＋型外側カソード領域８２Ｃを含む。第１～第３ｎ^＋型外側カソード領域８２Ａ，８２Ｂ，８２Ｃは、外側領域７から耐圧保持領域８側に向かって順に間隔を空けて形成されている。

第１～第３ｎ^＋型外側カソード領域８２Ａ，８２Ｂ，８２Ｃは、外側領域７に形成されていてもよい。第１～第３ｎ^＋型外側カソード領域８２Ａ，８２Ｂ，８２Ｃのうちの少なくとも一つは、耐圧保持領域８に形成されていてもよい。たとえば、第３ｎ^＋型外側カソード領域８２Ｃが、耐圧保持領域８に形成されていてもよい。
第１ｎ^＋型外側カソード領域８２Ａは、素子形成領域６の周囲に沿って連続的に延びるように引き回されたライン状パターン部９３を含む。第１ｎ^＋型外側カソード領域８２Ａは、素子形成領域６を取り囲む無端状（本変形例では平面視四角環状）に形成されている。

第２ｎ^＋型外側カソード領域８２Ｂは、第１ｎ^＋型外側カソード領域８２Ａの周囲に沿って連続的に延びるように引き回されたライン状パターン部９３を含む。第２ｎ^＋型外側カソード領域８２Ｂは、第１ｎ^＋型外側カソード領域８２Ａを取り囲む無端状（本変形例では平面視四角環状）に形成されている。
第３ｎ^＋型外側カソード領域８２Ｃは、第２ｎ^＋型外側カソード領域８２Ｂの周囲に沿って連続的に延びるように引き回されたライン状パターン部９３を含む。第３ｎ^＋型外側カソード領域８２Ｃは、第２ｎ^＋型外側カソード領域８２Ｂを取り囲む無端状（本変形例では平面視四角環状）に形成されている。

このような構造の半導体装置１であっても、前述の実施形態に係る作用効果とほぼ同様の作用効果を奏することができる。
ｎ^＋型外側カソード領域８２の個数は、３個に限定されるものではない。したがって、たとえば素子形成領域６を取り囲むように２個のｎ^＋型外側カソード領域８２が形成されていてもよい。また、素子形成領域６を取り囲むように４個以上のｎ^＋型外側カソード領域８２が形成されていてもよい。
＜ｎ^＋型外側カソード領域８２の第４変形例＞
図１１は、ｎ^＋型外側カソード領域８２の第４変形例を示す平面図である。図１１は、図４に対応する平面図である。図１１において、図４等に示された構成と同様の構成については同一の参照符号を付して説明を省略する。

図１１では、説明の便宜上、ｎ^＋型外側カソード領域８２だけを示し、素子形成領域６内の構造等の図示を省略している。図１１では、クロスハッチングによってｎ^＋型外側カソード領域８２が示されている。
前述の実施形態では、ｎ^＋型外側カソード領域８２が、連続的に延びる複数のライン状パターン部９３を含む例について説明した。

これに対して、図１１を参照して、本変形例に係るｎ^＋型外側カソード領域８２は、複数のドット状パターン部９４を含む。複数のドット状パターン部９４は、素子形成領域６の周囲に沿って間隔を空けて間欠的に形成されている。
本変形例では、ｎ^＋型外側カソード領域８２が、平面視円形状のドット状パターン部９４を含む例を示している。ｎ^＋型外側カソード領域８２は、平面視円形状のドット状パターン部９４に代えてまたはこれに加えて、平面視三角形状、平面視四角形状や平面視六角形状等の平面視多角形状のドット状パターン部９４や、平面視楕円形状のドット状パターン部９４等を含んでいてもよい。

このような構造の半導体装置１であっても、前述の実施形態に係る作用効果とほぼ同様の作用効果を奏することができる。
前述の実施形態、ならびに、前述の第１変形例～第４変形例に係るｎ^＋型外側カソード領域８２は、それらの間で任意に組み合わされてもよい。
たとえば、第４変形例に係るドット状パターン部９４を含むｎ^＋型外側カソード領域８２を、第１変形例～第３変形例に係るライン状パターン部９３を含むｎ^＋型外側カソード領域８２に組み合わせてもよい。

この場合、ｎ^＋型外側カソード領域８２は、素子形成領域６の周囲に沿って連続的に延びるように引き回されたライン状パターン部９３と、素子形成領域６の周囲に沿って間隔を空けて間欠的に形成されたドット状パターン部９４とを含む構造となる。
＜ｎ^＋型内側カソード領域８１の第１変形例＞
図１２は、ｎ^＋型内側カソード領域８１の第１変形例を示す平面図である。図１２は、図４に対応する平面図である。図１２では、前述の第３変形例に係るｎ^＋型外側カソード領域８２（図１０参照）が適用された例を示している。

図１２において、図４等に示された構成と同様の構成については同一の参照符号を付して説明を省略する。図１２では、クロスハッチングによってｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２が示されている。
前述の実施形態では、ｎ^＋型内側カソード領域８１において、第１ライン群８８が第１ライン引き出し部９１を含み、第２ライン群８９が第２ライン引き出し部９２を含む構造を有している例について説明した。

これに対して、本変形例に係るｎ^＋型内側カソード領域８１では、第１ライン群８８が第１ライン引き出し部９１を含まず、第２ライン群８９が第２ライン引き出し部９２を含まない構造を有している。
本変形例に係るｎ^＋型内側カソード領域８１は、素子形成領域６の＋Ｘ方向側に偏在するように形成されている。ｎ^＋型内側カソード領域８１は、素子形成領域６に対して不均等（非点対称）なパターンで形成されている。

ｎ^＋型内側カソード領域８１は、第１ライン群８８が第１ライン引き出し部９１を含む一方、第２ライン群８９が第２ライン引き出し部９２を含まない構造を有していてもよい。ｎ^＋型内側カソード領域８１は、第１ライン群８８が第１ライン引き出し部９１を含まない一方、第２ライン群８９が第２ライン引き出し部９２を含む構造を有していてもよい。

このような構造の半導体装置１であっても、前述の実施形態に係る作用効果とほぼ同様の作用効果を奏することができる。
＜ｎ^＋型内側カソード領域８１の第２変形例＞
図１３は、ｎ^＋型内側カソード領域８１の第２変形例を示す平面図である。図１３は、図４に対応する平面図である。

図１３では、前述の第３変形例に係るｎ^＋型外側カソード領域８２（図１０参照）に、前述の第２変形例に係るｎ^＋型外側カソード領域８２（図９参照）および第４変形例に係るｎ^＋型外側カソード領域８２（図１１参照）が組み合わされた構造のｎ^＋型外側カソード領域８２が適用された例を示している。
図１３において、図４等に示された構成と同様の構成については同一の参照符号を付して説明を省略する。図１３では、クロスハッチングによってｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２が示されている。

前述の実施形態では、ｎ^＋型内側カソード領域８１が、第２ライン８７Ａおよび第２ライン８７Ｂを含む第２ライン８７を含み、連続的に連なる平面視葛折状のライン状パターン部８５で形成された例について説明した。
これに対して、本変形例に係るｎ^＋型内側カソード領域８１は、連続的に連なる平面視櫛歯状のライン状パターン部８５で形成された構造を有している。より具体的には、本変形例に係るｎ^＋型内側カソード領域８１は、第２ライン８７が、Ｙ方向に互いに隣り合う第１ライン８６の＋Ｘ方向端部同士を接続する第２ライン８７Ａだけを含む構造を有している。

これにより、ｎ^＋型内側カソード領域８１が平面視櫛歯状のライン状パターン部８５で形成されている。ｎ^＋型内側カソード領域８１は、素子形成領域６に対して不均等（非点対称）に形成されている。
このような構造の半導体装置１であっても、前述の実施形態に係る作用効果とほぼ同様の作用効果を奏することができる。
＜ｎ^＋型内側カソード領域８１の第３変形例＞
図１４は、ｎ^＋型内側カソード領域８１の第２変形例を示す平面図である。図１４は、図４に対応する平面図である。図１４では、前述の第４変形例に係るｎ^＋型外側カソード領域８２（図１１参照）が適用された例を示している。

図１４において、図４等に示された構成と同様の構成については同一の参照符号を付して説明を省略する。図１４では、クロスハッチングによってｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２が示されている。
前述の実施形態では、ｎ^＋型内側カソード領域８１が、連続的に延びるように引き回されたライン状パターン部８５を含む例について説明した。

これに対して、本変形例に係るｎ^＋型内側カソード領域８１は、複数のドット状パターン部９５を含む。複数のドット状パターン部９５は、素子形成領域６の空き領域８３を除くカソード形成領域８４において、Ｘ方向およびＹ方向に間隔を空けて行列状に配列されている。
ｎ^＋型内側カソード領域８１は、行列状配列の複数のドット状パターン部９５に代えてまたはこれに加えて、千鳥状配列の複数のドット状パターン部９５を含んでいてもよい。ｎ^＋型内側カソード領域８１は、素子形成領域６に対して不均等（非点対称）なパターンで形成されている。

本変形例では、ｎ^＋型内側カソード領域８１が、平面視円形状のドット状パターン部９５を含む例を示している。ｎ^＋型内側カソード領域８１は、平面視円形状のドット状パターン部９５に代えてまたはこれに加えて、平面視三角形状、平面視四角形状や平面視六角形状等の平面視多角形状のドット状パターン部９５や、平面視楕円形状のドット状パターン部９５等を含んでいてもよい。

このような構造の半導体装置１では、ｎ^＋型内側カソード領域８１の平面視面積ＳＣとピーク順方向サージ電流ＩＦＳＭとの間に成立するリニアな関係（図７の近似直線Ｌ参照）から切り離してピーク順方向サージ電流ＩＦＳＭを設定し難いと考えられる。
しかし、ｎ^＋型外側カソード領域８２が形成されているから、ｎ^＋型外側カソード領域８２による順方向電圧ＶＦの悪化の抑制効果を得ることができる。

したがって、本変形例では、ライン状パターン部８５および／またはドット状パターン部９５を含むｎ^＋型内側カソード領域８１と、ライン状パターン部９３および／またはドット状パターン部９４を含むｎ^＋型外側カソード領域８２との組み合わせが許容されている。
これにより、設計の自由度に不要な制限を設けることなく、順方向電圧ＶＦおよびピーク順方向サージ電流ＩＦＳＭを設定できるという利点を得ることができる。
＜ｎ^＋型内側カソード領域８１の第４変形例＞
図１５は、ｎ^＋型内側カソード領域８１の第４変形例を示す平面図である。図１５は、図４に対応する平面図である。図１５では、前述の第２変形例に係るｎ^＋型外側カソード領域８２（図９参照）が適用された例を示している。

図１５において、図４等に示された構成と同様の構成については同一の参照符号を付して説明を省略する。図１５では、クロスハッチングによってｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２が示されている。
図１５を参照して、本変形例では、平面視において素子形成領域６の中央領域にゲートパッド１６が形成されている。ゲートパッド１６は、接続部９６を介して外側領域７に形成されたゲートフィンガー１７に接続されている。接続部９６は、ゲートパッド１６から外側領域７に向けて引き出されている。

エミッタパッド２２は、ゲートパッド１６の周縁、ゲートフィンガー１７の周縁および接続部９６の周縁によって区画された平面視凹状の領域内に形成されている。エミッタパッド２２は、本実施形態では、ゲートパッド１６の内縁およびゲートフィンガー１７の内縁に沿う平面視凹状に形成されている。
本変形例では、半導体層２の第２主面４において、素子形成領域６の中央領域に形成されたゲートパッド１６の直下の領域に、前述の空き領域８３が設定されている。前述のカソード形成領域８４は、空き領域８３の周縁および素子形成領域６の周縁の間の領域に設定されている。

本変形例に係るｎ^＋型内側カソード領域８１は、空き領域８３を取り囲むように連続的に延びる平面視四角形の螺旋状のライン状パターン部８５を含む。本変形例に係るライン状パターン部８５は、前述の実施形態と同様、複数の第１ライン８６および複数の第２ライン８７を含む。
ｎ^＋型内側カソード領域８１は、素子形成領域６の中央領域を除く領域に形成されている。このような構造であっても、ｎ^＋型内側カソード領域８１は、素子形成領域６に対して不均等（非点対称）なパターンとなる。

このような構造の半導体装置１であっても、前述の実施形態に係る作用効果とほぼ同様の作用効果を奏することができる。
本変形例では、ｎ^＋型内側カソード領域８１が、平面視四角形の螺旋状のライン状パターン部８５を含む例について説明した。しかし、ｎ^＋型内側カソード領域８１は、平面視円形の螺旋状のライン状パターン部８５を含んでいてもよい。また、ｎ^＋型内側カソード領域８１は、平面視三角形や平面視六角形等の平面視四角形以外の平面視多角形の螺旋状のライン状パターン部８５を含んでいてもよい。

前述の実施形態、ならびに、前述の第１変形例～第４変形例に係るｎ^＋型内側カソード領域８１は、それらの間で任意に組み合わされてもよい。
たとえば、前述の第４変形例に係るドット状パターン部９５を含むｎ^＋型内側カソード領域８１（図１５参照）が、前述の実施形態に係る平面視葛折状のライン状パターン部８５を含むｎ^＋型内側カソード領域８１の一部の領域に組み合わされてもよい。この場合、ｎ^＋型内側カソード領域８１は、平面視葛折状のライン状パターン部８５と、ドット状パターン部９５とを含む構造となる。

また、前述の第２変形例に係る平面視櫛歯状のｎ^＋型内側カソード領域８１（図１３参照）が、前述の実施形態に係る平面視葛折状のｎ^＋型内側カソード領域８１の一部の領域に組み合わされてもよい。この場合、前述の実施形態に係るｎ^＋型内側カソード領域８１は、平面視葛折状のライン状パターン部８５と、平面視櫛歯状のライン状パターン部８５とを含む構造となる。

むろん、平面視葛折状のライン状パターン部８５と、平面視櫛歯状のライン状パターン部８５と、ドット状パターン部９５とを含む構造のｎ^＋型内側カソード領域８１が採用されてもよい。
＜ｎ^＋型カソード領域８０の変形例＞
図１６は、ｎ^＋型カソード領域８０の変形例を示す平面図である。図１６は、図４に対応する平面図である。

図１６において、図４等に示された構成と同様の構成については同一の参照符号を付して説明を省略する。図１６では、クロスハッチングによってｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２が示されている。
前述の実施形態では、ｎ^＋型内側カソード領域８１の全体が素子形成領域６内に形成されている。また、前述の実施形態では、ｎ^＋型内側カソード領域８１から間隔を空けて、ｎ^＋型外側カソード領域８２の全体が外側領域７内に形成されている。

これに対して、本変形例では、ｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２が一体的に形成されている。ここでは、平面視葛折状のｎ^＋型内側カソード領域８１および平面視四角環状のｎ^＋型外側カソード領域８２が一体的に形成された例が示されている。
ｎ^＋型内側カソード領域８１においてｎ^＋型外側カソード領域８２の一部として引き出された部分は、外側領域７において、外側還流ダイオードＤｏの一部を形成している。

ｎ^＋型外側カソード領域８２においてｎ^＋型内側カソード領域８１の一部として引き出された部分は、素子形成領域６において、内側還流ダイオードＤｉの一部を形成している。
このような構造の半導体装置１であっても、前述の実施形態に係る作用効果とほぼ同様の作用効果を奏することができる。

前述の第１～第４変形例に係るｎ^＋型外側カソード領域８２（図８～図１１参照）と、前述の第１～第４変形例に係るｎ^＋型内側カソード領域８１（図１２～図１５参照）との任意の組み合わせ構造において、ｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２が一体的に形成されてもよい。
たとえば、ｎ^＋型内側カソード領域８１は、ｎ^＋型外側カソード領域８２から素子形成領域６の中央領域に向かって連続的に引き回された平面視螺旋状のライン状パターン部８５を含んでいてもよい。

また、ｎ^＋型内側カソード領域８１は、ｎ^＋型外側カソード領域８２から素子形成領域６の中央領域に向かって連続的に引き回された平面櫛歯形状のライン状パターン部８５を含んでいてもよい。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。

たとえば、前述の実施形態および各変形例において、半導体層２は、ＦＺ法により製造されたｎ^－型半導体基板３１に代えて、たとえばシリコン製のｐ^－型半導体基板と、当該ｐ^－型半導体基板の主面からシリコンをエピタキシャル成長させて形成したｎ^－型のエピタキシャル層とを含んでいてもよい。
この場合、ｐ^－型の半導体基板が、ｐ^＋型コレクタ領域３５に相当する構成となる。また、ｎ^－型のエピタキシャル層が、ｎ^－型ドリフト領域３４に相当する構成となる。この場合、ｎ^＋型内側カソード領域８１およびｎ^＋型外側カソード領域８２は、ｐ^－型の半導体基板（ｐ^＋型コレクタ領域３５）に対するｎ型不純物の注入によって形成される。

前述の実施形態および前述の各変形例において、ゲート電極１１は、側面５ａの中央領域以外の領域に沿って形成されていてもよい。また、ゲートフィンガー１７の一対の開放端１８，１９は、側面５ｂ以外の領域に沿って形成されていてもよい。
たとえば、ゲート電極１１は、側面５ａ，５ｂ，５ｃ，５ｄのうちの任意の２つ側面を接続する角部に沿って形成されていてもよい。この場合、ゲートフィンガー１７の一対の開放端１８，１９は、ゲート電極１１が配置された角部の対角に位置する角部に沿って形成されてもよい。

前述の実施形態および各変形例において、ｐ^＋型終端領域５１が存在しない構造が採用されてもよい。この場合、外側還流ダイオードＤｏは、ｐ^－型チャネル領域３３およびｎ^－型ドリフト領域３４の間に形成されたｐｎ接合部を含む。外側還流ダイオードＤｏは、ｎ^＋型外側カソード領域８２をカソードとして含み、ｐ型チャネル領域３３をアノードとして含む。

前述の実施形態および各変形例において、エミッタ引き回し部２３およびエミッタ接続部２４が存在しない構造が採用されてもよい。この場合、外側還流ダイオードＤｏのアノード電極は、エミッタパッド２２によって形成される。外側還流ダイオードＤｏのカソード電極は、ｎ^＋型外側カソード領域８２に接続されたコレクタ電極３２によって形成される。

むろん、前述の実施形態および各変形例において、ｐ^＋型終端領域５１、エミッタ引き回し部２３およびエミッタ接続部２４が存在しない構造が採用されてもよい。
前述の実施形態および各変形例では、平面視葛折状、平面視櫛歯形状、平面視ドット状のｎ^＋型内側カソード領域８１が形成された例について説明した。しかし、ｎ^＋型内側カソード領域８１は、平面視ストライプ状に形成されていてもよい。また、ｎ^＋型内側カソード領域８１は、平面視格子状に形成されていてもよい。

前述の実施形態および各変形例において、空き領域８３は、平面視でゲートパッド１６と重なる領域外の領域に設定されてもよい。
前述の実施形態および各変形例において、空き領域８３は、平面視でゲートパッド１６と重なっていなくてもよい。
前述の実施形態および各変形例において、ｎ^＋型内側カソード領域８１は、平面視でゲートパッド１６と重なる領域に形成されていてもよい。

前述の実施形態および各変形例において、空き領域８３が存在しない構造が採用されてもよい。
前述の実施形態および前述の各変形例において、ｎ^＋型内側カソード領域８１は、素子形成領域６において、均等（線対称かつ点対称）な平面視形状のライン状パターン部８５を含んでいてもよい。

前述の実施形態および前述の各変形例において、ｎ^＋型内側カソード領域８１は、素子形成領域６において、均等（線対称かつ点対称）な配列のドット状パターン部９５を含んでいてもよい。
前述の実施形態および各変形例において、ｎ^＋型外側カソード領域８２の少なくとも一部が、耐圧保持領域８に形成された構造が採用されてもよい。この構成において、ｎ^＋型外側カソード領域８２の少なくとも一部が、ｐ^＋型フィールドリミット領域５２と対向していてもよい。

前述の実施形態および各変形例において、ｎ^＋型外側カソード領域８２の全部が、耐圧保持領域８に形成された構造が採用されてもよい。この構成において、ｎ^＋型外側カソード領域８２の少なくとも一部または全部が、ｐ^＋型フィールドリミット領域５２と対向していてもよい。
前述の実施形態および各変形例において、ｎ^＋型外側カソード領域８２の少なくとも一部が、スクライブ領域９に形成された構造が採用されてもよい。この構成において、ｎ^＋型外側カソード領域８２の少なくとも一部が、ｎ^＋型チャネルストップ領域５３と対向していてもよい。

前述の実施形態および各変形例において、ｎ^＋型外側カソード領域８２の全部が、スクライブ領域９に形成された構造が採用されてもよい。この構成において、ｎ^＋型外側カソード領域８２の少なくとも一部または全部が、ｎ^＋型チャネルストップ領域５３と対向していてもよい。
前述の実施形態および前述の各変形例において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。

前述の実施形態および各変形例において、トレンチゲート型のＩＧＢＴに代えてまたはこれに加えて、プレーナゲート型のＩＧＢＴが素子形成領域６に形成されてもよい。その一例が、図１７に示されている。
図１７は、プレーナゲート型のＩＧＢＴが採用された構造を有する半導体装置１０１の模式的な断面図である。図１７において、前述の実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。

図１７を参照して、本変形例に係る半導体装置１０１は、前述の半導体層２を含む。半導体層２の第１主面３の表層部には、前述のｐ型チャネル領域３３が間隔を空けて形成されている。ｐ^－型チャネル領域３３の表層部には、当該ｐ型チャネル領域３３の周縁から内側に間隔を隔てて前述のｎ^＋型エミッタ領域４３および前述のｐ^＋型コンタクト領域４５が形成されている。

半導体層２の第２主面４の表層部には、前述のｎ型バッファ領域３６、前述のｐ^＋型コレクタ領域３５および前述のｎ^＋型カソード領域８０が形成されている。半導体層２において、ｐ型チャネル領域３３およびｎ型バッファ領域３６の間の領域が前述のｎ^－型ドリフト領域３４である。
素子形成領域６において、半導体層２の第１主面３上には、プレーナゲート構造１０２が形成されている。プレーナゲート構造１０２は、ゲート絶縁膜１０３およびゲート電極１０４を含む。

ゲート電極１０４は、ゲート絶縁膜１０３を挟んでｎ^＋型エミッタ領域４３、ｐ^－型チャネル領域３３およびｎ^－型ドリフト領域３４と対向している。プレーナゲート構造１０２は、前述の絶縁層６４によって被覆されている。本変形例では、素子形成領域６は、ｐ^＋型終端領域５１により取り囲まれた領域によって定義されている。
絶縁層６４には、ｐ^－型チャネル領域３３およびｎ^＋型エミッタ領域４３を露出させるコンタクト孔１０５が形成されている。前述のエミッタ電極１２は、絶縁層６４上からコンタクト孔１０５に入り込み、当該コンタクト孔１０５内で、ｐ型チャネル領域３３およびｎ^＋型エミッタ領域４３と電気的に接続されている。半導体層２の第２主面４側には、ｐ^＋型コレクタ領域３５およびｎ^＋型カソード領域８０と電気的に接続されるように前述のコレクタ電極３２が形成されている。

以上、本変形例に係る半導体装置１０１によっても前述の実施形態において述べた作用効果と同様の作用効果を奏することができる。
以下、この明細書および図面から抽出される特徴の例を示す。以下、順方向電圧の悪化を抑制できる半導体装置を提供する。
［Ａ１］第１主面およびその反対側の第２主面を有し、素子形成領域および前記素子形成領域外の外側の領域が設定された第１導電型の半導体層と、前記素子形成領域において前記半導体層の前記第１主面の表層部に形成された第２導電型のチャネル領域と、前記チャネル領域の表層部に形成された第１導電型のエミッタ領域と、前記素子形成領域において前記半導体層の前記第１主面に形成され、かつゲート絶縁膜を挟んで前記チャネル領域と対向するゲート電極と、前記素子形成領域において前記半導体層の前記第２主面の表層部に形成された第２導電型のコレクタ領域と、前記素子形成領域において前記半導体層の前記第２主面の表層部に形成された第１導電型の内側カソード領域と、前記外側の領域において前記半導体層の前記第２主面の表層部に形成された第１導電型の外側カソード領域とを含む、半導体装置。

この半導体装置では、ゲート電極およびエミッタ領域の間に所定の電圧が印加された状態で、エミッタ領域およびコレクタ領域の間に所定の順方向電圧が印加されたとしても、エミッタ領域およびコレクタ領域の間に順方向電流が流れ難くなるのを抑制できる。よって、順方向電圧の悪化を抑制することができ、かつ、当該順方向電圧の悪化に起因するスナップバック現象を抑制できる。

［Ａ２］前記半導体層の前記第１主面に形成され、かつ、前記エミッタ領域に接続されたエミッタ電極と、前記半導体層の前記第２主面に形成され、かつ、前記コレクタ領域、前記内側カソード領域および前記外側カソード領域に接続されたコレクタ電極とをさらに含む、Ａ１に記載の半導体装置。
［Ａ３］前記半導体層には、前記エミッタ電極をアノード電極とし、かつ、前記内側カソード領域に接続された前記コレクタ電極をカソード電極とする内側ダイオードが形成されており、前記半導体層には、前記エミッタ電極をアノード電極とし、かつ、前記外側の領域において前記外側カソード領域に接続された前記コレクタ電極をカソード電極とする外側ダイオードが形成されている、Ａ２に記載の半導体装置。

［Ａ４］前記外側の領域において前記チャネル領域に沿うように前記半導体層の前記第１主面の表層部に形成された第２導電型の終端領域をさらに含む、Ａ１に記載の半導体装置。
［Ａ５］前記半導体層には、前記チャネル領域をアノードとし、かつ、前記内側カソード領域をカソードとする内側ダイオードが形成されており、前記半導体層には、前記終端領域をアノードとし、かつ、前記外側カソード領域をカソードとする外側ダイオードが形成されている、Ａ４に記載の半導体装置。

［Ａ６］前記外側カソード領域は、前記半導体層の一部の領域を挟んで前記終端領域と対向している、Ａ４またはＡ５に記載の半導体装置。
［Ａ７］前記終端領域の底部は、前記チャネル領域の底部よりも前記半導体層の前記第２主面に近い位置に形成されている、Ａ４～Ａ６のいずれか一つに記載の半導体装置。
［Ａ８］前記終端領域は、前記チャネル領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有している、Ａ４～Ａ７のいずれか一つに記載の半導体装置。

［Ａ９］前記外側の領域は、前記半導体層の前記第１主面の法線方向から見た平面視において、前記素子形成領域を取り囲むように形成されており、前記終端領域は、前記半導体層の前記第１主面の法線方向から見た平面視において、前記チャネル領域を取り囲むように形成されている、Ａ４～Ａ８のいずれか一つに記載の半導体装置。
［Ａ１０］前記コレクタ領域は、前記素子形成領域に加えて、前記外側の領域において前記半導体層の前記第２主面の表層部にも形成されており、前記外側カソード領域は、前記コレクタ領域を貫通して形成され、前記半導体層と電気的に接続されている、Ａ１～Ａ９のいずれか一つに記載の半導体装置。

［Ａ１１］前記外側カソード領域は、前記素子形成領域の周囲に沿って連続的に延びるように形成されたパターンを含む、Ａ１～Ａ１０のいずれか一つに記載の半導体装置。
［Ａ１２］前記外側カソード領域は、前記素子形成領域の周囲に沿って間隔を空けて形成されたパターンを含む、Ａ１～Ａ１１のいずれか一つに記載の半導体装置。
［Ａ１３］前記外側カソード領域は、前記素子形成領域の周囲に沿って連続的に延びるように形成された第１パターンと、前記素子形成領域の周囲に沿って間隔を空けて形成された第２パターンとを含む、Ａ１～Ａ１２のいずれか一つに記載の半導体装置。

［Ａ１４］前記内側カソード領域は、前記コレクタ領域を貫通して形成され、前記半導体層と電気的に接続されている、Ａ１～Ａ１３のいずれか一つに記載の半導体装置。
［Ａ１５］前記内側カソード領域は、前記素子形成領域において連続的に延びるように形成されたパターンを含む、Ａ１～Ａ１４のいずれか一つに記載の半導体装置。
［Ａ１６］前記内側カソード領域は、前記素子形成領域において間隔を空けて形成されたパターンを含む、Ａ１～Ａ１５のいずれか一つに記載の半導体装置。

［Ａ１７］前記内側カソード領域は、前記外側カソード領域の深さと等しい深さを有している、Ａ１～Ａ１６のいずれか一つに記載の半導体装置。
［Ａ１８］前記内側カソード領域は、前記外側カソード領域の第１導電型不純物濃度と等しい第１導電型不純物濃度を有している、Ａ１～Ａ１７のいずれか一つに記載の半導体装置。

［Ａ１９］前記エミッタ領域および前記ゲート電極の間に１５Ｖの電圧を印加した状態で、前記エミッタ領域および前記コレクタ領域の間に１．６Ｖの順方向電圧を印加した時、前記エミッタ領域および前記コレクタ領域の間を流れる順方向電流が２Ａ以上である、Ａ１～Ａ１８のいずれか一つに記載の半導体装置。
［Ａ２０］前記エミッタ領域および前記ゲート電極の間に１５Ｖの電圧を印加した状態で、前記エミッタ領域および前記コレクタ領域の間に２Ｖの順方向電圧を印加した時、前記エミッタ領域および前記コレクタ領域の間を流れる順方向電流が８Ａ以上である、Ａ１～Ａ１９のいずれか一つに記載の半導体装置。

［Ａ２１］前記エミッタ領域および前記ゲート電極の間に１５Ｖの電圧を印加した状態で、前記エミッタ領域および前記コレクタ領域の間に３Ｖの順方向電圧を印加した時、前記エミッタ領域および前記コレクタ領域の間を流れる順方向電流が２０Ａ以上である、Ａ１～Ａ２０のいずれか一つに記載の半導体装置。
［Ａ２２］第１主面およびその反対側の第２主面を有する第１導電型の半導体層と、前記半導体層の前記第１主面の表層部に形成された第２導電型のチャネル領域と、前記チャネル領域の表層部に形成された第１導電型のエミッタ領域と、前記半導体層の前記第１主面に形成され、かつゲート絶縁膜を挟んで前記チャネル領域と対向するゲート電極と、前記半導体層の前記第２主面の表層部において前記チャネル領域と対向する対向領域に形成された第２導電型のコレクタ領域と、前記半導体層の前記第２主面の表層部において前記対向領域に形成された第１導電型の内側カソード領域と、前記半導体層の前記第２主面の表層部において前記対向領域外の領域である非対向領域に形成された第１導電型の外側カソード領域とを含む、半導体装置。

この半導体装置では、ゲート電極およびエミッタ領域の間に所定の電圧が印加された状態で、エミッタ領域およびコレクタ領域の間に所定の順方向電圧が印加されたとしても、エミッタ領域およびコレクタ領域の間に順方向電流が流れ難くなるのを抑制できる。よって、順方向電圧の悪化を抑制することができ、かつ、当該順方向電圧の悪化に起因するスナップバック現象を抑制できる。

［Ａ２３］前記チャネル領域に沿うように前記半導体層の前記第１主面の表層部に形成された第２導電型の終端領域をさらに含み、前記外側カソード領域は、前記半導体層の一部の領域を挟んで前記終端領域と対向するように形成されている、Ａ２２に記載の半導体装置。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
２ 半導体層
３ 半導体層の第１主面
４ 半導体層の第２主面
６ 素子形成領域
７ 外側領域
１１ ゲート電極
１２ エミッタ電極
３２ コレクタ電極
３３ ｐ型チャネル領域
３５ ｐ^＋型コレクタ領域
３９ ゲート絶縁膜
４０ 埋め込みゲート電極
４３ ｎ^＋型エミッタ領域
４４ 第１コンタクト凹部
５１ ｐ^＋型終端領域
８１ ｎ^＋型内側カソード領域
８２ ｎ^＋型外側カソード領域
１０１ 半導体装置
１０３ ゲート絶縁膜
１０４ ゲート電極
Ｄ 還流ダイオード
Ｄｉ 内側還流ダイオード
Ｄｏ 外側還流ダイオード

Claims (21)

1. 一方側の第１主面および他方側の第２主面を含み、素子形成領域、および、前記素子形成領域外の外側領域を有する第１導電型の半導体層と、
   前記素子形成領域において前記第１主面の表層部に形成された第２導電型のチャネル領域と、
   前記チャネル領域の表層部に形成された第１導電型のエミッタ領域と、
   前記素子形成領域においてゲート絶縁膜を挟んで前記チャネル領域に対向するように前記第１主面に埋設された埋め込みゲート電極と、
   前記半導体層内において前記素子形成領域および前記外側領域に形成された第１導電型のドリフト領域と、
   前記素子形成領域および前記外側領域において前記第２主面の表層部に形成された第２導電型のコレクタ領域と、
   前記素子形成領域および前記外側領域の前記第２主面の表層部において前記ドリフト領域および前記コレクタ領域の間の領域に前記第２主面に沿って延びる層状に介在された第１導電型のバッファ領域と、
   前記素子形成領域の前記第２主面の表層部において前記バッファ領域に電気的に接続されるように前記コレクタ領域を貫通して形成され、前記バッファ領域の厚さ範囲途中部に位置する部分を有する第１導電型の内側カソード領域と、
   前記外側領域の前記第２主面の表層部において前記バッファ領域に電気的に接続されるように前記コレクタ領域を貫通して形成され、前記バッファ領域の厚さ範囲途中部に位置する部分を有する第１導電型の外側カソード領域と、
   前記第１主面の上で前記素子形成領域の一部および前記外側領域の一部を被覆するように前記外側領域から前記素子形成領域に延び、前記埋め込みゲート電極に電気的に接続されたゲートパッドと、を含み、
   前記埋め込みゲート電極、前記エミッタ領域、前記チャネル領域および前記ドリフト領域を含むＩＧＢＴ(Insulated Gate Bipolar Transistor)のチャネル構造が前記素子形成領域に形成され、
   前記チャネル領域および前記内側カソード領域を含む内側ダイオードが前記素子形成領域に形成され、
   前記内側カソード領域は、平面視において円形状にそれぞれ形成され、互いに間隔を空けて行列状に配列された複数のドット状パターン部を含み、
   前記内側カソード領域は、前記素子形成領域においてライン状に延びる部分を含む、半導体装置。
2. 前記バッファ領域は、前記コレクタ領域の厚さよりも大きい厚さを有している、請求項１に記載の半導体装置。
3. 前記内側カソード領域は、前記バッファ領域の厚さ範囲中間部に対して前記第２主面側に位置する端部を有し、
   前記外側カソード領域は、前記バッファ領域の厚さ範囲中間部に対して前記第２主面側に位置する端部を有している、請求項１または２に記載の半導体装置。
4. 一方側の第１主面および他方側の第２主面を含み、素子形成領域、および、前記素子形成領域外の外側領域を有する第１導電型の半導体層と、
   前記素子形成領域において前記第１主面の表層部に形成された第２導電型のチャネル領域と、
   前記チャネル領域の表層部に形成された第１導電型のエミッタ領域と、
   前記素子形成領域においてゲート絶縁膜を挟んで前記チャネル領域に対向するように前記第１主面に埋設された埋め込みゲート電極と、
   前記半導体層内において前記素子形成領域および前記外側領域に形成された第１導電型のドリフト領域と、
   前記素子形成領域において前記第２主面の表層部に形成された第２導電型のコレクタ領域と、
   前記素子形成領域において前記第２主面の表層部に形成された第１導電型の内側カソード領域と、
   前記外側領域において前記第２主面の表層部に形成された第１導電型の外側カソード領域と、
   前記第１主面の上で前記素子形成領域の一部および前記外側領域の一部を被覆するように前記外側領域から前記素子形成領域に延び、前記埋め込みゲート電極に電気的に接続されたゲートパッドと、を含み、
   前記埋め込みゲート電極、前記エミッタ領域、前記チャネル領域および前記ドリフト領
   域を含むＩＧＢＴ(Insulated Gate Bipolar Transistor)のチャネル構造が前記素子形成
   領域に形成され、
   前記チャネル領域および前記内側カソード領域を含む内側ダイオードが前記素子形成領域に形成され、
   前記内側カソード領域は、平面視において円形状にそれぞれ形成され、互いに間隔を空けて行列状に配列された複数のドット状パターン部を含み、
   前記エミッタ領域を含まない点を除いて前記チャネル構造と同様の構造を有するダミーチャネル構造が前記第１主面において前記素子形成領域および前記外側領域の間に形成され、
   前記外側カソード領域は、前記ダミーチャネル構造の直下の領域には形成されていない、半導体装置。
5. 前記第１主面の上で前記エミッタ領域に電気的に接続されたエミッタ電極と、
   前記第２主面の上で前記コレクタ領域、前記内側カソード領域および前記外側カソード領域に電気的に接続されたコレクタ電極と、をさらに含む、請求項１～４のいずれか一項に記載の半導体装置。
6. 前記外側領域において前記チャネル領域に沿って前記第１主面の表層部に形成された第２導電型の終端領域をさらに含む、請求項１～５のいずれか一項に記載の半導体装置。
7. 前記終端領域および前記外側カソード領域を含む外側ダイオードが形成されている、請求項６に記載の半導体装置。
8. 前記外側カソード領域は、前記半導体層の一部を挟んで前記終端領域に対向している、請求項６または７に記載の半導体装置。
9. 前記終端領域の底部は、前記チャネル領域の底部に対して前記第２主面側に位置している、請求項６～８のいずれか一項に記載の半導体装置。
10. 前記終端領域は、前記チャネル領域よりも高い第２導電型不純物濃度を有している、請求項６～９のいずれか一項に記載の半導体装置。
11. 前記外側領域は、平面視において前記素子形成領域を取り囲み、
    前記終端領域は、平面視において前記チャネル領域を取り囲んでいる、請求項６～１０のいずれか一項に記載の半導体装置。
12. 前記コレクタ領域は、前記素子形成領域および前記外側領域において前記第２主面の表層部に形成されており、
    前記外側カソード領域は、前記コレクタ領域を貫通している、請求項１～１１のいずれか一項に記載の半導体装置。
13. 前記外側カソード領域は、前記素子形成領域に沿ってライン状に延びる部分を含む、請求項１～１２のいずれか一項に記載の半導体装置。
14. 前記外側カソード領域は、前記素子形成領域に沿って間隔を空けて配列された複数の部分を含む、請求項１～１３のいずれか一項に記載の半導体装置。
15. 前記外側カソード領域は、前記素子形成領域に沿ってライン状に延びる部分、および、前記素子形成領域に沿って互いに間隔を空けて配列された複数の部分を含む、請求項１～１４のいずれか一項に記載の半導体装置。
16. 前記内側カソード領域は、前記コレクタ領域を貫通している、請求項１～１５のいずれか一項に記載の半導体装置。
17. 前記内側カソード領域は、前記素子形成領域において互いに間隔を空けて配列された複数の部分を含む、請求項１～１６のいずれか一項に記載の半導体装置。
18. 前記外側カソード領域は、前記内側カソード領域と等しい深さを有している、請求項１～１７のいずれか一項に記載の半導体装置。
19. 前記外側カソード領域は、前記内側カソード領域と等しい第１導電型不純物濃度を有している、請求項１～１８のいずれか一項に記載の半導体装置。
20. 前記エミッタ領域および前記埋め込みゲート電極の間に１５Ｖの電圧を印加した状態で、前記エミッタ領域および前記コレクタ領域の間に１．６Ｖの順方向電圧を印加した時、前記エミッタ領域および前記コレクタ領域の間を流れる順方向電流が２Ａ以上である、請求項１～１９のいずれか一項に記載の半導体装置。
21. 前記順方向電圧が２Ｖの時、前記順方向電流は８Ａ以上である、請求項２０に記載の半導体装置。

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