JPH0793436B2 - 縦型ｍｏｓｆｅｔ - Google Patents
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- JPH0793436B2 JPH0793436B2 JP1295931A JP29593189A JPH0793436B2 JP H0793436 B2 JPH0793436 B2 JP H0793436B2 JP 1295931 A JP1295931 A JP 1295931A JP 29593189 A JP29593189 A JP 29593189A JP H0793436 B2 JPH0793436 B2 JP H0793436B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はアバランシェ降伏による破壊耐量を増大した縦
型MOSFETに関する。
型MOSFETに関する。
（ロ）従来の技術 縦型MOSFETは、第３図に示すように、底部に高濃度N+型
層（１）を有するN-型シリコン基板（２）をドレインと
して、その表面上に所定の間隔でゲート電極（ポリSiゲ
ート）（３）が配置され、このゲート電極（３）の下に
チャンネル部を作るように基体（２）表面にＰ型拡散領
域（４）とN+型ソース領域（５）を形成したもので、ゲ
ートへの電圧印加によってゲート下のＰ型拡散領域
（４）（チャンネル部）を通るドレイン電流IDSを制御
するようにMOSFETを動作させるものである（例えば、特
開昭63−260176号公報）。（６）はAl電極、（７）はガ
ードリングである。
層（１）を有するN-型シリコン基板（２）をドレインと
して、その表面上に所定の間隔でゲート電極（ポリSiゲ
ート）（３）が配置され、このゲート電極（３）の下に
チャンネル部を作るように基体（２）表面にＰ型拡散領
域（４）とN+型ソース領域（５）を形成したもので、ゲ
ートへの電圧印加によってゲート下のＰ型拡散領域
（４）（チャンネル部）を通るドレイン電流IDSを制御
するようにMOSFETを動作させるものである（例えば、特
開昭63−260176号公報）。（６）はAl電極、（７）はガ
ードリングである。
斯る縦型MOSFETは、大電流高速スイッチングが可能なの
で、モータ制御、スイッチングレギュレータ、CRT偏向
用として多用されている。
で、モータ制御、スイッチングレギュレータ、CRT偏向
用として多用されている。
（ハ）発明が解決しようとする課題 しかしながら、第４図のようにリアクトル負荷（８）を
MOSトランジスタ（９）でスイッチングする場合、コイ
ル負荷（８）を遮断した瞬間に高い電流変化率di/dtで
大きなサージ電圧（10）が発生し、このようなサージ電
圧がMOSトランジスタ（９）のソース・ドレイン間に印
加されることによりMOSトランジスタ（９）は容易にア
バランシェ領域まで印加される。
MOSトランジスタ（９）でスイッチングする場合、コイ
ル負荷（８）を遮断した瞬間に高い電流変化率di/dtで
大きなサージ電圧（10）が発生し、このようなサージ電
圧がMOSトランジスタ（９）のソース・ドレイン間に印
加されることによりMOSトランジスタ（９）は容易にア
バランシェ領域まで印加される。
アバランシェ領域まで印加されたMOSトランジスタ
（９）は、第５図に示すように主にＰ型拡散領域（４）
とN-型基板（２）とが形成する接合ダイオード（11）が
なだれ降伏することにより電流を吸収しようとする。と
ころが、MOSトランジスタ（９）はN+ソース領域（５）
をエミッタ、Ｐ型拡散領域（４）をベース、N-型基体
（２）をコレクタとする寄生トランジスタ（12）が不可
避的に形成されてしまい、また、N+ソース領域（５）の
底部はピンチ構造となるため、ソース領域（５）とＰ型
拡散領域（４）とのPN接合はピンチ抵抗（13）により順
バイアスされる電位差に容易に達して寄生トランジスタ
（12）が導通してしまう。一旦寄生トランジスタ（12）
が導通すると、MOSトランジスタの阻止耐圧は寄生トラ
ンジスタ（12）のVCEOまで低下するので、アバランシェ
電流が制御がきかない状態で能動化したセルを流れ、結
果的に素子が破壊されてしまう現象がある。
（９）は、第５図に示すように主にＰ型拡散領域（４）
とN-型基板（２）とが形成する接合ダイオード（11）が
なだれ降伏することにより電流を吸収しようとする。と
ころが、MOSトランジスタ（９）はN+ソース領域（５）
をエミッタ、Ｐ型拡散領域（４）をベース、N-型基体
（２）をコレクタとする寄生トランジスタ（12）が不可
避的に形成されてしまい、また、N+ソース領域（５）の
底部はピンチ構造となるため、ソース領域（５）とＰ型
拡散領域（４）とのPN接合はピンチ抵抗（13）により順
バイアスされる電位差に容易に達して寄生トランジスタ
（12）が導通してしまう。一旦寄生トランジスタ（12）
が導通すると、MOSトランジスタの阻止耐圧は寄生トラ
ンジスタ（12）のVCEOまで低下するので、アバランシェ
電流が制御がきかない状態で能動化したセルを流れ、結
果的に素子が破壊されてしまう現象がある。
このように、従来の縦型MOSFETはアバランシェ降伏に対
して無防備であり、破壊に至り易い欠点があった。
して無防備であり、破壊に至り易い欠点があった。
（ニ）課題を解決するための手段 本発明は上記従来の欠点に鑑み成されたもので、MOSセ
ルのＰ型拡散領域（24）を囲むようにＰ型ウェル領域
（25）を設け、ウェル領域（25）をソース電極（32）に
接続すると共に、ウェル領域（25）の底部に高濃度埋込
層（33）を設けることにより、アバランシェ耐量を増大
した縦型MOSFETを提供するものである。
ルのＰ型拡散領域（24）を囲むようにＰ型ウェル領域
（25）を設け、ウェル領域（25）をソース電極（32）に
接続すると共に、ウェル領域（25）の底部に高濃度埋込
層（33）を設けることにより、アバランシェ耐量を増大
した縦型MOSFETを提供するものである。
（ホ）作用 本発明によれば、高濃度埋込層（33）を設けたことによ
り基板（21）周囲部分において空乏層（34）の伸びが抑
制され、その内部電界が部分的に高くなるので、MOSセ
ル内部のアバランシェ降伏電圧より周囲のアバランシェ
降伏電圧を小さくできる。すると、アバランシェ降伏は
先ず基板（21）周囲部分で発生し、その降伏電流は、ウ
ェル領域（25）を介してソース電極（32）に流れる。ウ
ェル領域（25）はＰ型拡散領域（24）と分離形成されて
いるので、前記降伏電流ｉがMOSセル内で寄生トランジ
スタを導通させることが無く、さらにウェル領域（25）
にはN+型ソース領域（29）が存在しないので、ウェル領
域（25）で寄生トランジスタ効果が生じることも無い。
従って、アバランシェ降伏電流ｉを積極的にウェル領域
（25）へ流すことによって、MOSセル部の破壊を防止で
きる。
り基板（21）周囲部分において空乏層（34）の伸びが抑
制され、その内部電界が部分的に高くなるので、MOSセ
ル内部のアバランシェ降伏電圧より周囲のアバランシェ
降伏電圧を小さくできる。すると、アバランシェ降伏は
先ず基板（21）周囲部分で発生し、その降伏電流は、ウ
ェル領域（25）を介してソース電極（32）に流れる。ウ
ェル領域（25）はＰ型拡散領域（24）と分離形成されて
いるので、前記降伏電流ｉがMOSセル内で寄生トランジ
スタを導通させることが無く、さらにウェル領域（25）
にはN+型ソース領域（29）が存在しないので、ウェル領
域（25）で寄生トランジスタ効果が生じることも無い。
従って、アバランシェ降伏電流ｉを積極的にウェル領域
（25）へ流すことによって、MOSセル部の破壊を防止で
きる。
（ヘ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に説
明する。第１図と第２図は夫々本発明の縦型MOSFETを示
す断面図と平面図である。
明する。第１図と第２図は夫々本発明の縦型MOSFETを示
す断面図と平面図である。
共通ドレインとなるシリコン半導体基体（21）は、裏面
電極形成用のN+型半導体層（22）と、N-型エピタキシャ
ル層（23）との２層構造から成る。エピタキシャル層
（23）の表面には、Ｐ型拡散領域（24）が形成され、そ
の周囲を取り囲むようにしてＰ型のウェル領域（25）が
形成されている。ウェル領域（25）の周囲には、これを
さらに取り囲むようにＰ型のガードリング（26）が幾重
にも形成される。（27）はN+型チャンネルストッパ、
（28）はフィールド電極である。
電極形成用のN+型半導体層（22）と、N-型エピタキシャ
ル層（23）との２層構造から成る。エピタキシャル層
（23）の表面には、Ｐ型拡散領域（24）が形成され、そ
の周囲を取り囲むようにしてＰ型のウェル領域（25）が
形成されている。ウェル領域（25）の周囲には、これを
さらに取り囲むようにＰ型のガードリング（26）が幾重
にも形成される。（27）はN+型チャンネルストッパ、
（28）はフィールド電極である。
Ｐ型拡散領域（24）の表面には、N+型ソース領域（29）
が形成され、ソース領域（29）とエピタキシャル層（2
3）表面で挟まれたＰ型拡散領域（24）の表面をチャン
ネル部とする。チャンネル部上には、シリコン酸化膜か
ら成るゲート絶縁膜（30）を介してポリシリコンのゲー
ト電極（31）が配置されている。尚、縦型MOSFETのパタ
ーンには、Ｐ型拡散領域（24）が点在しゲート電極（3
1）が格子状になるメッシュゲート型と、Ｐ型拡散領域
（24）が格子状になりゲート電極（31）が格子部分に点
在するマルチゲート型との２種類があり、第２図はマル
チゲート型のパターンを示している。
が形成され、ソース領域（29）とエピタキシャル層（2
3）表面で挟まれたＰ型拡散領域（24）の表面をチャン
ネル部とする。チャンネル部上には、シリコン酸化膜か
ら成るゲート絶縁膜（30）を介してポリシリコンのゲー
ト電極（31）が配置されている。尚、縦型MOSFETのパタ
ーンには、Ｐ型拡散領域（24）が点在しゲート電極（3
1）が格子状になるメッシュゲート型と、Ｐ型拡散領域
（24）が格子状になりゲート電極（31）が格子部分に点
在するマルチゲート型との２種類があり、第２図はマル
チゲート型のパターンを示している。
ウェル領域（25）の表面にはソース領域（29）も何も設
けない。これで、Ｐ型ウェル領域（25）はMOSセルとし
て動作できないフローティングの状態となる。マルチゲ
ート型の場合、個々に独立したゲート電極（31）は、櫛
歯状のアルミ電極によって共通接続され外部接続用の図
示せぬボンディングパッドに接続されている。Ｐ型拡散
領域（24）の表面には、Ｐ型拡散領域（24）とソース領
域（29）の両方にコンタクトするソース電極（32）が櫛
歯状に形成されて図示せぬソースボンディングパッドに
接続されている。
けない。これで、Ｐ型ウェル領域（25）はMOSセルとし
て動作できないフローティングの状態となる。マルチゲ
ート型の場合、個々に独立したゲート電極（31）は、櫛
歯状のアルミ電極によって共通接続され外部接続用の図
示せぬボンディングパッドに接続されている。Ｐ型拡散
領域（24）の表面には、Ｐ型拡散領域（24）とソース領
域（29）の両方にコンタクトするソース電極（32）が櫛
歯状に形成されて図示せぬソースボンディングパッドに
接続されている。
高濃度埋込層（33）は、基体（21）のN+型半導体層（2
2）とN-型エピタキシャル層（23）との境界部分に設け
られ、その境界から上下に一定厚みだけ拡散形成されて
いる。また、高濃度埋込層（33）は、MOSセル部分を除
き、少くともＰ型ウェル領域（25）の底部に位置するよ
うに選択的に設けられる。その埋込層（33）は、先ずN+
型半導体層（22）をウェハとし、この表面にアンチモン
（Sb）を選択的にデポジットし、ウェハ上に所望厚みの
エピタキシャル層（23）をエピタキシャル成長すること
で得られる。不純物濃度はエピタキシャル層（23）より
高いものとする。
2）とN-型エピタキシャル層（23）との境界部分に設け
られ、その境界から上下に一定厚みだけ拡散形成されて
いる。また、高濃度埋込層（33）は、MOSセル部分を除
き、少くともＰ型ウェル領域（25）の底部に位置するよ
うに選択的に設けられる。その埋込層（33）は、先ずN+
型半導体層（22）をウェハとし、この表面にアンチモン
（Sb）を選択的にデポジットし、ウェハ上に所望厚みの
エピタキシャル層（23）をエピタキシャル成長すること
で得られる。不純物濃度はエピタキシャル層（23）より
高いものとする。
高濃度埋込層（33）が上方向に拡散された結果、Ｐ型ウ
ェル領域（25）底部におけるエピタキシャル層（23）の
実質的な厚みt1は、MOSセル部のＰ型拡散領域（24）底
部におけるエピタキシャル層（23）の実施的な厚みt2よ
り小さくなる。従って、ウェル領域（25）の底部では空
乏層（34）の伸びが高濃度埋込層（33）に阻止されるこ
とになる。
ェル領域（25）底部におけるエピタキシャル層（23）の
実質的な厚みt1は、MOSセル部のＰ型拡散領域（24）底
部におけるエピタキシャル層（23）の実施的な厚みt2よ
り小さくなる。従って、ウェル領域（25）の底部では空
乏層（34）の伸びが高濃度埋込層（33）に阻止されるこ
とになる。
斯る構成の縦型MOSFETにおいて、ソース・ドレイン間に
リアクトル負荷の逆起電力によって逆方向電圧が印加さ
れた場合、高濃度埋込層（33）によって空乏層（34）の
伸びが抑制されるので、素子のアバランシェ降伏はMOS
セル部より先に埋込層（33）を設けた部分で発生し、そ
の降伏電流は、ウェル領域（25）にソース電極（32）が
コンタクトしているので、ウェル領域（25）を介してソ
ース電極（32）に流れる。ウェル領域（25）には寄生ト
ランジスタが存在しないので、この部分でラッチアップ
が生じるはずも無く、且つウェル領域（25）とＰ型拡散
領域（24）とは分離されているので、ウェル領域（25）
に流れたアバランシェ電流がMOS部分でラッチアップさ
せることも無い。従って、MOSセル部分において寄生ト
ランジスタを導通させることが無いので、素子を破壊か
ら保護できる。
リアクトル負荷の逆起電力によって逆方向電圧が印加さ
れた場合、高濃度埋込層（33）によって空乏層（34）の
伸びが抑制されるので、素子のアバランシェ降伏はMOS
セル部より先に埋込層（33）を設けた部分で発生し、そ
の降伏電流は、ウェル領域（25）にソース電極（32）が
コンタクトしているので、ウェル領域（25）を介してソ
ース電極（32）に流れる。ウェル領域（25）には寄生ト
ランジスタが存在しないので、この部分でラッチアップ
が生じるはずも無く、且つウェル領域（25）とＰ型拡散
領域（24）とは分離されているので、ウェル領域（25）
に流れたアバランシェ電流がMOS部分でラッチアップさ
せることも無い。従って、MOSセル部分において寄生ト
ランジスタを導通させることが無いので、素子を破壊か
ら保護できる。
（ト）発明の効果 以上の説明した通り、本発明によれば高濃度埋込層（3
3）を形成することによって、アバランシェ電流を積極
的にウェル領域（25）に流すので、MOSセルの寄生トラ
ンジスタを導通させることが無く、従って素子を破壊か
ら保護することができる利点を有する。
3）を形成することによって、アバランシェ電流を積極
的にウェル領域（25）に流すので、MOSセルの寄生トラ
ンジスタを導通させることが無く、従って素子を破壊か
ら保護することができる利点を有する。
第１図と第２図は夫々本発明を説明するための断面図と
平面図、第３図〜第５図は夫々従来例を説明するための
断面図、回路図、拡大断面図である。
平面図、第３図〜第５図は夫々従来例を説明するための
断面図、回路図、拡大断面図である。
Claims (2)
- 【請求項１】一導電型半導体基板の表面に形成したエピ
タキシャル層と、 前記エピタキシャル層の表面に形成した逆導電型の半導
体領域と、 前記半導体領域の表面に形成した一導電型のソース領域
と、 前記半導体領域のチャンネル部上に絶縁膜を介して配置
したゲート電極と、 前記半導体領域、ソース領域およびゲート電極からなる
単位セルを多数個並列接続したセル領域と、 前記セル領域を囲むように形成した逆導電型のウェル領
域と、 前記ウェル領域の更に外側を囲む逆導電型のガードリン
グ領域と、 前記ウェル領域下部の前記半導体基板と前記エピタキシ
ャル層との境界部分に形成した、前記エピタキシャル層
よりは高不純物濃度の一導電型埋込層と、 前記半導体領域とソース領域、および前記ウェル領域に
コンタクトするソース電極とを具備し、 前記半導体基板の表面から前記逆導電型半導体領域底部
までのエピタキシャル層の実質的な厚みより、前記埋込
層の表面から前記ウェル領域底部までのエピタキシャル
層の実質的な厚みを小さくしたことを特徴とする縦型MO
SFET。 - 【請求項２】前記逆導電型の拡散領域は前記エピタキシ
ャル層の表面に格子状に設けられその周囲を囲むように
前記ウェル領域が前記逆導電型拡散領域とは分離して設
けられていることを特徴とする請求項第１項に記載の縦
型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295931A JPH0793436B2 (ja) | 1989-11-14 | 1989-11-14 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295931A JPH0793436B2 (ja) | 1989-11-14 | 1989-11-14 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03155678A JPH03155678A (ja) | 1991-07-03 |
| JPH0793436B2 true JPH0793436B2 (ja) | 1995-10-09 |
Family
ID=17826973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1295931A Expired - Fee Related JPH0793436B2 (ja) | 1989-11-14 | 1989-11-14 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793436B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4765104B2 (ja) * | 1998-11-11 | 2011-09-07 | 富士電機株式会社 | 超接合半導体素子の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149058A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | Ｍｏｓ型トランジスタ |
| JP2515745B2 (ja) * | 1986-07-14 | 1996-07-10 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS63138779A (ja) * | 1986-11-29 | 1988-06-10 | Nec Kansai Ltd | 半導体素子 |
-
1989
- 1989-11-14 JP JP1295931A patent/JPH0793436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03155678A (ja) | 1991-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |