JP2692350B2 - Ｍｏｓ型半導体素子 - Google Patents
Ｍｏｓ型半導体素子Info
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 42
- 239000010410 layer Substances 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 5
- 239000002344 surface layer Substances 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007562 laser obscuration time method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 210000003537 structural cell Anatomy 0.000 description 1
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基体の一面側に複数のMOS構造が形
成され、そのチャネル電流により基体の両面に設けられ
た主電極間に流れる電流を制御するMOS型半導体素子に
関する。
成され、そのチャネル電流により基体の両面に設けられ
た主電極間に流れる電流を制御するMOS型半導体素子に
関する。
上述のようなMOS型半導体素子としては電力用縦型MOS
FETあるいは絶縁ゲート型バイポーラトランジスタ（IGB
T）がある。第７図は電力用縦型MOSFETの構造を示し、
ドレイン接触層となるn+3層２の上に高抵抗のn-ドレイ
ン領域１が積層されている。ドレイン領域１の表面部に
は複数のp-チャネル拡散領域３が形成され、その中央に
は低抵抗のp+ウエル拡散領域４が設けられている。各チ
ャネル拡散領域３の表面部には一対のn+ソース領域５が
間隔を明けて形成されている。チャネル拡散領域３のド
レイン領域１とソース領域５にはさまれた表面層31にｎ
チャネルを形成するために、ゲート酸化膜61を介して、
例えば多結晶シリコンからなるゲート電極７が備えられ
ている。ゲート電極７と、例えばPSGからなる絶縁膜62
を介して個々のセルのp+ウエル拡散領域４およびソース
領域５に接触するソース電極８が設けられ、またドレイ
ン接触層２にはドレイン電極９が接触している。IGBTで
は、さらにn+層２の代わりに、あるいはその下にｐ層が
形成された構造を有する。
FETあるいは絶縁ゲート型バイポーラトランジスタ（IGB
T）がある。第７図は電力用縦型MOSFETの構造を示し、
ドレイン接触層となるn+3層２の上に高抵抗のn-ドレイ
ン領域１が積層されている。ドレイン領域１の表面部に
は複数のp-チャネル拡散領域３が形成され、その中央に
は低抵抗のp+ウエル拡散領域４が設けられている。各チ
ャネル拡散領域３の表面部には一対のn+ソース領域５が
間隔を明けて形成されている。チャネル拡散領域３のド
レイン領域１とソース領域５にはさまれた表面層31にｎ
チャネルを形成するために、ゲート酸化膜61を介して、
例えば多結晶シリコンからなるゲート電極７が備えられ
ている。ゲート電極７と、例えばPSGからなる絶縁膜62
を介して個々のセルのp+ウエル拡散領域４およびソース
領域５に接触するソース電極８が設けられ、またドレイ
ン接触層２にはドレイン電極９が接触している。IGBTで
は、さらにn+層２の代わりに、あるいはその下にｐ層が
形成された構造を有する。
このようなMOS型半導体素子においては、n+ソース領
域5,p-チャネル拡散領域３およびn-ドレイン領域１から
なる寄生pnpバイポーラトランジスタが含まれており、p
-領域３とn-領域１との間のpn接合に過渡時に加わる逆
電圧によってアバランシェ電流がp-領域３に流れ込んだ
際、上記の寄生バイポーラトランジスタが動作すること
により破壊に至る問題があった。
域5,p-チャネル拡散領域３およびn-ドレイン領域１から
なる寄生pnpバイポーラトランジスタが含まれており、p
-領域３とn-領域１との間のpn接合に過渡時に加わる逆
電圧によってアバランシェ電流がp-領域３に流れ込んだ
際、上記の寄生バイポーラトランジスタが動作すること
により破壊に至る問題があった。
このような破壊を防ぐために、p+ウエル拡散領域４の
拡散を深くして、この領域とn-ドレイン領域１の間に形
成されるダイオード部でアバランシェが発生しやすく
し、このダイオード部分に流れるでアバランシェ電流を
ふやすことにより、上記の寄生バイポーラトランジスタ
のベース領域となるp-チャネル拡散領域３に流れるアバ
ランシェ電流を減らす方法、あるいはp-チャネル拡散領
域３の抵抗を下げる方法により、寄生バイポーラトラン
ジスタを動作しにくくすることが行われていた。しか
し、p+ウエル拡散領域４の拡散を深くしてアバランシェ
耐量を向上させると、耐圧が低下する、オン抵抗が高く
なるなどの問題があり、また何れの方法においてもプロ
セス状態の影響を受けやすく、耐量についても限界があ
った。この問題は、IGBTでもまた導電型を逆にしたｐチ
ャネルMOS型半導体素子でも同じであった。
拡散を深くして、この領域とn-ドレイン領域１の間に形
成されるダイオード部でアバランシェが発生しやすく
し、このダイオード部分に流れるでアバランシェ電流を
ふやすことにより、上記の寄生バイポーラトランジスタ
のベース領域となるp-チャネル拡散領域３に流れるアバ
ランシェ電流を減らす方法、あるいはp-チャネル拡散領
域３の抵抗を下げる方法により、寄生バイポーラトラン
ジスタを動作しにくくすることが行われていた。しか
し、p+ウエル拡散領域４の拡散を深くしてアバランシェ
耐量を向上させると、耐圧が低下する、オン抵抗が高く
なるなどの問題があり、また何れの方法においてもプロ
セス状態の影響を受けやすく、耐量についても限界があ
った。この問題は、IGBTでもまた導電型を逆にしたｐチ
ャネルMOS型半導体素子でも同じであった。
本発明の目的は、上述の問題を解決して各MOS構造セ
ルに含まれる寄生バイポーラトランジスタが動作するの
を防いでアバランシェ耐量を向上させたMOS型半導体素
子を提供することにある。
ルに含まれる寄生バイポーラトランジスタが動作するの
を防いでアバランシェ耐量を向上させたMOS型半導体素
子を提供することにある。
上記の問題を解決するために、本発明は、第一導電形
の半導体層の表面部に選択的に複数の第二導電形の第一
領域が、その第一領域の表面部に選択的に第一導電形の
第二領域が、また第一領域の中央部に第一領域より高不
純物濃度の第二導電形の第三領域がそれぞれ形成され、
第一領域の前記第一導電形の半導体層と第二領域とには
さまれた表面層上に絶縁膜を介してゲート電極が設けら
れ、第二領域と第三領域に共通に主電極の一つが接触す
るMOS型半導体素子において、前記半導体層に、その半
導体層表面における面積が第一領域以上で深さが第三領
域以上の高不純物濃度の第二導電形の第四領域が、また
その第四領域の表面部に選択的に第一導電形の第五領域
が形成され、その第五領域が前記主電極に接続されたも
のとする。更に第四領域は第三領域の３倍以上の拡散面
積とする。
の半導体層の表面部に選択的に複数の第二導電形の第一
領域が、その第一領域の表面部に選択的に第一導電形の
第二領域が、また第一領域の中央部に第一領域より高不
純物濃度の第二導電形の第三領域がそれぞれ形成され、
第一領域の前記第一導電形の半導体層と第二領域とには
さまれた表面層上に絶縁膜を介してゲート電極が設けら
れ、第二領域と第三領域に共通に主電極の一つが接触す
るMOS型半導体素子において、前記半導体層に、その半
導体層表面における面積が第一領域以上で深さが第三領
域以上の高不純物濃度の第二導電形の第四領域が、また
その第四領域の表面部に選択的に第一導電形の第五領域
が形成され、その第五領域が前記主電極に接続されたも
のとする。更に第四領域は第三領域の３倍以上の拡散面
積とする。
本発明では、第一領域よりも表面における面積が広
く、第三領域よりも深い第二導電形の第四領域とその表
面部に選択的に形成される第五領域により、一般のMOS
構造セルに存在する寄生バイポーラトランジスタよりも
容量の大きなバイポーラトランジスタを構成し、その第
五領域を主電極に接続することによって、アバランシェ
電流をこの容量の大きなバイポーラトランジスタに集中
させ、積極的にトランジスタ動作をさせて大電流をここ
で流し、他の寄生バイポーラトランジスタの動作を防
ぐ。
く、第三領域よりも深い第二導電形の第四領域とその表
面部に選択的に形成される第五領域により、一般のMOS
構造セルに存在する寄生バイポーラトランジスタよりも
容量の大きなバイポーラトランジスタを構成し、その第
五領域を主電極に接続することによって、アバランシェ
電流をこの容量の大きなバイポーラトランジスタに集中
させ、積極的にトランジスタ動作をさせて大電流をここ
で流し、他の寄生バイポーラトランジスタの動作を防
ぐ。
第１図は第一の参考例の低耐圧縦型MOSFETのMOS構造
部を示し、第２図と共通の部分には同一の符号が付され
ている。このMOSFETは、一般のセルの低抵抗のp+ウエル
拡散領域４形成の際に、30μｍ以下に微細化された一般
のセルの４倍以上の面積をもつp+拡散領域10を形成した
ものである。この領域10は、p-拡散領域３を有する一般
のセルの外周あるいはソース電極８のパット部近傍など
に配置することによってシリコン基板の面積の無効部分
を少なくする。p+拡散領域10は、面積が大きいため多量
に注入された不純物を拡散源としているから、一般のセ
ルのp+拡散領域４より深い。従って、過渡時に発生する
アバランシェ電流はn-ドレイン領域１とp+拡散領域10に
よって形成されるダイオード部分に流れ、一般のセルの
p+領域４あるいはp-領域３に流れ込みにくくなる。この
ため、n+ソース領域5,p-チャネル拡散領域３およびn-ド
レイン領域１からなる寄生トランジスタの動作が抑制さ
れ、破壊に至ることがない。なお、p+領域10にはソース
電極８が接触しており、流れ込んだアバランシェ電流は
ソース電極８へ流れる。
部を示し、第２図と共通の部分には同一の符号が付され
ている。このMOSFETは、一般のセルの低抵抗のp+ウエル
拡散領域４形成の際に、30μｍ以下に微細化された一般
のセルの４倍以上の面積をもつp+拡散領域10を形成した
ものである。この領域10は、p-拡散領域３を有する一般
のセルの外周あるいはソース電極８のパット部近傍など
に配置することによってシリコン基板の面積の無効部分
を少なくする。p+拡散領域10は、面積が大きいため多量
に注入された不純物を拡散源としているから、一般のセ
ルのp+拡散領域４より深い。従って、過渡時に発生する
アバランシェ電流はn-ドレイン領域１とp+拡散領域10に
よって形成されるダイオード部分に流れ、一般のセルの
p+領域４あるいはp-領域３に流れ込みにくくなる。この
ため、n+ソース領域5,p-チャネル拡散領域３およびn-ド
レイン領域１からなる寄生トランジスタの動作が抑制さ
れ、破壊に至ることがない。なお、p+領域10にはソース
電極８が接触しており、流れ込んだアバランシェ電流は
ソース電極８へ流れる。
第２図に示す第二の参考例の中、高耐圧縦型MOSFETで
は、一般のセルのp+ウエル拡散領域４形成の際に、一般
のセルの1/2以下の面積をもつp+拡散領域11を形成した
ものである。このp+領域11は面積が小さいため、最深部
の曲率はp+領域４よりも大きくなって電界も強くなり、
このp+領域11を通じてソース電極８へアバランシェ電流
が流れることになる。
は、一般のセルのp+ウエル拡散領域４形成の際に、一般
のセルの1/2以下の面積をもつp+拡散領域11を形成した
ものである。このp+領域11は面積が小さいため、最深部
の曲率はp+領域４よりも大きくなって電界も強くなり、
このp+領域11を通じてソース電極８へアバランシェ電流
が流れることになる。
第３図に示す第三の参考例の縦型MOSFETでは、一般の
セルのp+ウエル拡散領域４形成の際、それらの間隔w1よ
りも広い間隔w2を介してp+拡散領域12を形成したもので
ある。w2はw1の1.5倍以上にする。こうすることによ
り、ドレイン領域１とp+領域12より形成されるpn接合か
らの空乏層は伸びにくくなり、アバランシェ電流がこの
ダイオード部に流れるようになる。その結果、上記の実
施例と同様耐量が向上する。
セルのp+ウエル拡散領域４形成の際、それらの間隔w1よ
りも広い間隔w2を介してp+拡散領域12を形成したもので
ある。w2はw1の1.5倍以上にする。こうすることによ
り、ドレイン領域１とp+領域12より形成されるpn接合か
らの空乏層は伸びにくくなり、アバランシェ電流がこの
ダイオード部に流れるようになる。その結果、上記の実
施例と同様耐量が向上する。
第４図に示す本発明の実施例の縦型MOSFETでは、一般
のセルのp+ウエル拡散領域４形成の際、その拡散面積の
３倍以上の拡散面積をもつp+拡散領域13を形成し、さら
にその中にn+ソース領域５形成の際に同様にゲート電極
のための多結晶シリコン層をマスクとしてn+領域14を形
成し、このn+領域14にソース電極８を接触させたもので
ある。n-ドレイン領域1,p+拡散領域13およびn+拡散領域
14よりなるnpnバイポーラトランジスタは、n-ドレイン
領域1,p+チャネル拡散領域３およびp+ウエル４ならびに
n+ソース領域５からなる寄生npnバイポーラトランジス
タよりも容量が大きいので、この容量の大きなバイポー
ラトランジスタのアバランシェ電流を流すと、p+領域13
へのアバランシェ電流の流入により伝導度変調が起こる
ため、上記の各実施例のダイオードの場合よりも大きい
アバランシェ電流をn+領域14に接触するソース電極８へ
流すことができ、耐量が一層向上する。
のセルのp+ウエル拡散領域４形成の際、その拡散面積の
３倍以上の拡散面積をもつp+拡散領域13を形成し、さら
にその中にn+ソース領域５形成の際に同様にゲート電極
のための多結晶シリコン層をマスクとしてn+領域14を形
成し、このn+領域14にソース電極８を接触させたもので
ある。n-ドレイン領域1,p+拡散領域13およびn+拡散領域
14よりなるnpnバイポーラトランジスタは、n-ドレイン
領域1,p+チャネル拡散領域３およびp+ウエル４ならびに
n+ソース領域５からなる寄生npnバイポーラトランジス
タよりも容量が大きいので、この容量の大きなバイポー
ラトランジスタのアバランシェ電流を流すと、p+領域13
へのアバランシェ電流の流入により伝導度変調が起こる
ため、上記の各実施例のダイオードの場合よりも大きい
アバランシェ電流をn+領域14に接触するソース電極８へ
流すことができ、耐量が一層向上する。
第５図に示す第四の参考例では、第１図に示したp+領
域10のほかに、さらに大きなp+拡散領域15を形成してい
る。一般のセルの上に設けられるゲート電極71はｎ形の
多結晶シリコンからなり、その延長部にゲートパット部
72が設けられている。ゲートパット部72とシリコン基板
との間には厚いフィールド酸化膜63が存在するが、その
上にゲートパット部のｎ形多結晶シリコン層72に隣接し
てｐ形多結晶シリコン層73が設けられている。このｐ層
73はｎ層72ツエナとダイオードを形成しており、p+領域
15とソース電極８と同様にAlからなる電極81により接続
されている。第６図はこのMOS型素子の等価回路で、FET
51はn-ドレイン領域１とn-ソース領域５の間に形成され
る一般のセルからなるMOSFETに、ダイオード52はn-領域
１とp+領域10からなるダイオードに、ツエナダイオード
53はn-領域１とp+領域15からなるダイオードに、またツ
エナダイオード54はｎ形多結晶シリコン層72とｐ形多結
晶シリコン層73からなるダイオードにそれぞれ対応して
いる。そして端子Ｄはドレイン、端子Ｓはソース、端子
Ｇはゲートに対応している。このMOS型素子では、ダイ
オード53のアバランシェ電圧を越えない限り、通常はド
レインからゲート電極へは電流は流れず、素子を動作さ
せる際ゲート端子Ｇにかける正電圧は、多結晶シリコン
層中に形成されたダイオード54のツエナ電圧を印加電圧
より高くすることにより、ゲート電圧がそのまま印加さ
れるようになり動作に問題はない。そして、ダイオード
53の逆方向にアバランシェ電圧がかかり、ダイオード53
をアバランシェ電流の流れると、多結晶シリコン層内に
アバランシェ電流によって電圧降下が発生し、ゲート電
極に電圧が印加され、素子が動作し、ソース・ドレイン
間が導通し、大量の電流が流れ、消費され、他のセル部
での破壊を防ぎ耐量を向上させる。この際、53でのアバ
ランシェを他のセルよりも早く起こさせ、他セル部での
破壊を防ぐ方法として、p+領域15の拡散面積を第５図に
示したとおり第１図のp+領域10のように広くしたり、第
２図のp+領域11のように狭くしたり、あるいはp-チャネ
ル拡散領域３あるいはp+領域10との間隔を第３図のよう
に広くしたりすることが有効である。なお、ゲート端子
Ｇに過電圧が加わってダイオード54のツエナ電圧を越え
る場合は、ゲート端子Ｇとドレイン端子Ｄが短絡され、
ゲート酸化膜61が保護される。
域10のほかに、さらに大きなp+拡散領域15を形成してい
る。一般のセルの上に設けられるゲート電極71はｎ形の
多結晶シリコンからなり、その延長部にゲートパット部
72が設けられている。ゲートパット部72とシリコン基板
との間には厚いフィールド酸化膜63が存在するが、その
上にゲートパット部のｎ形多結晶シリコン層72に隣接し
てｐ形多結晶シリコン層73が設けられている。このｐ層
73はｎ層72ツエナとダイオードを形成しており、p+領域
15とソース電極８と同様にAlからなる電極81により接続
されている。第６図はこのMOS型素子の等価回路で、FET
51はn-ドレイン領域１とn-ソース領域５の間に形成され
る一般のセルからなるMOSFETに、ダイオード52はn-領域
１とp+領域10からなるダイオードに、ツエナダイオード
53はn-領域１とp+領域15からなるダイオードに、またツ
エナダイオード54はｎ形多結晶シリコン層72とｐ形多結
晶シリコン層73からなるダイオードにそれぞれ対応して
いる。そして端子Ｄはドレイン、端子Ｓはソース、端子
Ｇはゲートに対応している。このMOS型素子では、ダイ
オード53のアバランシェ電圧を越えない限り、通常はド
レインからゲート電極へは電流は流れず、素子を動作さ
せる際ゲート端子Ｇにかける正電圧は、多結晶シリコン
層中に形成されたダイオード54のツエナ電圧を印加電圧
より高くすることにより、ゲート電圧がそのまま印加さ
れるようになり動作に問題はない。そして、ダイオード
53の逆方向にアバランシェ電圧がかかり、ダイオード53
をアバランシェ電流の流れると、多結晶シリコン層内に
アバランシェ電流によって電圧降下が発生し、ゲート電
極に電圧が印加され、素子が動作し、ソース・ドレイン
間が導通し、大量の電流が流れ、消費され、他のセル部
での破壊を防ぎ耐量を向上させる。この際、53でのアバ
ランシェを他のセルよりも早く起こさせ、他セル部での
破壊を防ぐ方法として、p+領域15の拡散面積を第５図に
示したとおり第１図のp+領域10のように広くしたり、第
２図のp+領域11のように狭くしたり、あるいはp-チャネ
ル拡散領域３あるいはp+領域10との間隔を第３図のよう
に広くしたりすることが有効である。なお、ゲート端子
Ｇに過電圧が加わってダイオード54のツエナ電圧を越え
る場合は、ゲート端子Ｇとドレイン端子Ｄが短絡され、
ゲート酸化膜61が保護される。
以上の実施例は、IGBTでも同様に実施でき、また導電
形を逆にすればｐチャネルMOS型半導体素子でも実施で
きることは明らかである。
形を逆にすればｐチャネルMOS型半導体素子でも実施で
きることは明らかである。
本発明によれば、第一導電形の半導体層中に一般のMO
S型セルのための第二導電形の拡散領域と別に第二導電
形の拡散領域を設け、その領域中にさらに第一導電形の
領域を設けてバイポーラトランジスタを形成し、両主電
極間電圧の上昇の際、アバランシェ電流が一般のセル部
分よりもそのトランジスタに集中するようにすることに
より、一般のセルの破壊が防止されるのでアバランシェ
耐量の向上したMOS型半導体素子を得ることができた。
S型セルのための第二導電形の拡散領域と別に第二導電
形の拡散領域を設け、その領域中にさらに第一導電形の
領域を設けてバイポーラトランジスタを形成し、両主電
極間電圧の上昇の際、アバランシェ電流が一般のセル部
分よりもそのトランジスタに集中するようにすることに
より、一般のセルの破壊が防止されるのでアバランシェ
耐量の向上したMOS型半導体素子を得ることができた。
第１図は第一の参考例のMOSFETの要部断面図、第２図は
第二の参考例のMOSFETの要部断面図、第３図は第三の参
考例のMOSFETの要部断面図、第４図は本発明の実施例の
MOSFETの要部断面図、第５図は第四の参考例のMOSFETの
要部断面図、第６図は第５図のMOSFET等価回路図、第７
図は従来の縦型MOSFETの要部断面図である。 1:n-ドレイン領域、3:p-チャネル拡散領域、4:p+ウエル
拡散領域、5:n+ソース領域、61:ゲート酸化膜、7:ゲー
ト電極、8:ソース電極、10,11,12,13,15:p+拡散領域、1
4:n+拡散領域、72:n形多結晶シリコン層、73:p形多結晶
シリコン層。
第二の参考例のMOSFETの要部断面図、第３図は第三の参
考例のMOSFETの要部断面図、第４図は本発明の実施例の
MOSFETの要部断面図、第５図は第四の参考例のMOSFETの
要部断面図、第６図は第５図のMOSFET等価回路図、第７
図は従来の縦型MOSFETの要部断面図である。 1:n-ドレイン領域、3:p-チャネル拡散領域、4:p+ウエル
拡散領域、5:n+ソース領域、61:ゲート酸化膜、7:ゲー
ト電極、8:ソース電極、10,11,12,13,15:p+拡散領域、1
4:n+拡散領域、72:n形多結晶シリコン層、73:p形多結晶
シリコン層。
Claims (2)
- 【請求項１】第一導電形の半導体層の表面部に選択的に
複数の第二導電形の第一領域が、その第一領域の表面部
に選択的に第一導電形の第二領域が、また第一領域の中
央部に第一領域より高不純物濃度の第二導電形の第三領
域がそれぞれ形成され、第一領域の前記第一導電形の半
導体層と第二領域とにはさまれた表面層上に絶縁膜を介
してゲート電極が設けられ、第二領域と第三領域に共通
に主電極の一つが接触するものにおいて、前記半導体層
にその半導体層表面における面積が第一領域以上で深さ
が第三領域以上の高不純物濃度の第二導電形の第四領域
が、またその第四領域の表面部に選択的に第一導電形の
第五領域が形成され、その第五領域が前記主電極に接続
されたことを特徴とするMOS型半導体素子。 - 【請求項２】請求項１記載のMOS型半導体素子におい
て、第四領域は第三領域の３倍以上の拡散面積であるこ
とを特徴とするMOS型半導体素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181159A JP2692350B2 (ja) | 1990-04-02 | 1990-07-09 | Ｍｏｓ型半導体素子 |
| DE4110369A DE4110369C2 (de) | 1990-04-02 | 1991-03-28 | MOS-Halbleiterbauelement |
| US07/678,440 US5191395A (en) | 1990-04-02 | 1991-04-01 | Mos type semiconductor device with means to prevent parasitic bipolar transistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8788990 | 1990-04-02 | ||
| JP2181159A JP2692350B2 (ja) | 1990-04-02 | 1990-07-09 | Ｍｏｓ型半導体素子 |
| JP2-87889 | 1990-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04767A JPH04767A (ja) | 1992-01-06 |
| JP2692350B2 true JP2692350B2 (ja) | 1997-12-17 |
Family
ID=26429126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181159A Expired - Lifetime JP2692350B2 (ja) | 1990-04-02 | 1990-07-09 | Ｍｏｓ型半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5191395A (ja) |
| JP (1) | JP2692350B2 (ja) |
| DE (1) | DE4110369C2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2973588B2 (ja) * | 1991-06-10 | 1999-11-08 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| JP3218642B2 (ja) * | 1991-09-27 | 2001-10-15 | 富士電機株式会社 | 大電流集積回路の配線構造 |
| US5686750A (en) * | 1991-09-27 | 1997-11-11 | Koshiba & Partners | Power semiconductor device having improved reverse recovery voltage |
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| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| KR102026543B1 (ko) | 2014-08-19 | 2019-09-27 | 비쉐이-실리코닉스 | 전자 회로 |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| WO2016046984A1 (ja) * | 2014-09-26 | 2016-03-31 | 新電元工業株式会社 | 炭化ケイ素半導体装置 |
| CN111969036B (zh) * | 2020-07-14 | 2022-09-13 | 西安电子科技大学 | 一种提高uis耐性的vdmosfet器件及其制备方法 |
Family Cites Families (19)
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| JPS5987828A (ja) * | 1982-11-12 | 1984-05-21 | Hitachi Ltd | 半導体装置 |
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| JPS60249367A (ja) * | 1984-05-25 | 1985-12-10 | Hitachi Ltd | 絶縁ゲ−ト形トランジスタ |
| US4631564A (en) * | 1984-10-23 | 1986-12-23 | Rca Corporation | Gate shield structure for power MOS device |
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1990
- 1990-07-09 JP JP2181159A patent/JP2692350B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-28 DE DE4110369A patent/DE4110369C2/de not_active Expired - Fee Related
- 1991-04-01 US US07/678,440 patent/US5191395A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5191395A (en) | 1993-03-02 |
| JPH04767A (ja) | 1992-01-06 |
| DE4110369A1 (de) | 1991-10-10 |
| DE4110369C2 (de) | 1996-08-08 |
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