JPH01215067A - 縦型絶縁ゲート電解効果トランジスタ - Google Patents
縦型絶縁ゲート電解効果トランジスタInfo
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- JPH01215067A JPH01215067A JP3937488A JP3937488A JPH01215067A JP H01215067 A JPH01215067 A JP H01215067A JP 3937488 A JP3937488 A JP 3937488A JP 3937488 A JP3937488 A JP 3937488A JP H01215067 A JPH01215067 A JP H01215067A
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- 230000005669 field effect Effects 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 20
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000006378 damage Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔#:業上の利用分野〕
本発明は縦形MO8FET(絶縁ゲート電界効果トラン
ジスタ)Kおけるインダクタシスをもった負荷からの逆
電圧によるブレークダウンに対し、素子が破壊するのを
防止する構造に関する。
ジスタ)Kおけるインダクタシスをもった負荷からの逆
電圧によるブレークダウンに対し、素子が破壊するのを
防止する構造に関する。
パワー縦形MO8FETKついては、特開昭59−98
557.特開昭60−182264等に記載さjている
。これは第4図忙示すようK。
557.特開昭60−182264等に記載さjている
。これは第4図忙示すようK。
MOSFETの形成された基板表面の他の部分にMO8
FETユニットセルのp型ベース層4と同じ深さのp型
層4′を設けてn型基板1との間にツェナーダイオード
を構成してブレークダウンに附子る素子の破壊防止を図
るものである。
FETユニットセルのp型ベース層4と同じ深さのp型
層4′を設けてn型基板1との間にツェナーダイオード
を構成してブレークダウンに附子る素子の破壊防止を図
るものである。
上記従来技術においては、第4図を参照しブレークダウ
ンが、MOSFETを形成するベース領域4で発生する
ため、ブレークダウン電流l8DKより、寄生のバイポ
ーラトランジスタが動作し瞬時に破壊に至る。又、MO
SFETを形成するベース領域4が独立に形成されたユ
ニットセルから成りこのユニットセルが複数個並んでチ
ップを構成するMOSFETにあっては、fil々のユ
ニットセルの形成時のバラツキにより、ブレークダウン
が均−忙起こらず、局部に集中することによって、破壊
耐量が低下することが考えられる。
ンが、MOSFETを形成するベース領域4で発生する
ため、ブレークダウン電流l8DKより、寄生のバイポ
ーラトランジスタが動作し瞬時に破壊に至る。又、MO
SFETを形成するベース領域4が独立に形成されたユ
ニットセルから成りこのユニットセルが複数個並んでチ
ップを構成するMOSFETにあっては、fil々のユ
ニットセルの形成時のバラツキにより、ブレークダウン
が均−忙起こらず、局部に集中することによって、破壊
耐量が低下することが考えられる。
本発明は、ユニットセル部でのブレークダウンをなくす
ことによって、寄生バイポーラトランジスタの動作’t
完全に押え、かつユニットセルのバラツキがたとえあ
ったとしても、破壊耐量の低下がなく、一定に保たれる
MOSFETを提供することにある。
ことによって、寄生バイポーラトランジスタの動作’t
完全に押え、かつユニットセルのバラツキがたとえあ
ったとしても、破壊耐量の低下がなく、一定に保たれる
MOSFETを提供することにある。
前記目的は、縦形MO8FETを形成する第1のベース
領域と同じ導電型のMOSFETを形成しない第2のベ
ース領域を、第1のベース領域に比べ、深く形成するこ
とにより、達成される。
領域と同じ導電型のMOSFETを形成しない第2のベ
ース領域を、第1のベース領域に比べ、深く形成するこ
とにより、達成される。
上記手段によれば縦形MO8FETのドレイン・ソース
間に逆電圧が印加されると、第1.第2のベース領域と
、第1の導電型の半導体基板のpn接合より、空乏/H
が発生し、主として、半導体基板の方向へ拡がるが、第
1のベースより深く形成さtた第2のベースp領域の接
合から拡がる空乏層の方が、より早く高濃度の半導体基
板に到達し、第1のベース領域に比べ、より低い電圧で
ブレークダウンが発生するため、第1のベース領域での
ブレークダウンを押さえMOSFETの破壊を防止する
ことが出来る。
間に逆電圧が印加されると、第1.第2のベース領域と
、第1の導電型の半導体基板のpn接合より、空乏/H
が発生し、主として、半導体基板の方向へ拡がるが、第
1のベースより深く形成さtた第2のベースp領域の接
合から拡がる空乏層の方が、より早く高濃度の半導体基
板に到達し、第1のベース領域に比べ、より低い電圧で
ブレークダウンが発生するため、第1のベース領域での
ブレークダウンを押さえMOSFETの破壊を防止する
ことが出来る。
第1図は本発明の一実施例を示す縦形MO8FETの要
部所図図である。
部所図図である。
同図に示す縦形MO8FETは、高濃度のn型のSi基
板lの上に形成されたn−型エピタキシャルSi層2を
半導体基体とし、MOSFETを形成するユニットセル
部15では、p型ベース層4とチャネル部を形成するた
めの同じp型頭域6と、その中に形成されたn+型ソー
ス領埴5からなり、ユニットセル間には、ゲート酸化M
7.’l−)電極8が延在し、ゲート電極8上には絶縁
層9を介して、ソース電極10がある。
板lの上に形成されたn−型エピタキシャルSi層2を
半導体基体とし、MOSFETを形成するユニットセル
部15では、p型ベース層4とチャネル部を形成するた
めの同じp型頭域6と、その中に形成されたn+型ソー
ス領埴5からなり、ユニットセル間には、ゲート酸化M
7.’l−)電極8が延在し、ゲート電極8上には絶縁
層9を介して、ソース電極10がある。
一方、ダイオード部14はユニットセルのベース領域と
同じp型ベース領域3がユニットセル部15のp型ベー
ス領域4より、深く形成され、前記ソース電極lOと接
続されている。
同じp型ベース領域3がユニットセル部15のp型ベー
ス領域4より、深く形成され、前記ソース電極lOと接
続されている。
本実施例によれば、ドレイン・ソース間に逆電圧が印加
されると、ダイオード部のp型ベース領域3及びMO8
FETf)p型ベース4より空乏層が半導体基板に拡が
るが、領域3の方がより゛低い電圧で、高濃度のN型基
板IK到達するため、いわゆるリーチスルーによるブレ
ークダウンが発生する。この時発生するブレークダウン
電流は、p型ベース領域3を通ってソース電極に流れる
。
されると、ダイオード部のp型ベース領域3及びMO8
FETf)p型ベース4より空乏層が半導体基板に拡が
るが、領域3の方がより゛低い電圧で、高濃度のN型基
板IK到達するため、いわゆるリーチスルーによるブレ
ークダウンが発生する。この時発生するブレークダウン
電流は、p型ベース領域3を通ってソース電極に流れる
。
812図はダイオード部Qp型ベース領域3.を形状す
る領域の平面的な配置を示す実施例である。
る領域の平面的な配置を示す実施例である。
本実施例では、p型ベース領域は絶縁部のごとくゲート
ボンディングバット部12の下、ソースボンディングパ
ット部13の下とチップ周辺を、MO8FET形成領緘
15を取り囲む様に形成されている。
ボンディングバット部12の下、ソースボンディングパ
ット部13の下とチップ周辺を、MO8FET形成領緘
15を取り囲む様に形成されている。
この他の実施例としてはp型ベース領域は要求される破
壊耐量に応じて、その場所で面積をチップパターン内に
任意に形成することが出来る。
壊耐量に応じて、その場所で面積をチップパターン内に
任意に形成することが出来る。
第3図はユニットセル部のp型ベース領域(4)がチャ
ネル形成領wi6のみで構成さjた例であって、この場
合にはユニットセル部15のp型領域4の深さが浅く、
こjに比べてダイオード部14のp要領域3は当然に深
いものとなり、低い電圧でのブレークダウン発生により
MOSFETの破壊を免かれる。
ネル形成領wi6のみで構成さjた例であって、この場
合にはユニットセル部15のp型領域4の深さが浅く、
こjに比べてダイオード部14のp要領域3は当然に深
いものとなり、低い電圧でのブレークダウン発生により
MOSFETの破壊を免かれる。
本発明によれば、ドレイン・ソース間に逆電圧が印加さ
jた場合、MOSFETを形成したベース領域とは別の
ベース領域でブレークダウンが発生するため、ブレーク
ダウン電流圧よる寄生バイポーラトランジスタの動作が
全くなく、又、個々のMOSFETを形成したベース領
域の形成時のバラツキによるブレークダウン電流の集中
を防止出来、破壊耐量向上の効果がある。
jた場合、MOSFETを形成したベース領域とは別の
ベース領域でブレークダウンが発生するため、ブレーク
ダウン電流圧よる寄生バイポーラトランジスタの動作が
全くなく、又、個々のMOSFETを形成したベース領
域の形成時のバラツキによるブレークダウン電流の集中
を防止出来、破壊耐量向上の効果がある。
第1図は本発明の一実施例のユニットセル一部縦断面図
であり、第2図はその平面パターン(全体)図である。 第3図は本発明の他の実施例を示す一部縦断面図である
。 第4図は従来の構造を示す一部縦断面図である。 l・・・n型基板、2・・・n型エピタキシャル層、3
・・・深いp型ベース領域、4・・・p型ベース領域、
5・・・n型ソース領域、6・・・p型ベース層、7・
・・ゲート酸化膜、8・・・ゲート電極、9・・・絶縁
層、10・・・ソース電極、11・・・ドレイン電極、
12・・・ゲートポンチインクバット部、13・・・ソ
ースボンディングパット部、14・・・ダイオード部、
15・・・ユニットセル部、16・・・p型コンタクト
領域。 第 1 図 第2図 /2チー覧ボパシヂイ〉り゛郡
であり、第2図はその平面パターン(全体)図である。 第3図は本発明の他の実施例を示す一部縦断面図である
。 第4図は従来の構造を示す一部縦断面図である。 l・・・n型基板、2・・・n型エピタキシャル層、3
・・・深いp型ベース領域、4・・・p型ベース領域、
5・・・n型ソース領域、6・・・p型ベース層、7・
・・ゲート酸化膜、8・・・ゲート電極、9・・・絶縁
層、10・・・ソース電極、11・・・ドレイン電極、
12・・・ゲートポンチインクバット部、13・・・ソ
ースボンディングパット部、14・・・ダイオード部、
15・・・ユニットセル部、16・・・p型コンタクト
領域。 第 1 図 第2図 /2チー覧ボパシヂイ〉り゛郡
Claims (1)
- 【特許請求の範囲】 1、第1の導電型の半導体基板をドレイン領域とし、こ
の半導体基板の一主表面に第1の導電型と反対の第2導
電型の第1のベース領域を形成し、このベース内に第1
の導電型のソース領域を形成するとともに、ソース領域
の形成されないベース領域表面をチャネル部としてこの
上に絶縁ゲートを設けた縦形絶縁ゲート電界効果トラン
ジスタであって、上記第1のベース領域以外の基板表面
に第1のベース領域と同じ導電型でこれより深い接合を
もつ第2のベース領域を形成してこれを前記ソース領域
に接続したことを特徴とする縦形絶縁ゲート電界効果ト
ランジスタ。 2、前記第2のベース領域の不純物濃度が第1のベース
領域に比べて高くかつ深い特許請求の範囲第1項に記載
の縦形絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3937488A JPH01215067A (ja) | 1988-02-24 | 1988-02-24 | 縦型絶縁ゲート電解効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3937488A JPH01215067A (ja) | 1988-02-24 | 1988-02-24 | 縦型絶縁ゲート電解効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01215067A true JPH01215067A (ja) | 1989-08-29 |
Family
ID=12551264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3937488A Pending JPH01215067A (ja) | 1988-02-24 | 1988-02-24 | 縦型絶縁ゲート電解効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01215067A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03236280A (ja) * | 1990-02-14 | 1991-10-22 | Hitachi Ltd | 半導体装置 |
JPH04767A (ja) * | 1990-04-02 | 1992-01-06 | Fuji Electric Co Ltd | Mos型半導体素子 |
EP0484231A1 (en) * | 1990-10-29 | 1992-05-06 | Hubei University | A piezoelectric ceramic material with large power output ability |
US5221850A (en) * | 1991-03-20 | 1993-06-22 | Fuji Electric Co., Ltd. | Conductivity-modulating mosfet |
US5341003A (en) * | 1991-06-10 | 1994-08-23 | Fuji Electric Co., Ltd. | MOS semiconductor device having a main unit element and a sense unit element for monitoring the current in the main unit element |
EP0746029A2 (en) * | 1995-06-02 | 1996-12-04 | SILICONIX Incorporated | Voltage-clamped power accumulation-mode MOSFET |
JP2006140372A (ja) * | 2004-11-15 | 2006-06-01 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59149056A (ja) * | 1983-02-15 | 1984-08-25 | Nissan Motor Co Ltd | 縦型mosトランジスタ |
JPS61182264A (ja) * | 1985-02-08 | 1986-08-14 | Nissan Motor Co Ltd | 縦型mosトランジスタ |
JPS62235785A (ja) * | 1986-04-07 | 1987-10-15 | Nec Corp | 縦型電界効果トランジスタ |
-
1988
- 1988-02-24 JP JP3937488A patent/JPH01215067A/ja active Pending
Patent Citations (3)
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