JPH01290265A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH01290265A JPH01290265A JP12110488A JP12110488A JPH01290265A JP H01290265 A JPH01290265 A JP H01290265A JP 12110488 A JP12110488 A JP 12110488A JP 12110488 A JP12110488 A JP 12110488A JP H01290265 A JPH01290265 A JP H01290265A
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- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 66
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、第一導電形の半導体基板の表面層に設けられ
た第二導電形ベース層の表面層にさらに第一導電形のソ
ース層を設け、そのソース層と半導体基板の表面に露出
している第一導電形の層との間にチャネルが生ずるよう
に絶縁膜を介して形成されるゲートの複数個が同一半導
体基板上の設けられるゲートパッド部と連結されていて
、ゲート入力端子と接続されるＭＯＳ型半導体装置に関
する。
た第二導電形ベース層の表面層にさらに第一導電形のソ
ース層を設け、そのソース層と半導体基板の表面に露出
している第一導電形の層との間にチャネルが生ずるよう
に絶縁膜を介して形成されるゲートの複数個が同一半導
体基板上の設けられるゲートパッド部と連結されていて
、ゲート入力端子と接続されるＭＯＳ型半導体装置に関
する。
近年電力用スイッチング素子として、自己整合拡散法に
より電力用たて型ＭＯＳ Ｆ ＥＴがその用途を広げて
おり、市場が急激に拡大している。第２図の左の部分は
、通常の電力用ＭＯＳ Ｆ ＥＴの構造を示し、ｎ−層
１とｎ°層１１からなるシリコン基板の表面層に高抵抗
のｐ−層２１と低抵抗のｐ゛層２２からなるｐベース層
２が設けられ、その表面ニｎ ”ソース層・３が形成さ
れている。ｐベース層２のソース層３とｎ−層１の間の
ｐ−層２１の部分がチャネル領域となるもので、ゲート
酸化膜４を介して形成される多結晶Ｓｔ層５がゲートと
して働く。ソース層３の一部およびその間の９０層２２
にはＰＳＧ層６の中のコンタクトホール６１でＭからな
るソース電極７が接触している０図示しないがドレイン
電極はｎ０層１１に接触している。このようなＭＯＳＦ
ＥＴが一つのシリコン基板内に多数形成されており、図
示のＭＯＳＦＥＴはそのうちの外周部に配置されたもの
である。このＭＯＳＦＥＴのゲート多結晶Ｓｉ層５は、
酸化膜４の上に一面に形成された多結晶Ｓｉ層をパター
ンニングしたもので、他のＭＯＳ Ｆ ＥＴのゲート多
結晶３１層と連結され、第２図の右の部分に相当する基
板の外周部の１個所でソース電極７と同様、ＰＳＧ層６
の中のコンタクトホール６２でＭからなるゲート電極８
に接触している。このゲート電極８がゲートパッド部を
形成する。外周部にあるＭＯＳＦＥＴのソース電極７直
下のｐ゛ベース層２２は、ゲートパッド部の内側を経て
基板の周縁部をとりかこみ、環状に形成されている。な
お、実際の製造工程では、ソース層３はゲート多結晶シ
リコン層５のパターンをマスクにして自己整合により拡
散形成される。
より電力用たて型ＭＯＳ Ｆ ＥＴがその用途を広げて
おり、市場が急激に拡大している。第２図の左の部分は
、通常の電力用ＭＯＳ Ｆ ＥＴの構造を示し、ｎ−層
１とｎ°層１１からなるシリコン基板の表面層に高抵抗
のｐ−層２１と低抵抗のｐ゛層２２からなるｐベース層
２が設けられ、その表面ニｎ ”ソース層・３が形成さ
れている。ｐベース層２のソース層３とｎ−層１の間の
ｐ−層２１の部分がチャネル領域となるもので、ゲート
酸化膜４を介して形成される多結晶Ｓｔ層５がゲートと
して働く。ソース層３の一部およびその間の９０層２２
にはＰＳＧ層６の中のコンタクトホール６１でＭからな
るソース電極７が接触している０図示しないがドレイン
電極はｎ０層１１に接触している。このようなＭＯＳＦ
ＥＴが一つのシリコン基板内に多数形成されており、図
示のＭＯＳＦＥＴはそのうちの外周部に配置されたもの
である。このＭＯＳＦＥＴのゲート多結晶Ｓｉ層５は、
酸化膜４の上に一面に形成された多結晶Ｓｉ層をパター
ンニングしたもので、他のＭＯＳ Ｆ ＥＴのゲート多
結晶３１層と連結され、第２図の右の部分に相当する基
板の外周部の１個所でソース電極７と同様、ＰＳＧ層６
の中のコンタクトホール６２でＭからなるゲート電極８
に接触している。このゲート電極８がゲートパッド部を
形成する。外周部にあるＭＯＳＦＥＴのソース電極７直
下のｐ゛ベース層２２は、ゲートパッド部の内側を経て
基板の周縁部をとりかこみ、環状に形成されている。な
お、実際の製造工程では、ソース層３はゲート多結晶シ
リコン層５のパターンをマスクにして自己整合により拡
散形成される。
電子機器においては、過渡的な過電圧の可能性を完全に
除くのは困難である。大電流を高速で開閉する電力用Ｍ
ＯＳＦＥＴでは、その電流変化率が数百Ａ ／ ｎにも
達し、僅かな非クランプインダクタンスにも大きなスパ
イク電圧を発生させ、ｐベース層２とＮ−基板１の間の
ＰＮ接合の降伏電圧を超えるので、アバランシェ領域で
そのエネルギを吸収する必要が生じてきている。またパ
ルス幅変調によるモー多駆動のように、電力用ＭＯＳＦ
ＥＴの内蔵ダイオードを積極的に使用する場合、このダ
イオードの逆回復時に流れる電流に耐える必要がある。
除くのは困難である。大電流を高速で開閉する電力用Ｍ
ＯＳＦＥＴでは、その電流変化率が数百Ａ ／ ｎにも
達し、僅かな非クランプインダクタンスにも大きなスパ
イク電圧を発生させ、ｐベース層２とＮ−基板１の間の
ＰＮ接合の降伏電圧を超えるので、アバランシェ領域で
そのエネルギを吸収する必要が生じてきている。またパ
ルス幅変調によるモー多駆動のように、電力用ＭＯＳＦ
ＥＴの内蔵ダイオードを積極的に使用する場合、このダ
イオードの逆回復時に流れる電流に耐える必要がある。
従来の電力用ＭＯＳＦＥＴでは、第２図に示すようにゲ
ートパッド部直下にｐ′″ベース層２２と同時にｐ″領
域２３が形成されており、通常ソース電極と接続されて
いて、過電圧が加わった時のゲートパッド近傍の電界集
中を防止するよ互層の充電電流がｐベースＮ２とｎ″Ｎ
１との間のＰＮ接合によって生ずる空乏層を通じてソー
ス電極７に集中し、アバランシェ耐量を低下させる。
ートパッド部直下にｐ′″ベース層２２と同時にｐ″領
域２３が形成されており、通常ソース電極と接続されて
いて、過電圧が加わった時のゲートパッド近傍の電界集
中を防止するよ互層の充電電流がｐベースＮ２とｎ″Ｎ
１との間のＰＮ接合によって生ずる空乏層を通じてソー
ス電極７に集中し、アバランシェ耐量を低下させる。
また内蔵ダイオードを動作させた場合、ゲートパッド部
直下のｐ″領域２３に蓄積した正孔電流が大きく、また
この正孔の吸い出し口になるソー・スミ極が遠いため、
電流集中が増大し、逆回復耐量が低下するという問題が
ある。
直下のｐ″領域２３に蓄積した正孔電流が大きく、また
この正孔の吸い出し口になるソー・スミ極が遠いため、
電流集中が増大し、逆回復耐量が低下するという問題が
ある。
本発明の課題は、上述の問題を解決し、ソース。
ドレイン間の電圧に対するアバランシェ耐量および内蔵
ダイオードの逆回復時の電流耐量の増大したＭＯＳ型半
導体装置を提供することにある。
ダイオードの逆回復時の電流耐量の増大したＭＯＳ型半
導体装置を提供することにある。
上記の課題の解決のために、本発明は、第一導電形の基
板中の表面層に設けられた第二導電形のベース層の表面
層にさらに第一導電形のソース層を設け、そのソース層
と半導体基板表面に露出している第一導電形領域との間
をチャネル領域としてその上に絶縁膜を介して設けられ
るゲートの複数個が同一半導体基板の外周部上の一部に
設けられるゲートパッド部と連結されるＭＯＳ型半導体
装置において、ゲートパッド部の直下に近接するベース
層の外側にある半導体基板の領域には、第二導電形の層
が存在せず、ゲートパッド部では半導体基板の外周部を
囲み各ゲートに接続されるゲート層の一部にゲート電極
が接触しているものとする。
板中の表面層に設けられた第二導電形のベース層の表面
層にさらに第一導電形のソース層を設け、そのソース層
と半導体基板表面に露出している第一導電形領域との間
をチャネル領域としてその上に絶縁膜を介して設けられ
るゲートの複数個が同一半導体基板の外周部上の一部に
設けられるゲートパッド部と連結されるＭＯＳ型半導体
装置において、ゲートパッド部の直下に近接するベース
層の外側にある半導体基板の領域には、第二導電形の層
が存在せず、ゲートパッド部では半導体基板の外周部を
囲み各ゲートに接続されるゲート層の一部にゲート電極
が接触しているものとする。
ゲートバッド部直下の大きな面積部分に第二導電形の層
がないので、第二導電形のベース層と第一導電形の半導
体基板との空乏層はそこまで広がらず、空乏層領域の体
積は大幅に軽減し、アバランシェ電流、充電電流あるい
は逆回復電流の集中が避けられる。しかし、ゲートパッ
ド部の内側でゲート電極に接触する導電性ゲート層がフ
ィールドプレートの働きをするので空乏層はその部分ま
では広がり、耐圧が保持できる。
がないので、第二導電形のベース層と第一導電形の半導
体基板との空乏層はそこまで広がらず、空乏層領域の体
積は大幅に軽減し、アバランシェ電流、充電電流あるい
は逆回復電流の集中が避けられる。しかし、ゲートパッ
ド部の内側でゲート電極に接触する導電性ゲート層がフ
ィールドプレートの働きをするので空乏層はその部分ま
では広がり、耐圧が保持できる。
第１図は本発明の一実施例の電力用ＭＯＳＦＥＴのゲー
トパッド部近傍の断面を示し、第２図と共通の部分には
同一の符号が付されている。第３図はｐ゛層２２の分布
を示し、ゲートパッド部の直下領域８０には存在しない
点が第２図と異なり、各ソース電極に接触する部分にの
み存在し、外周部では環状部２４で連結されている。そ
して、ゲートパッド部の周辺において、ゲート電極８に
接触する多結晶Ｓｉ層５がフィールドプレートの働きを
し、ｐベース層２とｎ−シリコン基板に逆バイアスがか
かったときの空乏層領域をこのフィールドプレートの下
まで広げることにより耐圧を保持するものである。空乏
層容積の制限のため、多結晶Ｓｉ層には切断部５１が設
けられ、シリコン基板のゲートパッド部のない部分で各
ゲート多結晶Ｓｉ層と連結されて基板外周をとり囲む多
結晶ｓｉ層とほぼ同じ幅にされる。切離された多結晶Ｓ
１層５２はチャネルストッパとして用いる。ゲートバッ
ド部直下にはＰＮ接合がないのでアバランシェ電流も発
生しないし、逆回復時にもダイオードとして全く動作し
ないので、アバランシェ耐量および逆回復耐量を増大さ
せることができる。
トパッド部近傍の断面を示し、第２図と共通の部分には
同一の符号が付されている。第３図はｐ゛層２２の分布
を示し、ゲートパッド部の直下領域８０には存在しない
点が第２図と異なり、各ソース電極に接触する部分にの
み存在し、外周部では環状部２４で連結されている。そ
して、ゲートパッド部の周辺において、ゲート電極８に
接触する多結晶Ｓｉ層５がフィールドプレートの働きを
し、ｐベース層２とｎ−シリコン基板に逆バイアスがか
かったときの空乏層領域をこのフィールドプレートの下
まで広げることにより耐圧を保持するものである。空乏
層容積の制限のため、多結晶Ｓｉ層には切断部５１が設
けられ、シリコン基板のゲートパッド部のない部分で各
ゲート多結晶Ｓｉ層と連結されて基板外周をとり囲む多
結晶ｓｉ層とほぼ同じ幅にされる。切離された多結晶Ｓ
１層５２はチャネルストッパとして用いる。ゲートバッ
ド部直下にはＰＮ接合がないのでアバランシェ電流も発
生しないし、逆回復時にもダイオードとして全く動作し
ないので、アバランシェ耐量および逆回復耐量を増大さ
せることができる。
本発明によれば、ゲートパッド部の直下に半導体基板と
の間にＰＮ接合を形成する層を設けず、他の基板の周縁
部と同様にベース層のチャネル形成領域上に設けられる
ゲート層のフィールドプレート効果により、ベース層と
基板との間のＰＮ接合による空乏層を広げて耐圧を保持
する。そのゲート層にゲートパッド部の電極を接触させ
る。このようにゲートパッド部直下にＰＮ接合を設けな
いで不活性領域とすることにより、アバランシェ増倍電
流も逆回復電流もほとんど零となり、電流集中を大幅に
低減する結果、アバランシェ耐量。
の間にＰＮ接合を形成する層を設けず、他の基板の周縁
部と同様にベース層のチャネル形成領域上に設けられる
ゲート層のフィールドプレート効果により、ベース層と
基板との間のＰＮ接合による空乏層を広げて耐圧を保持
する。そのゲート層にゲートパッド部の電極を接触させ
る。このようにゲートパッド部直下にＰＮ接合を設けな
いで不活性領域とすることにより、アバランシェ増倍電
流も逆回復電流もほとんど零となり、電流集中を大幅に
低減する結果、アバランシェ耐量。
逆回復耐量の向上したＭＯＳ型半導体装置が得られる。
第１図は本発明の一実施例の電力用ＭＯＳＦＥＴをゲー
トバッド部付近で切断して示した斜視図、第２図は従来
の電力用ＭＯＳＦＥＴの同様の斜視図、第３図は第１図
の実施例のｐ°層の分布を示す平面図である。 １：ｎ−シリコン基板、２：ベース層、２１；２層、２
２：ｐ゛層、３：ソース層、４：ゲート酸化膜、５：多
結晶Ｓ１層、６ｎＰＳＧ層、７：ソース電極、８：ゲー
ト電極。 第１図
トバッド部付近で切断して示した斜視図、第２図は従来
の電力用ＭＯＳＦＥＴの同様の斜視図、第３図は第１図
の実施例のｐ°層の分布を示す平面図である。 １：ｎ−シリコン基板、２：ベース層、２１；２層、２
２：ｐ゛層、３：ソース層、４：ゲート酸化膜、５：多
結晶Ｓ１層、６ｎＰＳＧ層、７：ソース電極、８：ゲー
ト電極。 第１図
Claims (1)
- １）第一導電形の基板中の表面層に設けられた第二導電
形のベース層の表面層にさらに第一導電形のソース層を
設け、該ソース層と半導体基板表面に露出している第一
導電形領域との間をチャネル領域としてその上に絶縁膜
を介して設けられるゲートの複数個が、同一半導体基板
の外周部上の一部に設けられるゲートパッド部と連結さ
れるものにおいて、ゲートパッド部の直下の近接するベ
ース層の外側にある半導体基板の領域には、第二導電形
の層が存在せず、ゲートパッド部では半導体基板の外周
部を囲み、各ゲートに接続されるゲート層の一部にゲー
ト電極が接触していることを特徴とするＭＯＳ型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121104A JPH0828503B2 (ja) | 1988-05-18 | 1988-05-18 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121104A JPH0828503B2 (ja) | 1988-05-18 | 1988-05-18 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290265A true JPH01290265A (ja) | 1989-11-22 |
| JPH0828503B2 JPH0828503B2 (ja) | 1996-03-21 |
Family
ID=14802980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63121104A Expired - Lifetime JPH0828503B2 (ja) | 1988-05-18 | 1988-05-18 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828503B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438065U (ja) * | 1990-07-27 | 1992-03-31 | ||
| WO2002082553A1 (fr) * | 2001-04-04 | 2002-10-17 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur |
| JP2011097116A (ja) * | 2011-02-15 | 2011-05-12 | Mitsubishi Electric Corp | 半導体装置 |
Citations (7)
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| JPS57206073A (en) * | 1981-06-12 | 1982-12-17 | Hitachi Ltd | Mis semiconductor device |
| JPS58100460A (ja) * | 1981-12-11 | 1983-06-15 | Hitachi Ltd | 縦形ｍｏｓ半導体装置 |
| JPS59195840U (ja) * | 1983-06-13 | 1984-12-26 | 日産自動車株式会社 | 負荷駆動回路 |
| JPS618486A (ja) * | 1984-06-21 | 1986-01-16 | Shuichi Kitamura | ポンプ |
| JPS6184865A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 半導体装置 |
| JPS62224074A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
-
1988
- 1988-05-18 JP JP63121104A patent/JPH0828503B2/ja not_active Expired - Lifetime
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