JPH08274321A - 半導体装置 - Google Patents
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- JPH08274321A JPH08274321A JP7075316A JP7531695A JPH08274321A JP H08274321 A JPH08274321 A JP H08274321A JP 7075316 A JP7075316 A JP 7075316A JP 7531695 A JP7531695 A JP 7531695A JP H08274321 A JPH08274321 A JP H08274321A
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- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】
【目的】 パワーMOSFETをスイッチング動作させ
ても転流によるFETセルの破壊を生じさせないで、か
つ、耐圧に対しても充分強いパワーMOSFETを有す
る半導体装置を提供する。 【構成】 半導体基板1にFETセル10が複数個形成
され、該セルの各ゲート電極がそれぞれ接続されるとと
もに外部端子と接続のためのゲート電極パッド7が前記
半導体基板上に絶縁膜4aを介して形成されてなるパワ
ーMOSFETを有する半導体装置であって、前記ゲー
ト電極パッドが絶縁膜11を介して前記FETセル上に
拡張して設けられている。
ても転流によるFETセルの破壊を生じさせないで、か
つ、耐圧に対しても充分強いパワーMOSFETを有す
る半導体装置を提供する。 【構成】 半導体基板1にFETセル10が複数個形成
され、該セルの各ゲート電極がそれぞれ接続されるとと
もに外部端子と接続のためのゲート電極パッド7が前記
半導体基板上に絶縁膜4aを介して形成されてなるパワ
ーMOSFETを有する半導体装置であって、前記ゲー
ト電極パッドが絶縁膜11を介して前記FETセル上に
拡張して設けられている。
Description
【0001】
【産業上の利用分野】本発明はパワーMOSFETを有
する半導体装置に関する。さらに詳しくは、ゲート電極
パッド部の構造を改良し、スイッチング動作をさせても
セルが破壊しにくい構造のパワーMOSFETを有する
半導体装置に関する。
する半導体装置に関する。さらに詳しくは、ゲート電極
パッド部の構造を改良し、スイッチング動作をさせても
セルが破壊しにくい構造のパワーMOSFETを有する
半導体装置に関する。
【0002】
【従来の技術】パワーMOSFETは図2〜3にその概
略平面説明図および部分断面説明図が示されるように、
半導体基板1の表面にソース領域3とチャネル部2aか
らなるFETセル10が複数個マトリクス状に形成さ
れ、その各FETセル10のソース電極8およびゲート
電極5はそれぞれ連結されて電極端子とするためのソー
ス電極パッド8aおよびゲート電極パッド7が各チップ
ごとに形成される。なお、7aはゲート電極パッド7と
連続してチップ外周に設けられたアルミニウム配線で、
ゲート電極パッド7から遠いところでもポリシリコンか
らなるゲート電極5の累積抵抗を減少させるもので、2
1、22はそれぞれゲート電極パッド7およびソース電
極パッド8a部にボンディングされるワイヤである。ま
た、ドレイン電極は半導体基板1の裏面に設けられ、表
面から裏面に向かって電流が流れる、いわゆる縦型MO
SFETで、各セルの電流の合計がドレイン電流として
えられる。
略平面説明図および部分断面説明図が示されるように、
半導体基板1の表面にソース領域3とチャネル部2aか
らなるFETセル10が複数個マトリクス状に形成さ
れ、その各FETセル10のソース電極8およびゲート
電極5はそれぞれ連結されて電極端子とするためのソー
ス電極パッド8aおよびゲート電極パッド7が各チップ
ごとに形成される。なお、7aはゲート電極パッド7と
連続してチップ外周に設けられたアルミニウム配線で、
ゲート電極パッド7から遠いところでもポリシリコンか
らなるゲート電極5の累積抵抗を減少させるもので、2
1、22はそれぞれゲート電極パッド7およびソース電
極パッド8a部にボンディングされるワイヤである。ま
た、ドレイン電極は半導体基板1の裏面に設けられ、表
面から裏面に向かって電流が流れる、いわゆる縦型MO
SFETで、各セルの電流の合計がドレイン電流として
えられる。
【0003】図3はゲート電極パッド7およびFETセ
ル10の一部の断面説明図で、半導体基板1は、たとえ
ばn+型のサブ基板1a上にエピタキシャル成長された
n-型のエピ層1bとからなっており、各FETセル1
0のチャネルを形成するためのp型領域2が形成され、
p型領域2内にソース領域3が形成され、チャネル部2
aがp型領域2の端部に形成されている。各チャネル部
2a上にはゲート酸化膜4が設けられ、その上にポリシ
リコンなどからなるゲート電極5が設けられている。各
FETセル10のゲート電極5はゲート電極パッド7を
設ける場所のポリシリコン膜5aとそれぞれ連結されて
いる。ポリシリコン膜5aはFETセル10のない半導
体基板1上のゲート酸化膜4と同時に形成されるフィー
ルド酸化膜4a上にも設けられる。各FETセル10の
ソース領域3と接続されるように、かつ、各FETセル
10のソース領域3を連結するように、また前記ゲート
電極5と電気的に絶縁するための層間絶縁膜6を介して
ソース電極8が設けられる。この際ポリシリコン膜5a
上にもゲート電極パッド7が同時に設けられる。半導体
基板1の表面の酸化膜などを設ける前に、ゲート電極パ
ッド7が設けられる部分の半導体基板の表面側にpウェ
ル9を設けておき、ドレイン・ソース間に逆電圧が印加
されたときに、ゲート電極パッド7の下のドレインとし
て作用するn-エピ層1bにおける空乏層の広がりを安
定にして耐圧向上が図られている。
ル10の一部の断面説明図で、半導体基板1は、たとえ
ばn+型のサブ基板1a上にエピタキシャル成長された
n-型のエピ層1bとからなっており、各FETセル1
0のチャネルを形成するためのp型領域2が形成され、
p型領域2内にソース領域3が形成され、チャネル部2
aがp型領域2の端部に形成されている。各チャネル部
2a上にはゲート酸化膜4が設けられ、その上にポリシ
リコンなどからなるゲート電極5が設けられている。各
FETセル10のゲート電極5はゲート電極パッド7を
設ける場所のポリシリコン膜5aとそれぞれ連結されて
いる。ポリシリコン膜5aはFETセル10のない半導
体基板1上のゲート酸化膜4と同時に形成されるフィー
ルド酸化膜4a上にも設けられる。各FETセル10の
ソース領域3と接続されるように、かつ、各FETセル
10のソース領域3を連結するように、また前記ゲート
電極5と電気的に絶縁するための層間絶縁膜6を介して
ソース電極8が設けられる。この際ポリシリコン膜5a
上にもゲート電極パッド7が同時に設けられる。半導体
基板1の表面の酸化膜などを設ける前に、ゲート電極パ
ッド7が設けられる部分の半導体基板の表面側にpウェ
ル9を設けておき、ドレイン・ソース間に逆電圧が印加
されたときに、ゲート電極パッド7の下のドレインとし
て作用するn-エピ層1bにおける空乏層の広がりを安
定にして耐圧向上が図られている。
【0004】以上のように従来のパワーMOSFETで
はソース電極8とゲート電極パッド7とが同じ金属膜で
同時に形成されているため、ゲート電極パッド7はFE
Tセル10のない領域に設けられ、その下の半導体基板
には前述のように、空乏層の広がりを安定にするため、
pウェル9が設けられている。
はソース電極8とゲート電極パッド7とが同じ金属膜で
同時に形成されているため、ゲート電極パッド7はFE
Tセル10のない領域に設けられ、その下の半導体基板
には前述のように、空乏層の広がりを安定にするため、
pウェル9が設けられている。
【0005】
【発明が解決しようとする課題】しかし、pウェル9は
その幅Lが数百μm程度あり、1つのFETセル10の
幅Mが15〜30μm程度であるのに比べて非常に大き
い。そのため、pウェル9内に蓄積されるホールも多く
なる。その結果、MOSFETをスイッチング動作させ
たときのオフ時、すなわちpウェルとn-エピ層の接続
部に形成される寄生ダイオードが逆回復するときに、転
流dVds/dtが発生し、このときゲート電極パッドの
下に形成されたpウェル9に蓄積されていたホールが隣
接するセルに注入される。そのため、n-−p−n+接合
の寄生バイポーラトランジスタがオンになり、逆電流の
集中が1セルに起りpウェル9に一番近接するFETセ
ルが破壊し、MOSFETが不良になるという問題があ
る。
その幅Lが数百μm程度あり、1つのFETセル10の
幅Mが15〜30μm程度であるのに比べて非常に大き
い。そのため、pウェル9内に蓄積されるホールも多く
なる。その結果、MOSFETをスイッチング動作させ
たときのオフ時、すなわちpウェルとn-エピ層の接続
部に形成される寄生ダイオードが逆回復するときに、転
流dVds/dtが発生し、このときゲート電極パッドの
下に形成されたpウェル9に蓄積されていたホールが隣
接するセルに注入される。そのため、n-−p−n+接合
の寄生バイポーラトランジスタがオンになり、逆電流の
集中が1セルに起りpウェル9に一番近接するFETセ
ルが破壊し、MOSFETが不良になるという問題があ
る。
【0006】一方、特開平5−167070号公報には
同様の問題を解決するためpウェルをなくするか、また
はpウェルの面積を小さくするものが開示されている。
しかしpウェルをなくしたりその面積を小さくすると、
ゲート電極パッドの下側のn-半導体層での空乏層が安
定せず、MOSFETの耐圧が弱いという問題がある。
同様の問題を解決するためpウェルをなくするか、また
はpウェルの面積を小さくするものが開示されている。
しかしpウェルをなくしたりその面積を小さくすると、
ゲート電極パッドの下側のn-半導体層での空乏層が安
定せず、MOSFETの耐圧が弱いという問題がある。
【0007】本発明はこのような問題を解決し、パワー
MOSFETをスイッチング動作させても転流によるF
ETセルの破壊を生じさせないで、かつ、耐圧に対して
も充分強いパワーMOSFETを有する半導体装置を提
供することを目的とする。
MOSFETをスイッチング動作させても転流によるF
ETセルの破壊を生じさせないで、かつ、耐圧に対して
も充分強いパワーMOSFETを有する半導体装置を提
供することを目的とする。
【0008】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板にFETセルが複数個形成され、該セルの各
ゲート電極がそれぞれ接続されるとともに外部端子と接
続のためのゲート電極パッドが前記半導体基板上に絶縁
膜を介して形成されてなるパワーMOSFETを有する
半導体装置であって、前記ゲート電極パッドが絶縁膜を
介して前記FETセル上に拡張して設けられている。
半導体基板にFETセルが複数個形成され、該セルの各
ゲート電極がそれぞれ接続されるとともに外部端子と接
続のためのゲート電極パッドが前記半導体基板上に絶縁
膜を介して形成されてなるパワーMOSFETを有する
半導体装置であって、前記ゲート電極パッドが絶縁膜を
介して前記FETセル上に拡張して設けられている。
【0009】前記ゲート電極パッドの下の半導体基板で
前記FETセルが設けられていない領域に該半導体基板
の導電型と異なる導電型のウェルが形成されていること
が、FETセルの空乏層の広がりを安定に広げることが
でき、耐圧を向上させることができて好ましい。
前記FETセルが設けられていない領域に該半導体基板
の導電型と異なる導電型のウェルが形成されていること
が、FETセルの空乏層の広がりを安定に広げることが
でき、耐圧を向上させることができて好ましい。
【0010】前記ウェルの面積が前記ゲート電極パッド
の面積の半分以下になるように前記ゲート電極パッドの
下の前記FETセルが設けられない領域が狭められてい
ることが、MOSFETをスイッチング動作させたとき
にウェルに蓄積されたキャリアが大量に隣接するFET
セルに注入されて該セルを破損させることがないため好
ましい。
の面積の半分以下になるように前記ゲート電極パッドの
下の前記FETセルが設けられない領域が狭められてい
ることが、MOSFETをスイッチング動作させたとき
にウェルに蓄積されたキャリアが大量に隣接するFET
セルに注入されて該セルを破損させることがないため好
ましい。
【0011】前記ゲート電極パッドの拡張部分が、前記
FETセルの各ソース領域と接続されるソース電極上に
絶縁膜を介して設けられることにより、ゲート電極パッ
ドが容易にFETセル上に拡張されて好ましい。
FETセルの各ソース領域と接続されるソース電極上に
絶縁膜を介して設けられることにより、ゲート電極パッ
ドが容易にFETセル上に拡張されて好ましい。
【0012】
【作用】本発明によればゲート電極パッドがFETセル
上に拡張して設けられているため、ゲート電極パッドの
下のFETセルが設けられていない領域を狭くすること
ができる。そのため、ゲート電極パッドの下のFETセ
ルが設けられていない領域の半導体層に該半導体層と異
なる導電型のウェルが設けられても、MOSFETのス
イッチングの際にウェルに蓄積したキャリアが隣接する
FETセルのみに流入してFETセルを破壊することが
ない。
上に拡張して設けられているため、ゲート電極パッドの
下のFETセルが設けられていない領域を狭くすること
ができる。そのため、ゲート電極パッドの下のFETセ
ルが設けられていない領域の半導体層に該半導体層と異
なる導電型のウェルが設けられても、MOSFETのス
イッチングの際にウェルに蓄積したキャリアが隣接する
FETセルのみに流入してFETセルを破壊することが
ない。
【0013】また、ゲート電極パッドは絶縁膜を介して
FETセル上に拡張して設けられているため、充分な面
積を確保することができ、ワイヤボンディングなどの支
障をきたすことがない。
FETセル上に拡張して設けられているため、充分な面
積を確保することができ、ワイヤボンディングなどの支
障をきたすことがない。
【0014】さらに、ゲート電極パッドの下のFETセ
ルが設けられていない領域にウェルを設けることにより
安定した空乏層を形成することができ、FETセルの耐
圧を向上させることができる。
ルが設けられていない領域にウェルを設けることにより
安定した空乏層を形成することができ、FETセルの耐
圧を向上させることができる。
【0015】
【実施例】つぎに、図面を参照しながら本発明の半導体
装置について説明する。
装置について説明する。
【0016】図1は本発明の半導体装置の一実施例のパ
ワーMOSFETのゲート電極パッド部分の断面説明図
である。
ワーMOSFETのゲート電極パッド部分の断面説明図
である。
【0017】図1において1〜10は図3と同じ部分を
示し、11はソース電極パッド8a部分を除いてソース
電極8上に設けられた絶縁膜である。この構造で半導体
基板1がドレインとして作用し、半導体基板1の裏面に
図示しないドレイン電極が設けられる。本発明ではゲー
ト電極パッド7を設けるためFETセル10が設けられ
ていない領域、すなわちpウェル9の面積を小さくし、
金線などをボンディングするためのパッドとして必要な
面積を確保するため、FETセル10が設けられている
上のソース電極8上に絶縁膜11を介してゲート電極パ
ッド7が拡張して設けられていることに特徴がある。
示し、11はソース電極パッド8a部分を除いてソース
電極8上に設けられた絶縁膜である。この構造で半導体
基板1がドレインとして作用し、半導体基板1の裏面に
図示しないドレイン電極が設けられる。本発明ではゲー
ト電極パッド7を設けるためFETセル10が設けられ
ていない領域、すなわちpウェル9の面積を小さくし、
金線などをボンディングするためのパッドとして必要な
面積を確保するため、FETセル10が設けられている
上のソース電極8上に絶縁膜11を介してゲート電極パ
ッド7が拡張して設けられていることに特徴がある。
【0018】すなわち、各FETセル10のゲート電極
5を連結したポリシリコン膜5aとゲート電極パッド7
との接続部が必要なため、FETセル10と隣接した部
分に各FETセル10のゲート電極5と連結してポリシ
リコン膜5aが設けられているが、本発明ではそのポリ
シリコン膜5aが設けられる部分の面積を小さくし、そ
の半導体基板1に設けられるpウェル9の面積を、ゲー
ト電極パッド7として必要な面積の半分以下、さらに好
ましくはたとえばFETセル10の面積15〜30μm
2程度と同程度かそれ以下と小さくしているものであ
る。すなわち、ゲート電極パッド7の必要な面積の半分
以下にすれば、スイッチングの際に隣接するFETセル
に流入するキャリアも半分以下となり、転流によるFE
Tセルの破壊を防止することができる。また、さらに小
さくすることにより、破壊防止の可能性が高まるととも
に、後述するように、FETセルの増加による高特性ま
たはチップサイズの縮小化を図ることができる。一方、
ゲート電極パッド7は金線などがワイヤボンディングさ
れるため、少なくとも数百μm2の面積は必要である。
その面積を確保するため、本発明におけるゲート電極パ
ッド7は隣接するFETセル10のソース電極8上に絶
縁膜11を介して拡張して設けられている。
5を連結したポリシリコン膜5aとゲート電極パッド7
との接続部が必要なため、FETセル10と隣接した部
分に各FETセル10のゲート電極5と連結してポリシ
リコン膜5aが設けられているが、本発明ではそのポリ
シリコン膜5aが設けられる部分の面積を小さくし、そ
の半導体基板1に設けられるpウェル9の面積を、ゲー
ト電極パッド7として必要な面積の半分以下、さらに好
ましくはたとえばFETセル10の面積15〜30μm
2程度と同程度かそれ以下と小さくしているものであ
る。すなわち、ゲート電極パッド7の必要な面積の半分
以下にすれば、スイッチングの際に隣接するFETセル
に流入するキャリアも半分以下となり、転流によるFE
Tセルの破壊を防止することができる。また、さらに小
さくすることにより、破壊防止の可能性が高まるととも
に、後述するように、FETセルの増加による高特性ま
たはチップサイズの縮小化を図ることができる。一方、
ゲート電極パッド7は金線などがワイヤボンディングさ
れるため、少なくとも数百μm2の面積は必要である。
その面積を確保するため、本発明におけるゲート電極パ
ッド7は隣接するFETセル10のソース電極8上に絶
縁膜11を介して拡張して設けられている。
【0019】本発明の半導体装置は、このような構造に
なっているため、ゲート電極パッド7の下の半導体基板
1にpウェル9が設けられていても、その体積は小さ
く、寄生ダイオードの容量も小さい。そのためMOSF
ETをスイッチング動作させたばあいにも、オフ時のF
ETセルへの電流集中は小さくなり、dVds/dtの耐
量が向上する。一方、FETセル10に隣接してpウェ
ル9が設けられているため、FETセル10のp型領域
2とn-型のエピ層1bとのpn接合の空乏層を半導体
基板表面に達しないように広げている。その結果、耐圧
も向上する。
なっているため、ゲート電極パッド7の下の半導体基板
1にpウェル9が設けられていても、その体積は小さ
く、寄生ダイオードの容量も小さい。そのためMOSF
ETをスイッチング動作させたばあいにも、オフ時のF
ETセルへの電流集中は小さくなり、dVds/dtの耐
量が向上する。一方、FETセル10に隣接してpウェ
ル9が設けられているため、FETセル10のp型領域
2とn-型のエピ層1bとのpn接合の空乏層を半導体
基板表面に達しないように広げている。その結果、耐圧
も向上する。
【0020】さらに、このような構造にすることによ
り、ゲート電極パッドの下のFETセルが設けられない
領域が狭くなり、その分FETセル数を増加させること
ができ、さらに大電流とすることができ、従来のチップ
サイズで各種の特性の向上を図ることができる。一方、
セル数を増加する必要がなければその分チップサイズの
縮小化を図ることができる。
り、ゲート電極パッドの下のFETセルが設けられない
領域が狭くなり、その分FETセル数を増加させること
ができ、さらに大電流とすることができ、従来のチップ
サイズで各種の特性の向上を図ることができる。一方、
セル数を増加する必要がなければその分チップサイズの
縮小化を図ることができる。
【0021】つぎに、本発明の半導体装置の製法につい
て説明する。
て説明する。
【0022】まず、たとえばn+型のサブ基板1a上に
n-型の半導体層を10〜60μm程度の厚さエピタキ
シャル成長し、エピ層1bとして両者により半導体基板
1とする。この半導体基板1がドレインとして作用す
る。
n-型の半導体層を10〜60μm程度の厚さエピタキ
シャル成長し、エピ層1bとして両者により半導体基板
1とする。この半導体基板1がドレインとして作用す
る。
【0023】つぎに、各FETセル10のチャネルを形
成するためのp型領域2およびゲート電極パッド7の下
でFETセルが設けられない領域でのpウェル9を形成
するため、ボロンなどのp型不純物を島状に拡散する。
ついでp型領域2内に周囲端から一定間隙を有するよう
に、リン、ヒ素などのn型不純物を拡散してソース領域
3を形成する。なお、ソース領域3とp型領域2の周囲
端との間隙がチャネル部2aとなる。
成するためのp型領域2およびゲート電極パッド7の下
でFETセルが設けられない領域でのpウェル9を形成
するため、ボロンなどのp型不純物を島状に拡散する。
ついでp型領域2内に周囲端から一定間隙を有するよう
に、リン、ヒ素などのn型不純物を拡散してソース領域
3を形成する。なお、ソース領域3とp型領域2の周囲
端との間隙がチャネル部2aとなる。
【0024】つぎに、チャネル部2a上を覆うように、
半導体基板1の表面にゲート酸化膜4およびゲート電極
5を、たとえば半導体基板1の表面を酸化させ、ついで
n型不純物を含有させたポリシリコンをCVD法などに
より堆積してパターニングすることにより形成する。こ
の際FETセルが設けられていない領域上にもフィール
ド酸化膜4aおよびポリシリコン膜5aを残し、ポリシ
リコン膜5aは各FETセル10のゲート電極5と接続
されるようにパターニングする。
半導体基板1の表面にゲート酸化膜4およびゲート電極
5を、たとえば半導体基板1の表面を酸化させ、ついで
n型不純物を含有させたポリシリコンをCVD法などに
より堆積してパターニングすることにより形成する。こ
の際FETセルが設けられていない領域上にもフィール
ド酸化膜4aおよびポリシリコン膜5aを残し、ポリシ
リコン膜5aは各FETセル10のゲート電極5と接続
されるようにパターニングする。
【0025】つぎに、ゲート電極5上にチッ化シリコン
膜などをCVD法などにより成膜してソース領域3の表
面が露出するように層間絶縁膜6を設け、スパッタによ
る蒸着法などにより、たとえばアルミニウム膜を設けて
ソース電極8を形成する。この際FETセルが設けられ
ていない領域上のポリシリコン膜5a上にはアルミニウ
ム膜を設けない。
膜などをCVD法などにより成膜してソース領域3の表
面が露出するように層間絶縁膜6を設け、スパッタによ
る蒸着法などにより、たとえばアルミニウム膜を設けて
ソース電極8を形成する。この際FETセルが設けられ
ていない領域上のポリシリコン膜5a上にはアルミニウ
ム膜を設けない。
【0026】つぎにソース電極8上にチッ化シリコン膜
などの絶縁膜11をCVD法などにより成膜し、ゲート
電極パッド7を設ける場所およびソース電極パッド8a
とする場所のみ絶縁膜を除去する。そののち、FETセ
ル10上の絶縁膜11上に拡張するように、アルミニウ
ムなどを蒸着してゲート電極パッド7を設ける。
などの絶縁膜11をCVD法などにより成膜し、ゲート
電極パッド7を設ける場所およびソース電極パッド8a
とする場所のみ絶縁膜を除去する。そののち、FETセ
ル10上の絶縁膜11上に拡張するように、アルミニウ
ムなどを蒸着してゲート電極パッド7を設ける。
【0027】このようにすることにより、ソース電極8
とゲート電極パッド7を2回に分けて別の工程で成膜す
る必要があるが、ゲート電極パッド7をFETセル10
上に形成することができるため、ポリシリコン膜5a部
分の面積を小さくすることができ、pウェル9の面積も
小さくすることができる。
とゲート電極パッド7を2回に分けて別の工程で成膜す
る必要があるが、ゲート電極パッド7をFETセル10
上に形成することができるため、ポリシリコン膜5a部
分の面積を小さくすることができ、pウェル9の面積も
小さくすることができる。
【0028】
【発明の効果】本発明によれば、ゲート電極パッドがF
ETセル上に絶縁膜を介して拡張して形成されているた
め、ゲート電極パッドの下のウェルを小さくでき、MO
SFETのスイッチング動作においても隣接するFET
セルを破壊することがなく、信頼性の高い半導体装置が
えられる。
ETセル上に絶縁膜を介して拡張して形成されているた
め、ゲート電極パッドの下のウェルを小さくでき、MO
SFETのスイッチング動作においても隣接するFET
セルを破壊することがなく、信頼性の高い半導体装置が
えられる。
【0029】さらに、ゲート電極パッドの下のFETセ
ルが設けられていない領域にウェルを形成できるため、
FETセルのpn接合の空乏層が安定して広がり、MO
SFETの耐圧を充分高く維持することができる。
ルが設けられていない領域にウェルを形成できるため、
FETセルのpn接合の空乏層が安定して広がり、MO
SFETの耐圧を充分高く維持することができる。
【0030】さらに、本発明によれば、ゲート電極パッ
ドの下のFETセルが設けられていない領域を狭くでき
るため、その分FETセルの数を増やして特性の向上を
図ったり、チップ面積を小さくしたりすることができ
る。
ドの下のFETセルが設けられていない領域を狭くでき
るため、その分FETセルの数を増やして特性の向上を
図ったり、チップ面積を小さくしたりすることができ
る。
【図1】本発明の半導体装置の一実施例の断面説明図で
ある。
ある。
【図2】従来のパワーMOSFETを設けた半導体装置
の概略説明図である。
の概略説明図である。
【図3】従来の半導体装置の断面説明図である。
1 半導体基板 5 ゲート電極 7 ゲート電極パッド 8 ソース電極 9 pウェル 10 FETセル 11 絶縁膜
Claims (4)
- 【請求項1】 半導体基板にFETセルが複数個形成さ
れ、該セルの各ゲート電極がそれぞれ接続されるととも
に外部端子と接続のためのゲート電極パッドが前記半導
体基板上に絶縁膜を介して形成されてなるパワーMOS
FETを有する半導体装置であって、前記ゲート電極パ
ッドが絶縁膜を介して前記FETセル上に拡張して設け
られてなる半導体装置。 - 【請求項2】 前記ゲート電極パッドの下の半導体基板
で前記FETセルが設けられていない領域に該半導体基
板の導電型と異なる導電型のウェルが形成されてなる請
求項1記載の半導体装置。 - 【請求項3】 前記ウェルの面積が前記ゲート電極パッ
ドの面積の半分以下になるように前記ゲート電極パッド
の下の前記FETセルが設けられない領域が狭められて
なる請求項1または2記載の半導体装置。 - 【請求項4】 前記ゲート電極パッドの拡張部分が、前
記FETセルの各ソース領域と接続されるソース電極上
に絶縁膜を介して設けられてなる請求項1、2または3
記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7075316A JPH08274321A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置 |
US08/622,065 US5726472A (en) | 1995-03-31 | 1996-03-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7075316A JPH08274321A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08274321A true JPH08274321A (ja) | 1996-10-18 |
Family
ID=13572740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7075316A Pending JPH08274321A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5726472A (ja) |
JP (1) | JPH08274321A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2002082553A1 (ja) * | 2001-04-04 | 2004-07-29 | 三菱電機株式会社 | 半導体装置 |
JP2005150348A (ja) * | 2003-11-14 | 2005-06-09 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
JP2007180577A (ja) * | 2007-02-26 | 2007-07-12 | Nissan Motor Co Ltd | 炭化珪素半導体素子 |
JP2007305751A (ja) * | 2006-05-10 | 2007-11-22 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
JP2020127017A (ja) * | 2020-04-02 | 2020-08-20 | ローム株式会社 | 半導体装置 |
JP2022527399A (ja) * | 2019-04-11 | 2022-06-01 | ウルフスピード インコーポレイテッド | 作用面積を増加させたトランジスタ半導体ダイ |
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---|---|---|---|---|
JP2008085188A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
JP5511124B2 (ja) * | 2006-09-28 | 2014-06-04 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
JP5337470B2 (ja) * | 2008-04-21 | 2013-11-06 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
US10068834B2 (en) * | 2013-03-04 | 2018-09-04 | Cree, Inc. | Floating bond pad for power semiconductor devices |
JP6440989B2 (ja) | 2013-08-28 | 2018-12-19 | ローム株式会社 | 半導体装置 |
WO2023064232A1 (en) * | 2021-10-15 | 2023-04-20 | Wolfspeed, Inc. | Power semiconductor devices including multiple gate bond pads |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6373564A (ja) * | 1986-09-16 | 1988-04-04 | Toshiba Corp | 半導体装置 |
US4881106A (en) * | 1988-05-23 | 1989-11-14 | Ixys Corporation | DV/DT of power MOSFETS |
JP3185292B2 (ja) * | 1991-12-12 | 2001-07-09 | 関西日本電気株式会社 | 半導体装置 |
-
1995
- 1995-03-31 JP JP7075316A patent/JPH08274321A/ja active Pending
-
1996
- 1996-03-26 US US08/622,065 patent/US5726472A/en not_active Expired - Lifetime
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2002082553A1 (ja) * | 2001-04-04 | 2004-07-29 | 三菱電機株式会社 | 半導体装置 |
JP4837236B2 (ja) * | 2001-04-04 | 2011-12-14 | 三菱電機株式会社 | 半導体装置 |
US8183631B2 (en) | 2001-04-04 | 2012-05-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
US8692323B2 (en) | 2001-04-04 | 2014-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with peripheral base region connected to main electrode |
JP2005150348A (ja) * | 2003-11-14 | 2005-06-09 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
JP2007305751A (ja) * | 2006-05-10 | 2007-11-22 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
JP2007180577A (ja) * | 2007-02-26 | 2007-07-12 | Nissan Motor Co Ltd | 炭化珪素半導体素子 |
JP2022527399A (ja) * | 2019-04-11 | 2022-06-01 | ウルフスピード インコーポレイテッド | 作用面積を増加させたトランジスタ半導体ダイ |
JP2020127017A (ja) * | 2020-04-02 | 2020-08-20 | ローム株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US5726472A (en) | 1998-03-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040217 |